KR101096976B1 - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 셀 영역과 주변회로 영역에 단차를 둠으로써 셀 영역의 매립형 게이트와 주변회로 영역 게이트의 높이를 동일하게 형성할 수 있어서, 셀 영역의 비트라인 및 저장전극 콘택 형성이 용이하고 기생 캐패시턴스도 감소시킬 수 있는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자 및 그 형성방법은, 기판에 게이트가 매립되어 형성되는 셀 영역; 및 상기 셀 영역과 인접하여 형성되는 주변회로 영역을 포함하고, 상기 셀 영역의 표면과 상기 주변회로 영역의 표면 사이에 단차가 형성되는 것을 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이와 같은 매립형 게이트는 게이트 전체가 반도체 기판의 표면 이하에 매립되어 형성되기 때문에 채널 길이와 폭을 확보할 수 있음은 물론, 리세스 게이트에 비하여 게이트(워드라인)와 비트라인 사이에 발생하는 기생 캐패시턴스를 종래에 비하여 50% 정도 감소시킬 수 있는 효과를 제공한다.
그러나 매립형 게이트를 구현할 경우 셀 영역(Cell region)과 주변회로 영역(Peripheral region) 전체 구조를 살펴보면, 주변회로 영역의 게이트가 형성되는 높이만큼 셀 영역의 공간(높이)이 남기 때문에 이 높이 차이를 어떻게 활용하는지가 문제가 된다. 종래에는 i) 주변회로 게이트 높이만큼의 셀 영역 공간을 비워두 거나, ii) 주변회로의 게이트를 형성할 때 셀 영역의 비트라인을 함께 형성하는 방법이 사용되어 왔다.
그러나 i) 셀 영역의 공간을 비우는 경우 셀 영역에서 저장전극 콘택 플러그의 높이가 높아지면서, 저장전극 콘택홀을 깊게 형성하여야 하므로 비트라인 형성 공정의 난이도가 증가하는 문제점이 있고, ii) 주변회로 영역의 게이트와 셀 영역의 비트라인을 함께 형성하는 경우, 셀 영역 비트라인의 전극은 주변회로 영역 게이트 전극 물질을 공유함으로써 배리어 메탈층도 함께 형성되는 등 그 높이가 높아지면서, 셀 영역에서 기생 캐패시턴스가 증가하여 매립형 게이트를 형성하는 목적이 달성되지 않는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 셀 영역과 주변회로 영역에 단차를 둠으로써 셀 영역의 매립형 게이트와 주변회로 영역 게이트의 높이를 동일하게 형성할 수 있어서, 셀 영역의 비트라인 및 저장전극 콘택 형성이 용이하고 기생 캐패시턴스도 감소시킬 수 있는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자는 기판에 게이트가 매립되어 형성되는 셀 영역; 및 상기 셀 영역과 인접하여 형성되는 주변회로 영역을 포함하고, 상기 셀 영역의 표면과 상기 주변회로 영역의 표면 사이에 단차가 형성되어, 셀 영역의 매립형 게이트와 주변회로 영역 게이트의 높이를 동일하게 형성할 수 있는 것을 특징으로 한다.
나아가, 상기 주변회로 영역의 기판 표면은 상기 셀 영역의 기판 표면보다 소정 높이 낮게 형성될 수 있고(제 1 및 제 2 실시예), 상기 셀 영역의 기판 표면에 하드마스크 또는 랜딩플러그가 형성되어(제 2 및 제 3 실시예), 상기 하드마스크 또는 랜딩플러그 두께의 단차가 상기 셀 영역과 상기 주변회로 영역 사이에 형성될 수 있다.
또한, 상기 셀 영역의 기판 상부에 위치하는 하드마스크 층을 더 포함하고, 상기 하드마스크 층은, 산화물, 질화물 또는 산화물과 질화물의 적층 구조 중 어느 하나를 포함하여, 주변회로 영역의 식각 마스크 역할을 하는 것을 특징으로 한다.
아울러, 상기 셀 영역의 활성영역에서 상기 하드마스크 층의 하부에 위치하는 랜딩 플러그를 더 포함하여, 추후 비트라인 콘택홀 및 저장전극 콘택홀 식각이 용이한 것이 바람직하다.
그리고 상기 셀 영역 및 상기 주변회로 영역의 기판에 소정 깊이 식각되어 형성되는 소자분리막을 포함하고, 상기 셀 영역의 소자분리막 깊이보다 상기 주변회로 영역의 소자분리막 깊이가 더 깊어, 셀 영역과 주변회로 간의 단차에도 불구하고 활성영역들이 소자분리막에 의해 용이하게 분리되는 것을 특징으로 한다.
나아가, 상기 셀 영역의 게이트 및 상기 주변회로 영역의 게이트 상부에서 동일한 높이에 위치하는 비트라인을 더 포함하여, 기생 캐패시턴스를 감소시키는 것을 특징으로 한다.
또한 상기 주변회로 영역에 형성되고, 폴리실리콘층, 게이트 메탈층 및 게이트 하드마스크층을 포함하는 게이트를 더 포함하고, 상기 게이트 하드마스크층은 i) 질화막이 증착된 후 CMP로 평탄화된 구조 ii) 질화막과 비정질 탄소층이 순차적으로 적층된 구조, iii) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화된 구조, 및 iv) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화되고, 질화막이 습식식각(wet etch)으로 제거되는 구조 중 어느 하나를 포함하는 것이 바람직하다.
아울러, 상기 주변회로 영역의 게이트에 인접한 반도체 기판에 형성되고, 저농도 소스 드레인 이온 주입 영역 및 고농도 소스 드레인 이온 주입 영역을 포함하 는 LDD 영역을 더 포함하여, SCE 또는 핫 캐리어 문제를 감소시킬 수 있는 것을 특징으로 한다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은, 주변회로 영역의 표면과 셀 영역의 표면에 단차를 형성하는 단계; 및 셀 영역의 기판에 게이트를 매립하여 형성하는 단계를 포함하여, 셀 영역의 매립형 게이트와 주변회로 영역 게이트의 높이를 동일하게 형성할 수 있는 것을 특징으로 한다.
나아가 상기 단차를 형성하는 단계는, 상기 주변회로 영역의 기판을 소정 깊이 식각하여, 상기 셀 영역의 기판보다 낮게 형성하는 단계를 포함할 수 있고, 혹는 상기 셀 영역의 기판 표면에 하드마스크, 랜딩플러그 또는 상기 하드마스크와 랜딩플러그를 적층하여 형성하는 단계를 포함할 수 있다.
이 때 상기 하드마스크 층은, 산화물, 질화물 또는 산화물과 질화물의 적층 구조 중 어느 하나를 포함하여 형성되는 것이 바람직하고, 상기 하드마스크 층을 형성하는 단계 전 상기 셀 영역의 기판 상부에 랜딩 플러그를 형성하는 단계를 더 포함하여, 비트라인 콘택홀 및 저장전극 콘택홀의 식각이 용이한 것을 특징으로 한다.
아울러 상기 단차를 형성하는 단계 전, 상기 셀 영역 및 상기 주변회로 영역의 기판에 소자 분리막을 형성하는 단계를 더 포함하고, 상기 소자분리막을 형성하는 단계는, 상기 셀 영역의 소자분리막보다 상기 주변회로 영역의 소자분리막을 더 깊게 식각하여 형성하는 것이 바람직하다.
그리고 상기 소자분리막을 형성하는 단계는, CXHYFZ 물질을 포함하는 건식 식각을 이용하여 반도체 기판을 식각함으로써 트렌치를 형성하는 단계를 포함하고, 상기 트렌치를 형성하는 단계 후, 상기 트렌치의 표면에 월 산화막 및 라이너 질화막을 형성하는 단계; 절연막을 SOC(Spin On Coating) 후 어닐(anneal) 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)으로 형성하는 단계; 및 상기 절연막의 상부를 CMP로 평탄화시키는 단계를 포함하여 소자분리막 형성이 용이한 것을 특징으로 한다.
나아가 상기 소자분리막을 형성하는 단계 후, 상기 셀 영역과 상기 주변회로 영역을 포함한 반도체 기판에 이온주입을 실시하여 N형 웰(N-type well) 및 P형 웰(P-type well)을 형성하는 단계를 더 포함하는 것이 바람직하고, 상기 단차를 형성하는 단계 후, 상기 소자분리막 표면을 어닐(anneal)하는 단계를 더 포함하여, 소자분리막 표면을 치밀화하는 것이 바람직하다.
또한 상기 소자분리막 표면을 어닐하는 단계는, 습식, 건식 또는 라디칼 분위기에서 실시될 수 있고, 상기 셀 영역의 게이트 및 상기 주변회로 영역의 게이트 상부에 비트라인을 동일한 높이에 형성하는 단계를 더 포함하는 것이 바람직하다.
아울러 상기 셀 영역의 기판에 게이트를 매립하여 형성하는 단계 전 또는 후, 상기 주변회로 영역의 기판에 게이트를 형성하는 단계를 더 포함하고, 상기 주변회로 영역에 게이트를 형성하는 단계는, 기판에 폴리실리콘 층, 게이트 메탈층 및 게이트 하드마스크 층을 형성하는 단계; 및 상기 게이트 하드마스크 층, 게이트 메탈층 및 폴리실리콘 층을 식각하는 단계를 포함하는 것이 바람직하다.
그리고 상기 게이트 하드마스크 층, 게이트 메탈층 및 폴리실리콘 층을 식각하는 단계 후, 상기 반도체 기판에 저농도 소스 드레인 이온을 주입하는 단계; 상기 게이트 구조물의 측벽에 스페이서를 형성하는 단계; 및 상기 반도체 기판에 고농도 소스 드레인 이온을 주입하는 단계를 더 포함하여, 핫 캐리어 문제 및 SCE를 제거하는 것을 특징으로 한다.
나아가 상기 기판에 폴리실리콘 층, 게이트 메탈층 및 게이트 하드마스크 층을 형성하는 단계 후, 상기 셀 영역의 폴리실리콘 층을 식각하여 제거하는 단계; 및 상기 셀 영역과 주변회로 영역의 경계에 위치한 폴리실리콘 층을 식각하여 제거하여 셀 영역과 주변회로 영역을 절연시키는 것이 바람직하다.
또한 상기 게이트 하드마스크층을 형성하는 단계는, i) 질화막이 증착된 후 CMP로 평탄화되는 단계, ii) 질화막과 비정질 탄소층이 순차적으로 적층되는 단계, iii) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화되는 단계, 및 iv) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화되고, 질화막이 습식식각(wet etch)으로 제거되는 단계 중 어느 하나를 포함할 수 있다.
아울러 상기 폴리실리콘 층이 제거된 셀 영역 및 셀 영역과 주변회로 영역의 경계에 질화막을 증착하는 단계를 더 포함할 수 있고, 상기 질화막을 증착하는 단계 후, 상기 셀 영역에 게이트를 매립하여 형성하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 형성방법은 셀 영역의 매립형 게이트와 주변회 로 영역 게이트의 높이를 동일하게 형성할 수 있고, 셀 영역의 비트라인 및 저장전극 콘택 형성이 용이하고 기생 캐패시턴스도 감소시킬 수 있는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
(제 1 실시예)
도 1a 내지 1j는 본 발명에 따른 반도체 소자 및 그 형성방법의 제 1 실시예를 순차적으로 도시한 도면이다.
먼저 도 1a를 참조하면, 셀 영역과 주변회로 영역을 포함한 반도체 기판에 활성영역(110, 210)을 정의하는 소자분리막(120, 220)을 형성한다. 이 소자분리막(120, 220)을 형성하는 공정은, 기판에 소정 깊이의 트렌치를 형성하고 그 트렌치에 소자분리막 물질을 증착하는 STI(Shallow Trench Isolation)를 이용하는 것이 바람직하다. 이 때 소자분리막(120, 220)이 형성될 영역을 오픈하여 노출시키는 산화막과 질화막이 적층된 재질 또는 비정질 탄소층 재질의 하드마스크를 이용할 수 있고, 트렌치를 식각하는 과정에서는 건식 식각(dry etching)을 이용할 수 있다.
이 때 추후 설명할 바와 같이 본 발명에서 셀 영역 및 주변회로 영역 사이에는 단차가 형성될 것이므로, 이를 감안하여 주변회로 영역의 소자분리막(220)을 셀 영역의 소자분리막(120)보다 더 깊게 형성하는 것이 바람직하다. 이를 위해서는 소자분리막(120, 220)이 형성될 트렌치 식각시 폴리머 부산물 생성이 많은 식각 가스(CxHyFz)를 사용할 수 있다.
그리고 상술한 트렌치의 표면에 월 산화막(wall Ox; 미도시) 및 라이너 질화막(Liner Nitride; 미도시)을 순차적으로 형성한 후, 소자분리막(120, 220) 물질인 절연막을 SOC(Spin On Coating) 후 어닐(anneal) 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)으로 형성한다. 이후 절연막의 상부를 CMP(Chemical Mechanical Polishing)로 평탄화시킴으로써, 도 1에 도시된 바와 같은 소자분리막(120, 220)을 형성할 수 있다.
이후 도면에 도시되지 않았으나, 셀 영역과 주변회로 영역을 포함한 반도체 기판에 이온주입(Ion Implant)을 실시하여 N형 웰(N-type well) 및 P형 웰(P-type well)을 형성하며, 이 공정은 도 1b에 도시된 회로부 단차 형성 이후에 실시되어도 무방하다.
그리고 도 1a에 도시된 바와 같이, 소자분리막(120, 220)이 형성된 반도체 기판의 표면에 하드마스크층(130)을 증착한다. 이 하드마스크층(130)은 산화막, 질화막 또는 산화막과 질화막의 적층 구조로 형성될 수 있으며, 그 두께는 1000Å인 것이 바람직하다.
이후 도 1b를 참조하면, 하드마스크층(130) 중 주변회로 영역 부분을 식각하여 주변회로 영역을 오픈하는 하드마스크 패턴(132)을 형성한다. 그리고 이 하드마스크 패턴(132)을 마스크로 주변회로 영역의 반도체 기판을 식각하여, 셀 영역과 주변회로 영역 사이에 단차를 형성한다. 이 주변회로 영역의 반도체 기판을 식각할 때 실리콘(활성영역; 210) 및 산화물(소자분리막; 220)을 동시에 식각하여야 하므 로, 실리콘과 산화물에 대하여 식각 선택비가 없는 식각물질을 사용하는 것이 바람직하다. 그리고 소자분리막(220)의 노출된 영역은 어닐(anneal)에 의한 치밀화가 충분하지 않아 표면이 무른 특성을 가지므로, 이를 다시 치밀화하기 위한 어닐 공정을 수행하는 것이 바람직하다. 이 때 어닐 공정의 분위기는 습식, 건식 또는 라디칼 방식이 모두 가능하다.
즉, 제 1 실시예에서는 셀 영역에 하드마스크를 형성한 후 이를 마스크로 주변회로 영역의 기판을 식각하여 셀 영역과 주변회로 영역 사이에 단차를 형성하며, 이 점이 다른 실시예와의 가장 큰 차이점이다.
다음으로 도 1c에 도시된 바와 같이, 주변회로 영역의 게이트를 형성하기 위하여 폴리실리콘층(242), 게이트 메탈층(244) 및 질화막(246)을 순차적으로 증착한다. 이 때 게이트 메탈층(244)의 하부에는 배리어 메탈층(미도시)을 형성하는 것이 바람직하고, 게이트 하드마스크로 작용하는 질화막(246)은 i) 질화막(246)이 증착된 후 CMP로 평탄화된 구조 외에도 ii) 질화막과 비정질 탄소층이 순차적으로 적층된 구조, iii) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화된 구조, iv) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화되고, 질화막이 습식식각(wet etch)으로 제거되는 등 여러 가지 방법이 적용될 수 있다.
이후 도 1d에 도시된 바와 같이, 주변회로 영역의 게이트 영역만을 덮는 마스크(미도시)를 형성한 후 이 마스크로 질화막(246), 게이트 메탈층(244) 및 폴리실리콘층(242)을 순차적으로 식각하여 게이트 구조물(240)을 형성한다.
다음으로 도 1e를 참조하면, 주변회로 영역의 게이트(240) 측면의 반도체 기 판에 LDD 영역(250; Lightly Doped Drain)을 형성한다. 구체적으로, 먼저 게이트 구조물(240) 측면의 반도체 기판에 저농도 소스 드레인 이온을 주입하고, 게이트 구조물(240)의 측벽에 산화막 또는 질화막 재질의 스페이서(260)를 형성한다. 이후 다시 게이트 구조물(240) 측면의 반도체 기판에 고농도 소스 드레인 이온을 주입하여 LDD 영역(250)을 형성하며, LDD 영역(250)은 일반적인 소스/드레인에 비하여 SCE(Short Channel Effect) 또는 핫 캐리어(Hot carrier) 문제를 감소시킬 수 있다. 그리고 LDD 영역(250)이 형성된 반도체 기판의 전면에 얇은 두께의 질화막(265)을 형성한다.
이후 도 1f에 도시된 바와 같이 주변회로 영역의 전면에 층간절연막(270)을 증착하여 게이트 구조물(240)이 형성되지 않은 공간을 채운다. 이 때 층간절연막(270)은 BPSG(Boro-phospho Silicate Glass), SOD(Spin On Dielectric) 또는 HDP(High Density Plasma)와 같은 물질로 형성되는 것이 바람직하다.
그리고 도 1g 및 1h에 도시된 바와 같이, 셀 영역에 매립형 게이트를 형성한다. 제 1 실시예에서는 이와 같이 주변회로 영역의 게이트를 먼저 형성한 후 셀 영역의 게이트를 형성하는 실시예를 설명하고 있으나, (추후 설명할 제 2 실시예와 같이) 셀 영역의 게이트를 먼저 형성한 후 주변회로 영역의 게이트를 형성할 수도 있다. 이 경우 도 1b와 같이 반도체 기판을 형성하고, 또는 1c에 도시된 바와 같이 주변회로 영역의 게이트 물질을 적층한 후, 셀 영역에 매립형 게이트를 형성할 수 있다.
도 1g를 참조하면, 주변회로 영역에는 게이트 구조물(240) 및 층간절연 막(270)까지 형성된 상태에서, 셀 영역의 매립형 게이트를 형성하기 위한 트렌치(142)를 형성한다. 그리고 트렌치(142)의 표면에 게이트 산화막(미도시)을 형성하며, 이 게이트 산화막은 저온 플라즈마 공정, 낱장 웨이퍼 방식의 라디칼 산화공정 또는 건식 산화공정으로 형성되어, 주변회로 영역의 소자 특성 열화를 방지하는 것이 바람직하다.
그리고 트렌치(142)의 하부에 게이트 메탈층(146)을 형성한다. 이 게이트 메탈층(146)은 티타늄 질화막(TiN) 또는 텅스텐 질화막(WN)과 같은 금속이 CVD 또는 ALD(Atomic Layer Deposition) 방식에 의해 증착된 후, CMP 또는 에치백에 의해 리세스 표면 아래에만 잔류하는 방식으로 형성되는 것이 바람직하다.
이후 도 1h에 도시된 바와 같이, 트렌치(142)에서 게이트 메탈층(146)의 상부에 캐핑 절연막(148; Capping insulator)이 형성된다. 캐핑 절연막(148)은 실리콘 산화질화막(SiON)이나, 질화막(Nitride) 또는 산화막과 질화막이 조합된 층으로 형성될 수 있으며, 후속 산화 분위기 열공정에서 게이트 메탈층(146)이 산화 또는 열화되는 것을 방지하는 역할을 수행한다.
다음으로 도 1i를 참조하면, 게이트가 형성된 셀 영역 및 주변회로 영역의 상부에 층간절연막(330)을 형성한다. 그리고 도 1j에 도시된 바와 같이, 셀 영역과 주변회로 영역의 비트라인(320) 및 비트라인 하드마스크(34)를 동시에 그리고 동일한 높이에 형성한다. 이에 앞서 비트라인 콘택 플러그(310)를 셀 영역과 주변회로 영역 모두에 형성하는데, 셀 영역의 비트라인 콘택 플러그(310)는 폴리실리콘으로, 주변회로 영역의 비트라인 콘택 플러그(310)는 저항을 감소시키기 위하여 금속 물 질 또는 금속 물질 상부에 폴리실리콘 물질이 적층된 구조로 형성하는 것이 바람직하다.
이 중 셀 영역의 비트라인 콘택 플러그(310)를 형성하는 공정은, 먼저 비트라인 콘택홀을 형성하고 비트라인 콘택 플러그 물질인 폴리실리콘을 전면에 증착한 뒤, 에치백 공정으로 비트라인 콘택홀에만 폴리실리콘을 잔류시키는 공정이 바람직하다. 이후 비트라인(320) 물질인 배리어 메탈층 및 텅스텐(W)을 증착한 후 CMP로 평탄화시키고, 다시 CVD 또는 스퍼터링(sputtering) 방식으로 텅스텐(W)을 증착함으로써, 비트라인의 높이를 낮추는 것이 기생 캐패시턴스를 감소시키는 데에 유용하다.
지금까지 설명한 제 1 실시예는 주변회로 영역의 반도체 기판을 식각하여 셀 영역에 대하여 단차를 형성하며, 이 결과 셀 영역의 매립형 게이트와 주변회로 영역의 게이트 높이를 거의 동일하게 형성할 수 있다. 이 결과 셀 영역과 주변회로 영역의 비트라인 높이 또한 거의 동일하게 형성함으로써, 셀 영역의 비트라인 및 저장전극 콘택 형성이 용이하고 기생 캐패시턴스도 감소시킬 수 있도록 하는 효과를 제공한다.
(제 2 실시예)
다음으로, 도 2a 내지 2l은 본 발명에 따르는 반도체 소자 및 그 형성방법의 제 2 실시예를 순차적으로 도시한 도면이다. 제 2 실시예는 셀 영역의 기판에 랜딩 플러그를 먼저 형성하는 점이 특징이며, 셀 영역의 매립형 게이트를 주변회로 영역 게이트보다 먼저 형성하는 실시예를 설명한다. 이하에서는 제 1 실시예와 동일한 구성이나 공정에 대해서는 중복되는 설명을 생략한다.
먼저 도 2a를 참조하면, 셀 영역과 주변회로 영역을 포함한 반도체 기판 중 셀 영역에만 랜딩 플러그층(135; landing plug layer)을 형성한다. 랜딩 플러그층(135)은 추후 상부에 비트라인 콘택 플러그(bit line contact plug) 및 저장전극 콘택 플러그(storage node contact plug)가 형성되는 도전층으로서, 폴리실리콘을 포함하여 형성되는 것이 바람직하다.
이후 셀 영역과 주변회로 영역을 포함한 반도체 기판에 활성영역(110, 210)을 정의하는 소자분리막(120, 220)을 형성한다. 이 소자분리막(120, 220)을 형성하는 공정은 랜딩 플러그층(135) 형성 공정 전에 실시될 수도 있으나, 이와 같이 랜딩 플러그층(135) 형성 후 소자분리막(120, 220)을 형성할 경우 각 활성영역(110, 210)에서 랜딩 플러그층(135)이 자연스럽게 분리되는 효과를 얻을 수 있다. 이 때 셀 영역과 주변회로 영역에서 소자분리막(120, 220)의 깊이나 형성공정 등은 제 1 실시예와 동일하게 이루어지는 것이 바람직하다.
그 다음, 셀 영역의 랜딩 플러그층(135) 상부에 하드마스크(132)를 형성하고, 이 하드마스크(132)를 마스크로 주변회로 영역의 반도체 기판을 식각하여, 셀 영역과 주변회로 영역 사이에 단차를 형성한다. 그리고 단차 형성시 식각물질이나 식각 후 어닐 공정은 제 1 실시예와 동일하게 이루어지는 것이 바람직하다.
그리고 주변회로 영역의 게이트를 형성하기 위하여 폴리실리콘층(242), 게이트 메탈층(244) 및 질화막(246)을 순차적으로 증착한다. 이 때 게이트 메탈층(244)의 하부에는 배리어 메탈층(미도시)을 형성하는 것이 바람직하고, 질화막(246)의 다른 실시예는 제 1 실시예와 동일하게, i) 질화막(246)이 증착된 후 CMP로 평탄화된 구조 외에도 ii) 질화막과 비정질 탄소층이 순차적으로 적층된 구조, iii) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화된 구조, iv) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화되고, 질화막이 습식식각(wet etch)으로 제거되는 등 여러 가지 방법이 적용될 수 있다.
이후 도 2b에 도시된 바와 같이 셀 영역의 게이트 메탈층(244)을 식각정지막으로 한 CMP 또는 에치백(etch back)으로 질화막(246) 상부를 제거하여 평탄화시킨다. 그 다음 도 2c에 도시된 바와 같이 셀 영역에도 형성된 게이트 메탈층(244)을 CMP로 평탄화시키거나 식각하여 제거하며, 이 때 건식 식각(dry etch)을 이용하는 것이 바람직하다. 이 때 주변회로 영역의 게이트 메탈층(244)은 셀 영역의 게이트 메탈층(244)과는 달리 낮은 높이에 형성되므로 제거되지 않고 잔류한다.
다음으로 도 2d를 참조하면, 셀 영역에서 하드마스크층(132) 상부에 형성된 폴리실리콘층(242)을 식각하여 제거한다. 이 때 주변회로 영역과 셀 영역의 경계 부분에 수직하게 형성된 폴리실리콘층(242)의 일부도 함께 식각되면서 제거된다.
이후 도 2e에 도시된 바와 같이 셀 영역과 주변회로 영역의 경계부에 위치하는 폴리실리콘층(242) 및 게이트 메탈층(244)을 식각하여 제거하고, 도 2f에 도시된 바와 같이 폴리실리콘층(242)이 제거된 셀 영역과 주변회로 영역을 포함하는 반도체 기판에 질화막(280)을 증착한다. 이와 같이 셀 영역과 주변회로 영역의 경계부에 위치하는 폴리실리콘층(242)을 제거하고 그 위치에 질화막(280)을 형성하는 것은, 추후 주변회로 영역의 게이트 구조물 패터닝을 용이하도록 하고, 셀 영역과 주변회로 영역 사이의 절연을 향상시키는 역할을 한다.
다음으로 도 2g를 참조하면, 셀 영역에 매립형 게이트를 형성한다. 구체적으로 셀 영역의 게이트 영역에 소정 깊이의 트렌치(142)를 형성하고 트렌치(142) 표면에 게이트 산화막을 형성한 뒤, 이 트렌치(142)에 게이트 메탈층(146) 및 캐핑 절연막(148)을 형성한다. 이 때 매립형 게이트의 각 물질 및 그 형성공정 또한 제 1 실시예와 동일한 것이 바람직하다.
이후 도 2h에 도시된 바와 같이, 셀 영역의 존재하는 질화막(280) 및 하드마스크층(132)을 건식 식각 또는 습식 식각으로 제거함으로써 랜딩 플러그(135)를 노출시킨다. 한편, 랜딩 플러그(135) 형성시 그 상하부에 패드 산화막 또는 패드 질화막과 같은 절연막이 형성되는 경우에는, 랜딩 플러그(135)를 노출시키는 것이 아니라, 질화막(280) 및 하드마스크층(132)과 함께 식각하여 제거한 후, 다시 폴리실리콘과 같은 랜딩플러그 물질을 매립하여 형성한다. 또 이 랜딩 플러그 물질을 제거 후 다시 매립하는 공정은, 추후 비트라인 콘택홀 및 저장전극 콘택홀 식각시 실시될 수도 있다.
그 다음 도 2i를 참조하면, 셀 영역에 매립형 게이트가 형성된 반도체 기판의 상부에 셀 영역 전면을 덮고 주변회로 영역의 게이트 구조물(240; 도2j 참조) 형상의 마스크 패턴(248)을 형성한다. 이 마스크 패턴(248)은 감광막 패턴 또는 하드마스크 패턴일 수 있다.
그리고 도 2j에 도시된 바와 같이 마스크 패턴(248)을 마스크로 주변회로 영역의 질화막(246), 게이트 메탈층(244) 및 폴리실리콘층(242)을 순차적으로 식각하 여 주변회로 영역에 게이트 구조물(240)을 형성하고, 마스크 패턴(248)은 제거된다. 이 때 셀 영역과 주변회로 영역의 경계에는 질화막(280)이 일부 잔류할 수 있는데, 앞에서 설명한 바와 같이 질화막(280) 때문에 이 경계 영역에 도전층인 폴리실리콘층이 잔류하지 않음으로써 셀 영역과 주변회로 영역 사이에 절연이 이루어질 수 있다.
이후 도 2k를 참조하면, 주변회로 영역의 게이트 구조물(240) 측면을 보호하기 위하여 산화막 또는 질화막 재질의 스페이서(260)를 형성한다. 이 때 도면에 도시되지 않았으나 게이트 구조물(240)에 인접한 주변회로 영역의 반도체 기판에는 LDD 영역(250; 도 1e 참조)을 제 1 실시예와 동일한 방법으로 형성하는 것이 바람직하다.
다음으로 도 2l에 도시된 바와 같이, 주변회로 영역에서 게이트 구조물(240)이 패터닝되고 남은 공간을 채우기 위한 층간절연막(270)이 형성되고, CMP와 같은 방법으로 셀 영역과 주변회로 영역을 평탄화시킨다. 이 때 층간절연막(270)의 물질 또한 제 1 실시예와 동일하게 BPSG(Boro-phospho Silicate Glass), SOD(Spin On Dielectric) 또는 HDP(High Density Plasma)와 같은 물질로 형성되는 것이 바람직하다.
상술한 제 2 실시예에서는 제 1 실시예와는 달리 셀 영역의 게이트를 먼저 형성하고 주변회로 영역의 게이트를 이후에 형성하였으나, 제 1 실시예와 같이 그 순서를 변경하여 주변회로 영역의 게이트를 먼저 형성한 후 셀 영역의 게이트를 형성하는 것도 가능하다. 이 경우 도 2b 내지 2h 중 어느 한 상태에서, 주변회로 영 역의 게이트 물질을 패터닝하여 주변회로 영역 게이트를 형성한 후, 셀 영역에 매립형 게이트를 형성할 수 있다.
이후, 도면에 도시하지 않았으나 셀 영역 및 주변회로 영역의 상부에 층간절연막과 비트라인 콘택 플러그 및 비트라인을 형성하는 공정은, 제 1 실시예와 동일한 것이 바람직하다. 다만 제 2 실시예에서는 셀 영역의 매립형 게이트 주위에 랜딩 플러그(135)가 이미 형성되어 있기 때문에, 비트라인 콘택 플러그나 저장전극 콘택 플러그 형성시 콘택홀을 랜딩 플러그(135) 높이까지만 식각하여 형성하면 충분하다. 따라서 비트라인 콘택홀 또는 저장전극 콘택홀 형성시 식각 마진을 확보할 수 있는 효과를 추가로 제공할 수 있다.
그리고 제 1 실시예에서 구현되는 효과인 셀 영역과 주변회로 영역의 게이트 높이 및 비트라인 높이를 동일하게 형성하여 콘택 형성이 용이하고 기생 캐패시턴스도 감소시킬 수 있는 효과는 제 2 실시예에서도 동일하게 제공될 수 있다.
(제 3 실시예)
다음으로, 도 3a 및 3b는 본 발명에 따르는 반도체 소자 및 그 형성방법의 제 3 실시예를 순차적으로 도시한 도면으로, 도 3a는 도 2a에 대응되고 도 3b는 도 2l에 대응된다. 제 3 실시예는 셀 영역과 주변회로 영역 사이에 단차를 형성하는 과정에서, 기판을 식각하지 않고 랜딩 플러그를 높게 형성하는 점이 특징이다. 이하에서는 제 1 및 제 2 실시예와 동일한 구성이나 공정에 대해서는 설명을 생략한다.
먼저 도 3a를 참조하면, 셀 영역과 주변회로 영역을 포함한 반도체 기판 중 셀 영역에만 랜딩 플러그층(135; landing plug layer)을 형성한다. 이 랜딩 플러그층(135)은 제 2 실시예와 마찬가지로, 상부에 비트라인 콘택 플러그(bit line contact plug) 및 저장전극 콘택 플러그(storage node contact plug)가 형성되는 도전층으로서, 폴리실리콘을 포함하여 형성되는 것이 바람직하다.
제 3 실시예에서 랜딩 플러그층(135)은 제 2 실시예에서의 랜딩 플러그층(135; 도 2a 참조)보다 두껍게 형성되며, 그 두께는 셀 영역의 매립형 게이트의 깊이와 동일 또는 유사한 두께는 가지는 것이 바람직하며, 약 1000Å로 형성되는 것이 바람직하다. 이 결과 제 3 실시예에서는 주변회로 영역의 기판을 식각하지 않고 셀 영역과 주변회로 영역 사이에 단차를 형성할 수 있게 되어, 제조공정을 단순화시키는 효과를 추가적으로 제공한다.
이후 공정은 제 1 실시예 또는 제 2 실시예와 동일하며, 도 3b에 도시된 바와 같이 셀 영역과 주변회로 영역의 게이트 높이를 거의 동일하게 형성할 수 있다. 그리고 도면에 도시되지 않았으나 셀 영역과 주변회로 영역의 비트라인 높이 또한 동일하게 형성할 수 있어서, 추후 콘택 형성이 용이하고 기생 캐패시턴스 또한 감소시킬 수 있는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1a 내지 1j는 본 발명의 제 1 실시예를 순차적으로 도시한 도면;
도 2a 내지 2l은 본 발명의 제 2 실시예를 순차적으로 도시한 도면; 그리고,
도 3a 및 3b는 본 발명의 제 3 실시예의 공정 일부를 도시한 도면;
<도면의 주요 부분에 대한 부호의 설명>
110, 210 : 활성영역 120, 220 : 소자분리막
130 : 셀 하드마스크 132 : 셀 하드마스크 패턴
135 : 랜딩 플러그 140, 240 : 게이트 구조물
142 : 트렌치 146 : 게이트 메탈층
148 : 캐핑 절연막 242 : 폴리실리콘
244 : 게이트 메탈층 246 : 질화막
248 : 마스크 250 : LDD 영역
260 : 스페이서 265 : 질화막
270 : 층간절연막 280 : 질화막
310 : 비트라인 콘택 플러그 320 : 비트라인
330 : 층간절연막 340 : 비트라인 하드마스크

Claims (30)

  1. 기판에 게이트가 매립되어 형성되는 셀 영역; 및
    상기 셀 영역과 인접하여 형성되는 주변회로 영역을 포함하고,
    상기 셀 영역의 표면과 상기 주변회로 영역의 표면 사이에 단차가 형성되는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 주변회로 영역의 기판 표면은 상기 셀 영역의 기판 표면보다 소정 높이 낮게 형성되는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 셀 영역의 기판 표면에 하드마스크 또는 랜딩플러그가 형성되어,
    상기 하드마스크 또는 랜딩플러그 두께의 단차가 상기 셀 영역과 상기 주변회로 영역 사이에 형성되는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 셀 영역의 기판 상부에 위치하는 하드마스크 층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 하드마스크 층은,
    산화물, 질화물 또는 산화물과 질화물의 적층 구조 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 셀 영역의 활성영역에서 상기 하드마스크 층의 하부에 위치하는 랜딩 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 셀 영역 및 상기 주변회로 영역의 기판에 소정 깊이 식각되어 형성되는 소자분리막을 포함하고,
    상기 셀 영역의 소자분리막 깊이보다 상기 주변회로 영역의 소자분리막 깊이가 더 깊은 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 셀 영역의 게이트 및 상기 주변회로 영역의 게이트 상부에서 동일한 높이에 위치하는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 주변회로 영역에 형성되고, 폴리실리콘층, 게이트 메탈층 및 게이트 하드마스크층을 포함하는 게이트를 더 포함하고,
    상기 게이트 하드마스크층은 i) 질화막이 증착된 후 CMP로 평탄화된 구조 ii) 질화막과 비정질 탄소층이 순차적으로 적층된 구조, iii) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화된 구조, 및 iv) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화되고, 질화막이 습식식각(wet etch)으로 제거되는 구조 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 주변회로 영역의 게이트에 인접한 반도체 기판에 형성되고, 저농도 소스 드레인 이온 주입 영역 및 고농도 소스 드레인 이온 주입 영역을 포함하는 LDD 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 주변회로 영역의 표면과 셀 영역의 표면에 단차를 형성하는 단계; 및
    셀 영역의 기판에 게이트를 매립하여 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 11에 있어서,
    상기 단차를 형성하는 단계는,
    상기 주변회로 영역의 기판을 소정 깊이 식각하여, 상기 셀 영역의 기판보다 낮게 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법
  13. 청구항 11에 있어서,
    상기 단차를 형성하는 단계는,
    상기 셀 영역의 기판 표면에 하드마스크, 랜딩플러그 또는 상기 하드마스크와 랜딩플러그를 적층하여 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 청구항 13에 있어서,
    상기 하드마스크 층은,
    산화물, 질화물 또는 산화물과 질화물의 적층 구조 중 어느 하나를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 청구항 13에 있어서,
    상기 하드마스크 층을 형성하는 단계 전,
    상기 셀 영역의 기판 상부에 랜딩 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 청구항 11에 있어서,
    상기 단차를 형성하는 단계 전,
    상기 셀 영역 및 상기 주변회로 영역의 기판에 소자 분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 청구항 16에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 셀 영역의 소자분리막보다 상기 주변회로 영역의 소자분리막을 더 깊게 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  18. 청구항 16에 있어서,
    상기 소자분리막을 형성하는 단계는,
    CXHYFZ 물질을 포함하는 건식 식각을 이용하여 반도체 기판을 식각함으로써 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  19. 청구항 18에 있어서,
    상기 트렌치를 형성하는 단계 후,
    상기 트렌치의 표면에 월 산화막 및 라이너 질화막을 형성하는 단계;
    절연막을 SOC(Spin On Coating) 후 어닐(anneal) 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)으로 형성하는 단계; 및
    상기 절연막의 상부를 CMP로 평탄화시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  20. 청구항 16에 있어서,
    상기 소자분리막을 형성하는 단계 후,
    상기 셀 영역과 상기 주변회로 영역을 포함한 반도체 기판에 이온주입을 실시하여 N형 웰(N-type well) 및 P형 웰(P-type well)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  21. 청구항 16에 있어서,
    상기 단차를 형성하는 단계 후,
    상기 소자분리막 표면을 어닐(anneal)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  22. 청구항 21에 있어서,
    상기 소자분리막 표면을 어닐하는 단계는,
    습식, 건식 또는 라디칼 분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 형성방법.
  23. 청구항 11에 있어서,
    상기 셀 영역의 게이트 및 상기 주변회로 영역의 게이트 상부에 비트라인을 동일한 높이에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  24. 청구항 11에 있어서,
    상기 셀 영역의 기판에 게이트를 매립하여 형성하는 단계 전 또는 후,
    상기 주변회로 영역의 기판에 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  25. 청구항 11에 있어서,
    상기 주변회로 영역에 게이트를 형성하는 단계는,
    기판에 폴리실리콘 층, 게이트 메탈층 및 게이트 하드마스크 층을 형성하는 단계; 및
    상기 게이트 하드마스크 층, 게이트 메탈층 및 폴리실리콘 층을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  26. 청구항 25에 있어서,
    상기 게이트 하드마스크 층, 게이트 메탈층 및 폴리실리콘 층을 식각하는 단계 후,
    상기 반도체 기판에 저농도 소스 드레인 이온을 주입하는 단계;
    상기 게이트 구조물의 측벽에 스페이서를 형성하는 단계; 및
    상기 반도체 기판에 고농도 소스 드레인 이온을 주입하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법
  27. 청구항 25에 있어서,
    상기 기판에 폴리실리콘 층, 게이트 메탈층 및 게이트 하드마스크 층을 형성하는 단계 후,
    상기 셀 영역의 폴리실리콘 층을 식각하여 제거하는 단계; 및
    상기 셀 영역과 주변회로 영역의 경계에 위치한 폴리실리콘 층을 식각하여 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  28. 청구항 25에 있어서,
    상기 게이트 하드마스크층을 형성하는 단계는,
    i) 질화막이 증착된 후 CMP로 평탄화되는 단계, ii) 질화막과 비정질 탄소층이 순차적으로 적층되는 단계, iii) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화되는 단계, 및 iv) 질화막과 산화막이 순차적으로 적층된 후 CMP로 평탄화되고, 질화막이 습식식각(wet etch)으로 제거되는 단계 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  29. 청구항 27에 있어서,
    상기 폴리실리콘 층이 제거된 셀 영역 및 셀 영역과 주변회로 영역의 경계에 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  30. 청구항 29에 있어서,
    상기 질화막을 증착하는 단계 후,
    상기 셀 영역에 게이트를 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
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