KR101107398B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

결함이 생성되기 어려운 고품질의 절연막을 얻는 것을 가능하게 함과 함께 리크 전류를 저감하는 것을 가능하게 한다. 제1 실리콘 산화층 내에 Ge를 도입하는 스텝과, 상기 제1 실리콘 산화층의 표면을 질화하는 스텝과, 상기 제1 실리콘 산화층 상에 아몰퍼스 실리콘층을 형성하는 스텝과, 상기 아몰퍼스 실리콘층에 산소를 도입하는 스텝과, 산소가 도입된 상기 아몰퍼스 실리콘층을 질화하여, 실리콘 산질화층을 형성하는 스텝을 구비하고 있다.
실리콘 기판, 아몰퍼스 실리콘층, 실리콘 산화층, 실리콘 산질화층, 터널 절연막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 출원은 2008년 1월 22일자로 출원된 일본 특허 출원 번호 제2008-11308호에 기초한 것으로, 그 내용은 본원에 참조로서 인용된다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
불휘발성 메모리인 플래시 메모리, 특히 NAND형 플래시 메모리는, 미세화가 용이하기 때문에 저가격화, 대용량화가 급격하게 진행되고 있고, 또한 내충격성이라고 하는 특징도 있어, 정지 화상의 기억 매체나 고품질 음성 기록 매체로서 폭발적으로 개발이 진행되어, 일대 시장을 형성하기에 이르렀다.
그런데, NAND형 플래시 메모리에 이용되는 메모리 셀은, 반도체 기판 상에, 터널 절연막, 전하 축적막, 전극간 절연막 및 제어 전극이 이 순서로 적층된 게이트 구조를 갖고 있다. 그리고, 게이트 구조의 종류로서는, 터널 절연막 상에, 전하 축적막으로 되는 폴리실리콘으로 이루어지는 부유 게이트 전극을 갖고 있는 플로팅 게이트(FG)형이나, 전하 축적막으로 되는 실리콘 질화로 이루어지는 전하 트랩막을 갖고 있는 MONOS(Metal-Oxide-Nitride-Oxide-Silicon)형, 전하 축적막이 질 화물로 형성되고, 제어 전극이 실리콘으로 이루어지는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)형이 있다.
부유 게이트나 전하 트랩층 상에 전극간 절연막을 개재하여 형성된 제어 전극에 인가하는 전압(제어 전압)을 제어함으로써, 기판으로부터 터널 절연막을 경유하여 부유 게이트 전극 혹은 전하 트랩막에 전자를 FN(Fowler-Nordheim) 터널링에 의해 주입(기입)하거나 혹은 반대로 부유 게이트 전극으로부터 터널 절연막을 경유하여 전자를 뽑아내거나(FG형, MONOS/SONOS형에서의 소거), 또한 전하 트랩막에 정공을 주입하고, 전자와 쌍 소멸시키거나 하여(MONOS/SONOS형에서의 소거 보조) 메모리 셀의 임계값을 변동시키고 있다. 그런데, 미세화와 함께 터널 절연막이 얇아짐에 따라, 하나의 큰 문제가 클로우즈 업되게 되었다.
메모리 용량의 증대에는 소자 사이즈(메모리 셀의 사이즈)의 미소화가 가장 유효한 것이지만, 그를 위해서는 터널 절연막의 박막화가 필요하다. 그런데, 터널 절연막으로서 널리 이용되고 있는 SiO2막은 박막화와 함께, 스트레스 전압의 인가에 의해 SiO2막 내에 존재하는 트랩 센터를 통한 SILC(Stress Induced Leakage Current)라고 불리는, 저전계 영역에서 현저하게 되는 리크 전류가 증가하기 시작하는 특징을 갖는다. 그렇기 때문에, SiO2막을 통과하는 전하량이 증가하게 되므로, 데이터 유지 특성이 열화되어, 파괴 전하량에 이르기까지의 시간이 짧아지는, 즉 재기입 동작의 열화가 생긴다. 이 SILC가 SiO2막의 막 두께 저감을 저지함과 함께 신뢰성을 저하시켜, 미세화의 큰 장해로 되어 있다. 따라서, 이 트랩 센터를 저감하지 않으면 SiO2막의 박막화에 의한 메모리 용량의 증대는 예상할 수 없는 것으로 된다.
이와 같이 SiO2막의 특성이 열화되는 하나의 원인으로서, 반도체 기판과 SiO2막 사이에 아몰퍼스 상태의 SiO2로 이루어지는 계면층이 형성되고, 아몰퍼스의 SiO2 내에는 반드시 산소 결손이 존재하고, 이것이 각종 트랩이나 리크 사이트를 만드는 것이 알려져 있다.
통상적으로, 반도체 기판은 수소에 의해 종단 처리되지만, 재기입 동작 시에 전자나 정공에 의해 수소가 반도체 기판으로부터 떼어져, 근본적인 해결에는 이르고 있지 않다. 반도체 기판은 중수소에 의한 종단이 유효한 것을 알고 있지만, SiO2막과의 계면에서 유효한지의 여부가 불분명한 것이 현상이다.
이 문제의 해결책으로서, 터널 절연막으로 되는 SiO2막 내에 질소를 도입함으로써, 터널 절연막으로서의 유전율을 올려 물리적인 막 두께를 증가하여, 리크 전류를 저감시키는 방법이 취해지고 있다. 그러나, 효과는 불충분하며, 박막화의 한계는 생각한 바와 같이 신장되어 있지 않다. 이것은, Si-N의 네트워크의 불충분함에 기인하는 결함 생성을 전부 억제할 수 없기 때문이다.
따라서, 결함이 생성되기 어려운 터널 절연막으로서, 고품질의 실리콘 질화막을 실리콘 산화막 사이에 끼워 넣은 3층 구조로 하고, 상기 실리콘 질화막이 3배 정도의 질소 결합을 갖도록 한 구성이 알려져 있다(예를 들면, 일본 특허 공개 제 2007-059872호 공보 참조). 이 SiO2층/SiN층/SiO2층의 적층 구조의 절연막을 형성하는 경우, Si 기판 상에 SiO2층을 형성한 후, 아몰퍼스 Si를 퇴적하고, 이 아몰퍼스 Si를 질화하여 SiN으로 이루어지는 질화층을 형성하고, 마지막으로 질화층을 산화 혹은 CVD에 의해 산화층을 퇴적하는 방법이 알려져 있다.
그러나, 발명자가 검토한 결과, 이 방법이면 (1) 고온에서 질화한 경우에는 아몰퍼스 Si가 결정화, 응집하고, 입계가 발생하여 Si층의 층 두께에 흔들림이 생기는 문제와, (2) 아몰퍼스 Si 내의 잔류 수소 농도가 높아질 우려가 있는 것을 알 수 있었다. 이에 의해, (1) SiO2층의 층 두께가 얇은 경우에는 질소가 기초의 SiO2층을 관통하게 되어, SiO2층과 Si 기판과의 계면에 결함이 형성되고, Si 기판으로부터 제어 전극측에 전류를 흘린 경우에 저전계 또는 중전계의 전류량이 증가할뿐만 아니라, 심한 경우에는 국소적인 질화층의 층 두께의 감소에 의해 절연성이 극단적으로 열화되는 문제도 발생한다. 또한, (2) 신뢰성이 열화되는 문제도 발생하게 된다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로서, 결함이 생성되기 어려운 고품질의 절연막을 가짐과 함께 리크 전류를 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 의한 반도체 장치의 제조 방법은, 제1 실리콘 산화층 내에 Ge를 도입하는 스텝과, 상기 제1 실리콘 산화층의 표면을 질화하는 스텝과, 상기 제1 실리콘 산화층 상에 아몰퍼스 실리콘층을 형성하는 스텝과, 상기 아몰퍼스 실리콘층에 산소를 도입하는 스텝과, 산소가 도입된 상기 아몰퍼스 실리콘층을 질화하여, 실리콘 산질화층을 형성하는 스텝을 구비하고 있는 것을 특징으로 한다.
또한, 본 발명의 제2 양태에 의한 반도체 장치는, 반도체 영역 상에 형성되며 Ge을 포함하는 제1 실리콘 산화층과, 상기 제1 실리콘 산화층 상에 형성되고, 평균 산소 농도가 10at.％ 이상 30at.％ 이하인 실리콘 산질화층과, 상기 실리콘 산질화층 상에 형성된 제2 실리콘 산화층을 갖는 절연막을 구비하고 있는 것을 특징으로 한다.
본 발명의 실시 형태를 이하에 도면을 참조하여 상세하게 설명한다.
<제1 실시 형태>
본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을, 도 1의 (a) 내지 도 4의 (b)를 참조하여 설명한다. 도 1의 (a), 도 1의 (c), 도 1의 (e), 도 2의 (a), 도 2의 (c), 도 3의 (a), 도 3의 (c), 도 4의 (a)와, 도 1의 (b), 도 1의 (d), 도 1의 (f), 도 2의 (b), 도 2의 (d), 도 3의 (b), 도 3의 (d), 도 4의 (b)는, 각각 서로 직교하는 공정 단면도를 도시한다.
본 실시 형태의 제조 방법에 의해 제조되는 반도체 장치는, FG(플로팅 게이트)형의 불휘발성 반도체 메모리로서, 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하고 있다. 도 4의 (a), 도 4의 (b)에 도시한 바와 같이, 각 메모리 셀은, 실리콘 기판(1)에 이격하여 형성된 소스/드레인 영역(17a, 17b)과, 이 소스 영 역(17a)과 드레인 영역(17b) 사이의 채널로 되는 실리콘 기판(1)의 영역(18) 상에 형성된 터널 절연막(5)과, 이 터널 절연막(5) 상에 형성되어 전하가 축적되는 전하 축적막으로 되는 부유 게이트 전극(6)과, 이 부유 게이트 전극(6) 상에 형성된 전극간 절연막(10)과, 이 전극간 절연막(10) 상에 형성된 제어 게이트 전극(11)을 구비하고 있다.
다음으로, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다.
우선, 도 1의 (a), 도 1의 (b)에 도시한 바와 같이, 원하는 불순물이 도핑된 실리콘 기판(1)을 희불산 처리하고, 실리콘 기판(1)의 표면을 수소에 의해 종단화한다. 그 후, 이 실리콘 기판(1)을 성막 장치의 챔버(도시 생략)에 둔다. 계속해서, 챔버 내의 분위기를, 제조 프로세스 중에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판(1)의 온도를 700℃로까지 올려, 실리콘 기판(1)으로부터 수소를 완전하게 이탈시킨다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하고, 실리콘 기판(1)의 표면 온도를 1050℃로 하여 10초간 유지한다. 이에 의해, 도 1의 (c), 도 1의 (d)에 도시한 바와 같이, 실리콘 기판(1) 상에 실리콘 산화층(2)이 형성된다.
다음으로, 디실란 가스를 이용하여 실리콘 산화층(2) 상에 아몰퍼스 실리콘층을 2㎚ 퇴적한다. 이 때의 실리콘 기판(1)의 온도는 550℃ 이하인 것이 바람직하다. 또한, 아몰퍼스 실리콘층(3)의 퇴적 시의 분위기 중에 산소, NO, N2O가 함유되어 있어도 된다. 이 경우, 분위기 중에 NO, N2O가 함유되어 있으면, 형성된 아몰퍼스 실리콘층에 미량의 질소가 함유되게 된다. 계속해서, 실리콘 기판(1)의 온도를 750℃로 설정하고, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 3Torr의 O2로 하고, 10초간 유지한다. 이에 의해, 아몰퍼스 실리콘층 내에 산소가 미량으로 첨가되고, 산소 첨가의 아몰퍼스 실리콘층이 형성된다. 그 후, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 0.03Torr의 NH3로 하고, 실리콘 기판(1)의 표면을 750℃로 하여 400초간 유지한다. 이에 의해, 아몰퍼스 실리콘층이 질화되고, 실리콘 산질화층(3)이 형성된다(도 1의 (e), 도 1의 (f)). 즉, 본 실시 형태의 제조 방법에서는, 실리콘 산질화층(3)의 형성에는 N2 가스에 의해 희석된 질화 가스 NH3가 이용되어 있다. 이와 같이 질화 가스 NH3를 희석 가스 N2에 의해 희석함으로써, 결함이 적어 고품질의 실리콘 산질화층을 형성할 수 있다. NH3에 의한 이 질화 방법은, 본 발명자들에 의해 발명되고, 특허 출원되어 있다(특허 공개 제2007-123825호 공보).
계속해서, 실리콘 기판(1)의 온도를 750℃ 이상으로 하고, HTO(High Temperature Oxidation)법을 이용하여, 실리콘 산질화층(3) 상에 5㎚의 실리콘 산화층(4)을 퇴적한다. 이에 의해, 도 1의 (e), 도 1의 (f)에 도시한 바와 같이, 실리콘 산화층(2), 실리콘 산질화층(3) 및 실리콘 산화층(4)으로 이루어지는 터널 절연막(5)이 형성된다. 또한, 다음 공정 이하의 제조 공정을 도시한 도면에서는, 실 리콘 산화층(2), 실리콘 산질화층(3) 및 실리콘 산화층(4)으로 이루어지는 터널 절연막(5)은, 단층의 터널 절연막(5)으로서 나타내고 있다.
다음으로, 부유 게이트 전극으로 되는 두께 60㎚의 인도프의 다결정 실리콘막(6), 소자 분리 가공을 위한 마스크재(7)를 순차적으로 CVD(Chemical Vapor Deposition)법을 이용하여 퇴적한다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE(Reactive Ion Etching)법을 이용하여, 마스크재(7), 다결정 실리콘막(6), 터널 절연막(5)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(1)의 노출 영역을 에칭하여, 깊이 100㎚의 소자 분리 홈(8)을 형성하였다(도 2의 (a), 도 2의 (b) 참조).
다음으로, 전체면에 소자 분리용의 실리콘 산화막(9)을 퇴적하여, 소자 분리 홈(8)을 완전하게 매립하고, 그 후 표면 부분의 실리콘 산화막(9)을 CMP(Chemical Mechanical Polishing)법으로 제거하여 표면을 평탄화하였다. 이 때, 마스크재(7)가 노출된다(도 2의 (c), 도 2의 (d) 참조).
다음으로, 노출된 마스크재(7)를 선택적으로 에칭 제거한 후, 실리콘 산화막(9)이 노출된 표면을 희불산 용액으로 에칭 제거하여, 다결정 실리콘막(6)의 측면(6a)의 일부를 노출시켰다. 그 후, 전체면에 두께 15㎚의 알루미나층(10a)을 ALD(Atomic Layer Deposition)법을 이용하여 형성하였다. 이 때, ALD법에서의 성막 시의 산화에 의해, 알루미나층(10a)과 다결정 실리콘막(6)과의 계면에는, 매우 얇은 실리콘 산화층(10b)이 형성되고, 알루미나층(10a)/실리콘 산화층(10b)으로 이루어지는 2층 구조의 두께 16㎚의 전극간 절연막(10)이 형성된다(도 3의 (a), 도 3 의 (b) 참조). 또한, 도 3의 (a), 도 3의 (b)에서는, 실리콘 산화층(10b) 및 알루미나층(10a)으로 이루어지는 2층 구조의 전극간 절연막(10)은 2층의 적층 구조가 아니라, 단일층의 전극간 절연막(10)으로서 표시하고 있다.
다음으로, 전극간 절연막(10) 상에 다결정 실리콘층을 CVD법으로 형성한 후, 이 다결정 실리콘층 상에 텅스텐층을 형성하고, 열 처리를 행함으로써, 텅스텐층을 텅스텐 실리사이드층으로 변화시키고, 다결정 실리콘층 및 텅스텐 실리사이드층으로 이루어지는 2층 구조의 두께 100㎚의 도전막(11)을 형성한다(도 3의 (c), 도 3의 (d) 참조). 이 도전막(11)이 제어 게이트 전극으로 된다. 계속해서, 전체면에 RIE용의 마스크재(12)를 CVD법으로 퇴적하였다. RIE법을 이용하여, 마스크재(12), 도전막(11), 전극간 절연막(10), 다결정 실리콘막(6), 터널 절연막(5)을 순차적으로 에칭 가공하여 적층 구조의 게이트를 작성한다. 이에 의해, 적층 구조의 게이트의 형상이 획정되고, 이 적층 구조의 게이트의 측부에는 워드선 방향(제어 게이트 전극(11)이 연장되는 방향)을 따른 홈(14)이 형성된다(도 3의 (c), 도 3의 (d) 참조).
다음으로, 도 4의 (a), 도 4의 (b)에 도시한 바와 같이, 적층 구조의 게이트의 측면 및 상면에 실리콘 산화막(16)을 열 산화법으로 형성하고, 그 후 이온 주입법을 이용하여 소스/드레인 영역(17a, 17b)을 형성한다. 소스 영역(17a)과 드레인 영역(17b) 사이의 실리콘 기판(1)의 영역이 채널 영역(18)으로 된다. 그리고 또한, 전체면을 덮도록 층간 절연막(19)을 CVD법으로 형성하였다. 그 후에는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 반도체 메모리가 완성된다(도 4의 (a), 도 4의 (b) 참조).
이와 같이, 아몰퍼스 실리콘층에 산소를 첨가한 후에 질화하여 형성된 터널 절연막(5) 내의 실리콘 산질화층에서는, 실리콘 산질화층의 평탄성이 향상됨과 함께, 실리콘 산질화층 내의 수소기가 저감되어 있다. 즉, 전하 유지 특성의 개선 뿐만 아니라, 신뢰성의 개선도 기대할 수 있다. 예를 들면, 실리콘 산질화층의 형성 조건의 상위에 의한 표면 러프니스의 차이를 도 5에 나타내고, SILC(Stress Induced Leakage Current) 특성의 차이를 도 6에 나타낸다. 도 5는 아몰퍼스 실리콘층을 직접 질화하여 실리콘 질화층을 형성한 경우의 표면 러프니스와, 아몰퍼스 실리콘층에 산소를 첨가한 후에 직접 질화하여 실리콘 산질화층을 형성한 경우의 표면 러프니스를 나타내고 있다. 도 5로부터 알 수 있는 바와 같이, 아몰퍼스 실리콘층에 산소를 첨가하고 나서 질화함으로써, 표면 러프니스가 저감되는 것을 알 수 있다. 이것은 산소를 첨가함으로써 질화 시의 아몰퍼스 실리콘층의 응집이 억제되어, 실리콘 산질화층의 평탄성이 향상된 것을 나타내고 있다.
SiO2/SiON/SiO2로 이루어지는 적층 구조의 게이트 절연막을 갖는 MOS 트랜지스터와, SiO2/SiN/SiO2로 이루어지는 적층 구조의 게이트 절연막을 갖는 MOS 트랜지스터를 작성하고, SILC 특성을 비교한 결과를 도 6에 나타낸다. 도 6으로부터, 아몰퍼스 실리콘층에 산소를 첨가하고 나서 질화함으로써 SILC가 저감되어 있는 것을 알 수 있다. 이것은 평탄성이 향상되고 절연성이 향상됨과 함께, 아몰퍼스 실리콘층 내의 수소기가 산소에 의해 치환되어 저감된 것을 나타내고 있다. 즉, 산소를 첨가하고 나서 질화함으로써 신뢰성이 향상된 것을 나타내고 있다. 또한, 도 6의 종축은 리크 전류 Jg를 나타내고, 횡축은 게이트 전압 Vg와 플랫 밴드 전압 Vfb와의 차를 트랜지스터의 전기적 실효 막 두께 Teff로 나눈 값을 나타내고, 이 값은 절연막에 인가되는 전계를 나타내고 있다. 이와 같이 한 것은, 절연막 내의 고정 전하의 영향을 배제하고, 순수하게 절연막에 인가되어 있는 전계 강도로 절연성을 비교하기 위해서이다. 왜냐하면 Vfb는 막 내 고정 전하량에 따라서 시프트하기 때문에, 게이트 전압 Vg만으로 비교한 경우, 절연막에 인가되어 있는 전계를 잘못 예상되기 때문이다. 또한, 상기 트랜지스터의 전기적 실효 막 두께 Teff는 게이트 절연막의 전기적 실효 막 두께 뿐만 아니라, 폴리실리콘 전극 내의 공핍층 두께, 반도체 기판측의 반전층 두께도 포함하고 있다. 이것은, MOS 구조에 전압을 인가하였을 때, 그 전압은 게이트 절연막 뿐만 아니라, 게이트 전극, 반도체 기판에도 인가된다. 이 전압에 의해 반도체 기판측에는 반전층이 형성되고, 게이트 전극측에는 공핍층이 형성된다. 이들 층은 용량으로서 게이트 절연막의 용량에 직렬로 결합한다. 그리고, 이들 직렬 결합한 용량이, 트랜지스터가 ON하고 있을 때의 실효적인 전기적 막 두께로서 작용한다.
또한, 아몰퍼스 실리콘층에 산소를 첨가할 때에는 온도, 산소 분압, 시간, 승온 시간, 산소를 흘리는 타이밍에 주의가 필요하다. 온도에 대해서는, 아몰퍼스 실리콘층 내의 수소가 이탈하는 700℃ 이상인 것이 바람직하다. 그러나, 지나치게 높으면 안된다. 800℃ 이하가 바람직하다. 게다가, 승온 중에는 산소를 공급하고 있는 것이 바람직하다. 이것은, 산소가 아몰퍼스 실리콘층 내에 들어가 실리콘과 결합함으로써 실리콘의 움직임이 어렵게 되기 때문이며, 산소가 없는 진공 중 또한 고온에서 아몰퍼스 실리콘층을 승온 가열하면, 결합이 취약한 아몰퍼스 실리콘층이 안정된 결합을 서로 형성하기 위해 응집하고, 결정화하여 러프니스가 증대하기 때문이다.
산소 분압에 대해서는, 산화 속도를 느리게 하여 제어성을 올리는 점에서 낮은 쪽이 바람직하고, 특히 50Torr 이하가 바람직하다. 단, 지나치게 낮으면 안된다. 지나치게 낮으면 산소에 의한 실리콘의 에칭이 일어나는 액티브 산화 영역으로 되기 때문이다. 700℃∼800℃에서 산화가 일어나는 패시브 산화 영역인 10-4Torr 이상이 바람직하다.
또한, 700℃∼800℃까지의 승온 시간은 10초 이하인 것이 바람직하다. 산소를 공급하고 있는 상황 하에서 승온 시간이 길면, 원하는 온도에 도달하기 전에 층 두께가 2㎚인 아몰퍼스 실리콘층이 완전하게 산화되어, 질소가 확산되기 쉬운 SiO2층이 형성되기 쉬워진다. 이에 의해 그 후의 질화에 의해 질소가 아몰퍼스 실리콘 산화층, 기초의 SiO2층을 대량으로 관통하여 Si 기판을 질화하여, 다량의 계면 준위를 형성하게 된다. 이상적으로는, 산소를 공급하고 있는 상황 하에서 700℃∼800℃까지 도달하기 위한 승온 시간이 10초 이하, 700℃∼800℃에서의 산화 시간이 10초 이하인 것이 바람직하다. 이와 같은 시간 내이면 층 두께가 2㎚인 아몰퍼스 실리콘층이 완전하게 산화되게 되는 일은 없으며, 질소의 관통을 억제하면서 아몰퍼스 실리콘층의 질화를 행하는 것이 가능하게 된다.
또한, 아몰퍼스 실리콘층이 완전하게 산화되는 것을 방지하기 위해서도, 또한 계면을 저온 산화하여 계면 준위 밀도를 늘리지 않기 위해서도 강온 중에는 산소를 공급하지 않는 것이 바람직하다.
다음으로, SiO2층 상에 퇴적한 아몰퍼스 실리콘층에의 산소의 첨가 조건과, 전기적 특성의 관계에 대해 도 7 내지 도 11을 참조하여 설명한다. 동일 정도의 전기적 용량 C를 갖는 Si/SiO2/실리콘 질화층/Au의 적층 게이트 구조를 구비한 트랜지스터의 상기 실리콘 질화층을 복수 종류의 방법으로 제작하고, 전기적 특성을 조사하였다. 하나는 본 실시 형태의 제조 방법과 같이, 산화 온도가 750℃에서 산화 시간이 10초인 조건에서 아몰퍼스 실리콘층에 산소를 첨가한 후에 질화하여 형성한 경우(이 경우, 실리콘 질화층은 실리콘 산질화층(SiON층)으로 됨), 비교예 1로서, 아몰퍼스 실리콘층에 산소를 첨가하지 않고 질화함으로써 형성한 경우, 비교예 2로서 산화 온도 이외에는 본 실시 형태와 동일하도록 형성하였지만 산화 온도가 850℃로 본 실시 형태에 비해 높은 경우에 대해 조사하였다.
전기적 용량 C의 게이트 전압 Vg 의존성, 즉 C-V 특성을 조사한 결과를 도 7에 나타내고, 리크 전류 Jg의 절연막에 인가되는 전계 강도(=(Vg-Vfb)/Teff) 의존성을 조사한 결과를 도 8에 나타낸다. 우선 비교예 1의 경우나, 비교예 2와 같이 산화 시간은 10초로 본 실시 형태와 동일하지만 산화 온도가 850℃로 높은 경우에는, C-V 특성에 히스테리시스가 발생함과 함께, 본 실시 형태에 비해 계면 준위 밀도 및 리크 전류가 증가하고 있는 것을 알 수 있다. 이것은, 비교예 1의 경우에는, 산소를 첨가하고 있지 않기 때문에, 그 후의 700℃ 질화 시에 아몰퍼스 실리콘층이 응집하여, 층 두께에 불균일성이 발생하여 질화의 불균일성이나 질화 잔여물(구체적으로는 Si의 댕글링 본드), 기초의 SiO2층의 질소의 관통이 발생한 것을 나타낸다. 그리고, 비교예 2의 경우에는, 산화 온도가 높기 때문에 마찬가지로 아몰퍼스 실리콘층이 응집하여, 막 두께에 불균일성이 발생하여 질화의 불균일성이나 질화 잔여물, 질소의 관통이 발생한 것을 나타낸다.
다음으로, 비교예 3으로서, 산화 온도 및 산화 시간은 본 실시 형태의 경우와 동일하고, 750℃이지만, 승온 시에 산소를 흘리지 않는 경우나, 비교예 4로서, 산화 온도는 본 실시 형태와 동일하지만 산화 시간이 15초로 긴 경우에 대해서도, 전기적 특성을 조사하였다. 전기적 용량 C의 게이트 전압 Vg 의존성, 즉 C-V 특성을 조사한 결과를 도 9에 나타내고, 리크 전류 Jg의 절연막에 인가되는 전계 강도(=(Vg-Vfb)/Teff) 의존성을 조사한 결과를 도 10에 나타낸다.
비교예 3 및 비교예 4 모두 C-V 특성의 히스테리시스가 크게 되고, 계면 준위 밀도가 본 실시 형태에 비해 증가함과 함께 리크 전류가 증가하고 있는 것을 알 수 있다. 이것은 비교예 3의 경우에는, 승온 시에 산소가 없기 때문에 아몰퍼스 실리콘이 응집하고, 층 두께에 불균일성이 발생하여 질화의 불균일성이나 질화 잔 여, 질소 관통이 발생한 것을 나타내고 있다.
그리고 비교예 4의 경우에는, 산화 시간이 길고 아몰퍼스 실리콘층이 완전하게 산화되어 SiO2층이 형성되었기 때문에 질소가 SiO2층을 관통하여 Si 기판을 질화하게 된 것을 나타내고 있다.
산화 조건을 바꾼 경우의 인가 전압 4MV/㎝ 시의 리크 전류의 변화를 도 11에 나타낸다.
여기서는 산소를 첨가하지 않고 질화한 경우의 리크 전류값과, 산소를 첨가하여 질화한 경우의 리크 전류의 비를 나타내고 있다. 예를 들면, 50％이면, 산소를 첨가함으로써 리크 전류량이 절반으로 저감된 것을 의미하고 있다. 이 도 11에 나타낸 결과로부터, 700℃ 이상, 800℃ 이하의 온도, 10초 이하의 범위에서 산소를 첨가하는 것이 리크 전류의 저감에 매우 효과적인 것은 명백하다. 이유는 전술한 바와 같다.
이와 같이, 아몰퍼스 실리콘층에 적당한 조건에서 산소를 첨가함으로써, 고품질의 SiO2/SiON/SiO2의 적층 구조를 갖는 터널 절연막이 실현된다.
또한, 이 실리콘 산질화층(3)은 층 두께가 1.5㎚∼2.5㎚ 정도이며, 질소 농도가 20at.％∼47at.％로 되어 있다. 즉, 실리콘 산질화층(3)에는, 실질적으로 10at.％∼30at.％의 산소가 함유되어 있고, 실리콘의 제2 근접 원자 중 적어도 1개가 질소로 되어 있다. 이것은 아몰퍼스 실리콘층에 산소를 첨가하였기 때문이다. 또한, 실리콘 산화층(2)에는 아몰퍼스 실리콘층을 질화할 때에 질소가 미량으로 확 산한다. 따라서 최대로도 평균 10at.％ 정도의 질소가 함유된다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘층에 산소를 첨가할 때의 가스로서 O2를 이용하였지만, 산화성의 가스이면 O2에 한정되는 것이 아니라, NO, N2O, O3, O 래디컬, O 플라즈마이어도 된다. 그러나, 이들 가스는 O2와는 산화력이 상이하다. 따라서, 이들 가스를 이용하는 경우에는, 아몰퍼스 실리콘 산질화층(3) 내의 산소 농도가 10at.％ 이상, 30at.％ 이하로 되도록 산소 첨가 조건을 조정할 필요가 있다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘을 질화할 때의 가스로서 NH3를 이용하였지만, 질화성의 가스이면 NH3에 한정되는 것이 아니라, NO, N 래디컬, NH 래디컬, N2 래디컬, N 플라즈마, NH 플라즈마, N2 플라즈마이어도 된다.
또한, 본 실시 형태에서는 SiO2층(4)의 형성 프로세스로서 HTO를 이용하였지만, SiO2층(4)을 퇴적할 수 있으면 HTO에 한정되는 것이 아니라, CVD, ALD이어도 된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 결함이 생성되기 어려운 고품질의 터널 절연막을 가짐과 함께 리크 전류를 저감하는 것이 가능한 반도체 장치를 얻을 수 있다.
<제2 실시 형태>
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 장치를, 도 12의 (a) 내 지 도 15의 (b)를 참조하여 설명한다. 도 12의 (a), 도 12의 (c), 도 12의 (e), 도 13의 (a), 도 13의 (c), 도 14의 (a), 도 14의 (c), 도 15의 (a)와, 도 12의 (b), 도 12의 (d), 도 12의 (f), 도 13의 (b), 도 13의 (d), 도 14의 (b), 도 14의 (d), 도 15의 (b)는, 각각 서로 직교하는 공정 단면도를 도시한다.
본 실시 형태의 반도체 장치는, MONOS(Metal(금속)-Oxide-Nitride-Oxide-Si의 적층 구조)형의 불휘발성 반도체 메모리로서, 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하고 있다. 도 15의 (a), 도 15의 (b)에 도시한 바와 같이, 각 메모리 셀은 실리콘 기판(1)에 이격하여 형성된 소스/드레인 영역(37a, 37b)과, 이 소스 영역(37a)과 드레인 영역(37b) 사이의 채널로 되는 실리콘 기판(1)의 영역(38) 상에 형성된 터널 절연막(25)과, 이 터널 절연막(25) 상에 형성되어 전하가 축적되는 절연체로 이루어지는 전하 축적막(26)과, 이 전하 축적막(26) 상에 형성된 전극간 절연막(30)과, 이 전극간 절연막(30) 상에 형성된 제어 게이트 전극(31)을 구비하고 있다.
다음으로, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법은, 제1 실시 형태의 제조 방법에서, 아몰퍼스 실리콘층을 형성할 때의 기초층인 실리콘 산화층을, 아몰퍼스 실리콘층의 형성 전에 질화하는 공정을 더 설정한 것으로 되어 있다.
우선, 도 12의 (a), 도 12의 (b)에 도시한 바와 같이, 원하는 불순물이 도핑된 실리콘 기판(1)을 희불산 처리하고, 실리콘 기판(1)의 표면을 수소에 의해 종단화한다. 그 후, 이 실리콘 기판(1)을 성막 장치의 챔버(도시 생략)에 둔다. 계속 해서, 챔버 내의 분위기를, 제조 프로세스 내에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판(1)의 온도를 700℃로까지 올려, 실리콘 기판(1)으로부터 수소를 완전하게 이탈시킨다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하고, 실리콘 기판(1)의 표면 온도를 1050℃로 하여 10초간 유지한다. 이에 의해, 도 12의 (c), 도 12의 (d)에 도시한 바와 같이, 실리콘 기판(1) 상에 실리콘 산화층(22a)이 형성된다. 여기까지는, 제1 실시 형태와 동일한 공정이다. 계속해서, 실리콘 산화층(22a)의 표면에 대해 래디컬 질화 혹은 플라즈마 질화를 행하고, 실리콘 산화층(22a)의 표면에 질소 함유층(22b)을 형성함과 함께, 실리콘 산화층(22a) 내에도 프로파일의 피크의 농도가 10at.％ 이하로 되도록 질소를 도입한다(도 12의 (c), 도 12의 (d)). 즉, 실리콘 산화층(22a) 및 질소 함유층(22b)으로 이루어지는 2층 구조의 질소가 첨가된 실리콘 산화층(22)을 형성한다. 이 질화 공정을 행하는 것이 제1 실시 형태와 상이하다. 이 질화 공정에 의해, 후술하는 바와 같이, 메모리 셀에서의 홀의 주입 효율이 커진다. 또한, 다음 공정 이하의 제조 공정을 도시한 도면에서는, 실리콘 산화층(22a) 및 질소 함유층(22b)으로 이루어지는 2층 구조의 실리콘 산화층(22)을 단층의 실리콘 산화층(22)으로서 나타내고 있다.
다음으로, 디실란 가스를 이용하여 실리콘 산화층(22) 상에 아몰퍼스 실리콘층을 2㎚ 퇴적한다. 이 때의 실리콘 기판(1)의 온도는 550℃ 이하인 것이 바람직하다. 또한, 퇴적 시의 분위기 중에 산소, NO, N2O가 함유되어 있어도 된다. 이 경우, 분위기 중에 NO, N2O가 함유되어 있으면, 형성된 아몰퍼스 실리콘층에 미량의 질소가 함유되게 된다. 계속해서, 실리콘 기판(1)의 온도를 750℃로 설정하고, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 3Torr의 O2로 하고, 10초간 유지한다. 이에 의해, 아몰퍼스 실리콘층 내에 산소가 미량으로 첨가되고, 산소 첨가 아몰퍼스 실리콘층이 형성된다. 또한, 이 때의 산화 온도는, 제1 실시 형태와 마찬가지로, 아몰퍼스 실리콘층 내의 수소가 이탈하는 700℃ 이상인 것이 바람직하다. 그러나, 지나치게 높으면 안된다. 800℃ 이하가 바람직하다. 게다가, 승온 중에는 산소를 공급하고 있는 것이 바람직하다. 또한, 제1 실시 형태와 마찬가지로, 700℃∼800℃까지의 승온 시간은 10초 이하인 것이 바람직하다. 이상적으로는, 산소를 공급하고 있는 상황 하에서 승온 시간이 10초 이하, 산화 시간이 10초 이하인 것이 바람직하다. 그 후, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 0.03Torr의 NH3로 하고, 실리콘 기판(1)의 표면 온도를 750℃로 하여 400초간 유지한다. 이에 의해, 아몰퍼스 실리콘층이 질화되고, 실리콘 산질화층(23)이 형성된다(도 12의 (e), 도 12의 (f)). 본 실시 형태의 제조 방법에 의해 제조된 실리콘 산질화층(23)은, 제1 실시 형태에서 설명한 바와 같이, 결함이 적어 고품질의 실리콘 산질화층으로 된다.
계속해서, 실리콘 기판(1)의 온도를 750℃ 이상으로 하고, HTO법을 이용하여, 실리콘 산질화층(23) 상에 2.5㎚의 실리콘 산화층(24)을 퇴적한다. 이에 의 해, 도 12의 (e), 도 12의 (f)에 도시한 바와 같이, 실리콘 산화층(22), 실리콘 산질화층(23), 실리콘 산화층(24)으로 이루어지는 터널 절연막(25)이 형성된다. 또한, 다음 공정 이하의 제조 공정을 도시한 도면에서는, 실리콘 산화층(22), 실리콘 산질화층(23) 및 실리콘 산화층(24)으로 이루어지는 3층 구조의 터널 절연막(25)을 단층의 터널 절연막(25)으로서 나타내고 있다.
다음으로, 터널 절연막(25) 상에, 전하 축적막으로 되는 두께 6㎚의 질화막(26), 예를 들면 Si3N4막을 CVD법으로 퇴적하고, 그 후 소자 분리 가공을 위한 마스크재(27)를 CVD법으로 퇴적하였다. 계속해서, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(27), 질화막(26) 및 터널 절연막(25)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(1)의 노출 영역을 에칭하여, 깊이 100㎚의 소자 분리 홈(28)을 형성하였다(도 13의 (a), 도 13의 (b)).
다음으로, 전체면에 소자 분리용의 실리콘 산화막(29)을 퇴적하여, 소자 분리 홈(28)을 완전하게 매립하고, 그 후 표면 부분의 실리콘 산화막(29)을 CMP법으로 제거하여 표면을 평탄화하였다. 이 때, 마스크재(27)가 노출된다(도 13의 (c), 도 13의 (d)).
다음으로, 노출된 마스크재(27)를 선택적으로 에칭 제거한 후, 실리콘 산화막(29)이 노출된 표면을 희불산 용액으로 에칭 제거하였다. 그 후, 전체면에 전극간 절연막으로 되는 두께 15㎚의 알루미나층을 ALD법으로 퇴적하였다. 이 때, ALD법에서의 성막 시의 산화제에 의해, 알루미나층과 질화막(26)과의 계면에는, 매우 얇은 실리콘 산화층이 형성되고, 알루미나층(30a)/실리콘 산화층(30b)으로 이루어지는 2층 구조의 두께 16㎚의 전극간 절연막(30)이 형성되었다(도 14의 (a), 도 14의 (b)). 또한, 다음 공정 이하의 제조 공정을 도시한 도면에서는, 실리콘 산화층(30b) 및 알루미나(30a)로 이루어지는 2층 구조의 전극간 절연막(30)을 단층의 전극간 절연막(30)으로서 나타내고 있다.
다음으로, 전극간 절연막(30) 상에, 제어 게이트 전극으로 되는, 다결정 실리콘층 및 텅스텐 실리사이드층으로 이루어지는 2층 구조의 두께 100㎚의 도전막(31)을 제1 실시 형태와 마찬가지로 하여 형성하고, 또한 RIE용의 마스크재(32)를 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(32), 도전막(31), 전극간 절연막(30), 전하 축적막(26), 터널 절연막(25)을 순차적으로 에칭 가공하여 적층 구조의 게이트를 작성한다. 이에 의해, 적층 구조의 게이트의 형상이 획정되고, 이 적층 구조의 게이트의 측부에는 워드선 방향(제어 게이트 전극(31)이 연장되는 방향)을 따른 홈(34)이 형성된다(도 14의 (c), 도 14의 (d)).
다음으로, 도 15의 (a), 도 15의 (b)에 도시한 바와 같이, 적층 구조의 게이트의 측면 및 상면에 실리콘 산화막(36)을 열 산화법으로 형성하고, 그 후 이온 주입법을 이용하여 소스/드레인 영역(37a, 37b)을 형성한다. 소스 영역(37a)과 드레인 영역(37b) 사이의 실리콘 기판(1)의 영역이 채널 영역(38)으로 된다. 그리고 또한, 전체면을 덮도록 층간 절연막(39)을 CVD법으로 형성하였다. 그 후에는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 반도체 메모리가 완성된다(도 15의 (a), 도 15의 (b) 참조).
이와 같이 하여 아몰퍼스 실리콘층을 퇴적하기 전에 SiO2층의 표면을 질화함으로써, 제1 실시 형태에서 설명한 전하 유지 특성, 신뢰성의 한층 더한 개선 외에, 소거 효율의 개선도 기대할 수 있다. 예를 들면, 도 16의 (a), 도 16의 (b)에 SiO2층의 표면의 질화의 유무에 의한 전하 유지 특성의 차이를, 도 17에, 소거 특성의 차이에 대해 나타낸다. 도 16의 (a), 도 16의 (b)에서는, 횡축이 전하의 유지 시간을 나타내고, 종축이 플랫 밴드 전압 Vfb와, 초기의 플랫 밴드 전압 Vfbini와의 차를 나타내고 있다. 또한, 도 17에서는, 횡축이 소거 초기 전계를 나타내고, 종축이 플랫 밴드 전압을 나타내고 있다. 도 16의 (a), 도 16의 (b), 도 17로부터 알 수 있는 바와 같이, 아몰퍼스 실리콘층을 퇴적하기 전에 SiO2층의 표면을 질화함으로써, (1) 유지 특성도 (2) 소거 특성도 개선되어 있다. 이것은 (1) SiO2층의 표면에 댕글링 본드가 형성되고, SiO2층 상에 형성되는 아몰퍼스 실리콘층의 평탄성이 향상되고, 한층 더한 절연성의 향상이 실현된 것, 그리고 SiO2층의 표면에 질소를 도입함으로써 SiO2층의 질소의 확산의 용이함이 저해됨과 함께, 후의 아몰퍼스 실리콘층의 질화 시에 질화종이 기초의 SiO2층을 관통하여 Si 기판을 질화하는 것이 억제되고, 결과적으로 저전계 리크 전류의 기원으로 되는 계면 준위 생성을 억제한 것, 또한 (2) SiO2층 내에 질소가 도입되었기 때문에 SiO2층의 정공 장벽이 작아지 고, 기판측으로부터 전하 축적막측에 터널하는 정공 전류 밀도가 증가하여, 전하 축적막 내의 전자의 소거 효율이 향상된 것이 원인이다.
이와 같이, 아몰퍼스 실리콘막을 퇴적하기 전에 SiO2 표면을 질화함으로써, 고품질의 SiO2/SiON/SiO2로 이루어지는 3층의 적층 구조가 실현된다.
또한, 이 실리콘 산질화층(23)은 층 두께가 1.5㎚∼2.5㎚ 정도이며, 질소 농도가 20at.％∼47at.％로 되어 있다. 즉, 실리콘 산질화층(23)에는, 실질적으로 10at.％∼30at.％의 산소가 함유되어 있고, 실리콘의 제2 근접 원자 중 적어도 1개가 질소로 되어 있다. 이것은 아몰퍼스 실리콘층에 산소를 첨가하였기 때문이다. 또한, 실리콘 산화층(22)에는 아몰퍼스 실리콘을 질화할 때에 질소가 미량으로 확산한다. 따라서 최대로도 평균 10at.％ 정도의 질소가 함유된다.
또한, 본 실시 형태에서는 실리콘 산화층(22)의 표면에 대해 래디컬 질화 혹은 플라즈마 질화를 행하였지만, 실리콘 산화층(22)을 관통하여 실리콘 기판을 질화되는 것이 억제되는 범위에서는 래디컬 질화 혹은 플라즈마 질화일 필요는 없으며, NH3, NO를 이용하여도 된다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘에 산소를 첨가할 때의 가스로서 O2를 이용하였지만, 산화성의 가스이면 O2에 한정되는 것이 아니라, NO, N2O, O3, O 래디컬, O 플라즈마이어도 된다. 그러나, 이들 가스는 O2와는 산화력이 상이하다. 따라서 이들 가스를 이용하는 경우에는, 실리콘 산질화층(23) 내의 산소 농도가 10at.％ 이상, 30at.％ 이하로 되도록 산소 첨가 조건을 조정할 필요가 있다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘층을 질화할 때의 가스로서 NH3를 이용하였지만, 질화성의 가스이면 NH3에 한정되는 것이 아니라, NO, N 래디컬, NH 래디컬, N2 래디컬, N 플라즈마, NH 플라즈마, N2 플라즈마이어도 된다.
또한, 본 실시 형태에서는 SiO2층(24)의 형성 프로세스로서 HTO를 이용하였지만, SiO2층(24)을 퇴적할 수 있으면 HTO에 한정되는 것이 아니라, CVD, ALD이어도 된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 결함이 생성되기 어려운 고품질의 터널 절연막을 가짐과 함께 리크 전류를 저감하는 것이 가능한 반도체 장치를 얻을 수 있다.
<제3 실시 형태>
다음으로, 본 발명의 제3 실시 형태에 따른 반도체 장치를, 도 18의 (a) 내지 도 21의 (b)를 참조하여 설명한다. 도 18의 (a), 도 18의 (c), 도 18의 (e), 도 19의 (a), 도 19의 (c), 도 20의 (a), 도 20의 (c), 도 21의 (a)와, 도 18의 (b), 도 18의 (d), 도 18의 (f), 도 19의 (b), 도 19의 (d), 도 20의 (b), 도 20의 (d), 도 21의 (b)는, 각각 서로 직교하는 공정 단면도를 도시한다.
본 실시 형태의 반도체 장치는 MONOS형의 불휘발성 반도체 메모리로서, 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하고 있다. 도 21의 (a), 도 21의 (b)에 도시한 바와 같이, 각 메모리 셀은 실리콘 기판(1)에 이격하여 형성된 소스/드레인 영역(57a, 57b)과, 이 소스 영역(57a)과 드레인 영역(57b) 사이의 채널로 되는 실리콘 기판(1)의 영역(58) 상에 형성된 터널 절연막(45)과, 이 터널 절연막(45) 상에 형성되어 전하가 축적되는 절연체로 이루어지는 전하 축적막(46)과, 이 전하 축적막(46) 상에 형성된 전극간 절연막(50)과, 이 전극간 절연막(50) 상에 형성된 제어 게이트 전극(51)을 구비하고 있다.
다음으로, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법은, 제2 실시 형태의 제조 방법에서, 실리콘 산질화층을 형성한 후, 이 실리콘 산질화층의 상층으로 되는 실리콘 산화층을 형성하기 전에, 실리콘 산질화층을 산화하는 공정을 더 설정한 것으로 되어 있다.
우선, 도 18의 (a)에 도시한 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(1)을 희HF 처리(diluted HF treatment)하여, 실리콘 기판(1)의 표면을 수소에 의해 종단화한다. 그 후, 이 실리콘 기판(1)을 성막 장치의 챔버에 둔다. 계속해서, 챔버 내의 분위기를, 제조 프로세스 중에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판(1)의 온도를 700℃로까지 올려, 실리콘 기판(1)으로부터 수소를 완전하게 이탈시킨다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하고, 실리콘 기판의 표면을 1050℃로 하여 10초간 유지한다. 이에 의해, 도 18의 (b)에 도시한 바와 같이, 실리콘 기판(1) 상에 실리콘 산화층(42a)이 형성된 다. 계속해서, 실리콘 산화층(42a)의 표면에 대해 래디컬 질화 혹은 플라즈마 질화를 행하고, 실리콘 산화막(42a)의 표면에 질소 함유층(42b)을 형성함과 함께, 실리콘 산화층(42a) 내에도 프로파일의 피크에서의 농도가 10at.％ 이하로 되도록 질소를 도입한다(도 18의 (c), 도 18의 (d)). 즉, 제2 실시 형태와 마찬가지로, 실리콘 산화층(42a) 및 질소 함유층(42b)으로 이루어지는 2층 구조의 질소가 첨가된 실리콘 산화층(42)을 형성한다. 이 질화 공정에 의해, 메모리 셀에서의 홀의 주입 효율이 커진다.
또한, 다음 공정 이하의 제조 공정을 도시한 도면에서는, 실리콘 산화층(42a) 및 질소 함유층(42b)으로 이루어지는 2층 구조의 실리콘 산화층(42)을 단층의 실리콘 산화층(42)으로서 나타내고 있다.
다음으로, 디실란 가스를 이용하여 실리콘 산화층(42) 상에 아몰퍼스 실리콘층을 2㎚ 퇴적한다. 이 때의 기판 온도는 550℃ 이하인 것이 바람직하다. 또한, 퇴적 시의 분위기 중에 산소, NO, N2O가 함유되어 있어도 된다. 이 경우, 분위기 중에 NO, N2O가 함유되어 있으면, 형성된 아몰퍼스 실리콘층에 미량의 질소가 함유되게 된다. 계속해서, 실리콘 기판(1)의 온도를 750℃로 설정하고, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 3Torr의 O2로 하고, 10초간 유지한다. 이에 의해, 아몰퍼스 실리콘층 내에 산소가 미량으로 첨가되어, 산소가 첨가된 아몰퍼스 실리콘층이 형성된다. 또한, 이 때의 산화 온도는, 제1 실시 형태와 마찬가지로, 아몰퍼스 실리콘층 내의 수소가 이탈하는 700℃ 이상인 것이 바람직하다. 그러나, 지나치게 높으면 안된다. 800℃ 이하가 바람직하다. 게다가, 승온 중에는 산소를 공급하고 있는 것이 바람직하다. 또한, 700℃∼800℃까지의 승온 시간은 10초 이하인 것이 바람직하다. 이상적으로는, 산소를 공급하고 있는 상황 하에서 승온 시간이 10초 이하, 산화 시간이 10초 이하인 것이 바람직하다. 그 후, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 0.03Torr의 NH3로 하고, 실리콘 기판의 표면을 750℃로 하여 400초간 유지한다. 이에 의해, 아몰퍼스 실리콘층이 질화되고, 실리콘 산질화층(43)이 형성된다(도 18의 (e), 도 18의 (f)). 본 실시 형태의 제조 방법에 의해 제조된 실리콘 산질화층(43)은, 제1 실시 형태에서 설명한 바와 같이, 결함이 적어 고품질의 실리콘 산질화층으로 된다.
계속해서, 온도를 800℃로 설정하고, 분압 30Torr의 N2, 분압 0.03Torr의 O2로 하고, 100초간 유지한다. 이에 의해, 실리콘 산질화층(43) 내의 Si-N-H가 산화되고, 수소기가 저감되게 되어, 보다 양질이며 신뢰성이 높은 실리콘 산질화층(43)을 형성할 수 있다. 이 공정은 제1 및 제2 실시 형태에서 행하고 있지 않다.
다음으로, 실리콘 기판(1)의 온도를 750℃ 이상으로 하고, HTO법을 이용하여, 실리콘 산질화층(43) 상에 층 두께가 2.5㎚인 실리콘 산화층(44)을 퇴적한다. 이에 의해, 도 18의 (e), 도 18의 (f)에 도시한 바와 같이, 실리콘 산화층(42), 실리콘 산질화층(43), 실리콘 산화층(44)으로 이루어지는 터널 절연막(45)이 형성된다. 또한, 다음 공정 이하의 제조 공정을 도시한 도면에서는, 실리콘 산화층(42), 실리콘 산질화층(43) 및 실리콘 산화층(44)으로 이루어지는 3층 구조의 터널 절연 막(45)을 단층의 터널 절연막(45)으로서 나타내고 있다.
다음으로, 터널 절연막(45) 상에 전하 축적막(46)으로 되는 두께 6㎚의 질화막, 예를 들면 Si3N4막을 CVD법으로 퇴적하고, 소자 분리 가공을 위한 마스크재(47)를 순차적으로 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(47), 질화막(전하 축적막)(46), 터널 절연막(45)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(1)의 노출 영역을 에칭하여, 도 19의 (a), 도 19의 (b)에 도시한 바와 같이, 깊이 100㎚의 소자 분리 홈(48)을 형성하였다.
계속해서, 전체면에 소자 분리용의 실리콘 산화막(49)을 퇴적하여, 소자 분리 홈(48)을 완전하게 매립하고, 그 후 표면 부분의 실리콘 산화막(49)을 CMP법으로 제거하여 표면을 평탄화하였다. 이 때, 마스크재(47)가 노출된다(도 19의 (c), 도 19의 (d)).
다음으로, 노출된 마스크재(47)를 선택적으로 에칭 제거한 후, 실리콘 산화막(49)이 노출된 표면을 희불산 용액으로 에칭 제거하였다. 그 후, 전체면에 전극간 절연막으로 되는 두께 15㎚의 알루미나층(50a)을 ALD법으로 퇴적하였다. 이 때, ALD법에서의 성막 시의 산화제에 의해, 알루미나층(50a)과 질화막(전하 축적막)(46)과의 계면에는, 매우 얇은 실리콘 산화층(50b)이 형성되고, 알루미나층(50a)/실리콘 산화층(50b)으로 이루어지는 2층 구조의 두께 16㎚의 전극간 절연막(50)이 형성되었다(도 20의 (a), 도 20의 (b)).
다음으로, 전극간 절연막(50) 상에, 제어 게이트 전극으로 되는 다결정 실리콘층 및 텅스텐 실리사이드층으로 이루어지는 2층 구조의 두께 100㎚의 도전막(51)을 제1 실시 형태와 마찬가지로 하여 형성하고, 또한 RIE의 마스크재(52)를 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(52), 도전막(51), 전극간 절연막(50), 전하 축적막(46), 터널 절연막(55)을 순차적으로 에칭 가공하여 적층 구조의 게이트를 작성한다. 이에 의해, 적층 구조의 게이트의 형상이 획정되고, 이 적층 구조의 게이트의 측부에는 워드선 방향(제어 게이트 전극(51)이 연장되는 방향)을 따른 홈(54)이 형성된다(도 20의 (c), 도 20의 (d)).
다음으로, 도 21의 (a), 도 21의 (b)에 도시한 바와 같이, 적층 구조의 게이트의 측면 및 상면에 실리콘 산화막(56)을 열 산화법으로 형성하고, 그 후 이온 주입법을 이용하여 소스/드레인 영역(57a, 57b)을 형성한다. 소스 영역(57a)과 드레인 영역(57b) 사이의 실리콘 기판(1)의 영역이 채널 영역(58)으로 된다. 그리고 또한, 전체면을 덮도록 층간 절연막(59)을 CVD법으로 형성하였다. 그 후에는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 반도체 메모리가 완성된다(도 21의 (a), 도 21의 (b) 참조).
이와 같이 하여 아몰퍼스 실리콘층을 질화한 후에 산화성 분위기에서 열 처리함으로써, 제1 실시 형태에서 설명한 바와 같은 신뢰성의 한층 더한 개선을 기대할 수 있다. 예를 들면, 도 22에 질화 후의 산화성 분위기에서의 열 처리의 유무에 의한 SILC 특성, 즉 신뢰성의 차이를 나타낸다. 도 22로부터 알 수 있는 바와 같이, 아몰퍼스 실리콘층을 질화한 후에 산화성 분위기에서 열 처리함으로써, SILC가 저감되어 있는 것을 알 수 있다. 이것은 실리콘 산질화층(43) 내의 Si-N-H가 산화되어, 수소기가 저감되었기 때문이다.
이와 같이, 아몰퍼스 실리콘층을 질화한 후에 산화성 분위기에서 열 처리함으로써, 고품질의 SiO2/SiON/SiO2로 이루어지는 적층 구조가 실현된다.
또한, 이 실리콘 산질화층(43)은 층 두께가 1.5㎚∼2.5㎚ 정도이며, 질소 농도가 20at.％∼47at.％로 되어 있다. 즉, 실리콘 산질화층(43)에는, 실질적으로 10at.％∼30at.％의 산소가 함유되어 있고, 실리콘의 제2 근접 원자 중 적어도 1개가 질소로 되어 있다. 이것은 아몰퍼스 실리콘층에 산소를 첨가하였기 때문이다. 또한, 실리콘 산화층(42)에는 아몰퍼스 실리콘층을 질화할 때에 질소가 미량으로 확산한다. 따라서 최대로도 평균 10at.％ 정도의 질소가 함유된다.
또한, 본 실시 형태에서는 실리콘 산화층(42)의 표면에 대해 래디컬 질화 혹은 플라즈마 질화를 행하였지만, 실리콘 산화층(42)을 관통하여 실리콘 기판이 질화되는 것이 억제되는 범위에서는 래디컬 질화 혹은 플라즈마 질화일 필요는 없으며, NH3, NO를 이용하여도 된다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘층에 산소를 첨가할 때의 가스로서 O2를 이용하였지만, 산화성의 가스이면 O2에 한정되는 것이 아니라, NO, N2O, O3, O 래디컬, O 플라즈마이어도 된다. 그러나, 이들 가스는 O2와는 산화력이 상이하다. 따라서 이들 가스를 이용하는 경우에는, 실리콘 산질화층(43) 내의 산소 농도 가 10at.％ 이상, 30at.％ 이하로 되도록 산소 첨가 조건을 조정할 필요가 있다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘층을 질화할 때의 가스로서 NH3를 이용하였지만, 질화성의 가스이면 NH3에 한정되는 것이 아니라, NO, N 래디컬, NH 래디컬, N2 래디컬, N 플라즈마, NH 플라즈마, N2 플라즈마이어도 된다.
또한, 본 실시 형태에서는 마지막의 SiO2막의 형성 프로세스로서 HTO를 이용하였지만, SiO2막을 퇴적할 수 있으면 HTO에 한정되는 것이 아니라, CVD, ALD이어도 된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 결함이 생성되기 어려운 고품질의 터널 절연막을 가짐과 함께 리크 전류를 저감하는 것이 가능한 반도체 장치를 얻을 수 있다.
<제4 실시 형태>
다음으로, 본 발명의 제4 실시 형태에 따른 반도체 장치를, 도 23의 (a) 내지 도 26의 (b)를 참조하여 설명한다. 도 23의 (a), 도 23의 (c), 도 23의 (e), 도 24의 (a), 도 24의 (c), 도 25의 (a), 도 25의 (c), 도 26의 (a)와, 도 23의 (b), 도 23의 (d), 도 23의 (f), 도 24의 (b), 도 24의 (d), 도 25의 (b), 도 25의 (d), 도 26의 (b)는, 각각 서로 직교하는 공정 단면도를 도시한다.
본 실시 형태의 반도체 장치는 MONOS형의 불휘발성 반도체 메모리로서, 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하고 있다. 도 26의 (a), 도 26의 (b)에 도시한 바와 같이, 각 메모리 셀은 실리콘 기판(1)에 이격하여 형성된 소스/드레인 영역(77a, 77b)과, 이 소스 영역(77a)과 드레인 영역(77b) 사이의 채널로 되는 실리콘 기판(1)의 영역(78) 상에 형성된 터널 절연막(65)과, 이 터널 절연막(65) 상에 형성되어 전하가 축적되는 절연체로 이루어지는 전하 축적막(66)과, 이 전하 축적막(66) 상에 형성된 전극간 절연막(70)과, 이 전극간 절연막(70) 상에 형성된 제어 게이트 전극(71)을 구비하고 있다.
다음으로, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법은, 제3 실시 형태의 제조 방법에서, 실리콘 산질화층의 상층으로 되는 실리콘 산화층을 형성한 직후에, 실리콘 산화층, 실리콘 산질화층 및 실리콘 산화층으로 이루어지는 터널 절연막을 산화하는 공정을 더 설정한 것으로 되어 있다.
우선, 도 23의 (a), 도 23의 (b)에 도시한 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(1)을 희HF 처리하고, 실리콘 기판(1)의 표면을 수소에 의해 종단화한다. 그 후, 이 실리콘 기판(1)을 성막 장치의 챔버에 둔다. 계속해서, 챔버 내의 분위기를, 제조 프로세스 내에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판의 온도를 700℃로까지 올려, 실리콘 기판으로부터 수소를 완전하게 이탈시킨다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하고, 실리콘 기판(1)의 표면을 1050℃로 하여 10초간 유지한다. 이에 의해, 도 23의 (c), 도 23의 (d)에 도시한 바와 같이, 실리콘 기판(1) 상에 실리콘 산화층(62)이 형성된다. 계속해서, 실리콘 산화층(62a)의 표면에 대해 래디컬 질화 혹은 플라즈마 질화를 행하고, 실리콘 산화막(62a)의 표면에 질소 함유층(62b)을 형성함과 함께, 실리콘 산화층(62a) 내에도 프로파일의 피크가 10at.％ 이하로 되도록 질소를 도입한다(도 23의 (c), 도 23의 (d)). 즉, 제2 실시 형태와 마찬가지로, 실리콘 산화층(62a) 및 질소 함유층(62b)으로 이루어지는 2층 구조의 질소가 첨가된 실리콘 산화층(62)을 형성한다. 이 질화 공정에 의해, 메모리 셀에서의 홀의 주입 효율이 커진다. 또한, 다음 공정 이하의 제조 공정을 도시한 도면에서는, 실리콘 산화층(62a) 및 질소 함유층(62b)으로 이루어지는 2층 구조의 실리콘 산화층(62)을 단층의 실리콘 산화층(62)으로서 나타내고 있다.
다음으로, 디실란 가스를 이용하여 실리콘 산화층(62) 상에 아몰퍼스 실리콘층을 2㎚ 퇴적한다. 이 때의 기판 온도(10)는 550℃ 이하인 것이 바람직하다. 또한, 퇴적 시의 분위기 중에 산소, NO, N2O가 함유되어 있어도 된다. 이 경우, 분위기 중에 NO, N2O가 함유되어 있으면, 형성된 아몰퍼스 실리콘층에 미량의 질소가 함유되게 된다.
다음으로, 실리콘 기판(1)의 온도를 750℃로 설정하고, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 3Torr의 O2로 하고, 10초간 유지한다. 이에 의해, 아몰퍼스 실리콘층 내에 산소가 미량으로 첨가되어, 산소가 첨가된 아몰퍼스 실리콘층이 형성된다. 또한, 이 때의 산화 온도는, 제1 실시 형태와 마찬가지로, 아몰퍼스 실리콘층 내의 수소가 이탈하는 700℃ 이상인 것이 바람직하다. 그러나, 지나치게 높으면 안된다. 800℃ 이하가 바람직하다. 게다가, 승온 중에는 산소를 공급하고 있는 것이 바람직하다. 또한, 제1 실시 형태와 마찬가지로, 700℃∼800℃까지의 승온 시간은 10초 이하인 것이 바람직하다. 이상적으로는, 산소를 공급하고 있는 상황 하에서 승온 시간이 10초 이하, 산화 시간이 10초 이하인 것이 바람직하다. 그 후, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 0.03Torr의 NH3로 하고, 실리콘 기판(1)의 표면을 750℃로 하여 400초간 유지한다. 이에 의해, 아몰퍼스 실리콘층이 질화되고, 실리콘 산질화층(63)이 형성된다(도 23의 (e), 도 23의 (f)). 본 실시 형태의 제조 방법에 의해 제조된 실리콘 산질화층(63)은, 제1 실시 형태에서 설명한 바와 같이, 결함이 적어 고품질의 실리콘 산질화층으로 된다.
계속해서, 실리콘 기판(1)의 온도를 800℃로 설정하고, 분압 30Torr의 N2, 분압 0.03Torr의 O2로 하고, 100초간 유지한다. 이에 의해, 실리콘 산질화층(63c) 내의 Si-N-H가 산화되고, 수소기가 저감되게 되어, 보다 양질이며 신뢰성이 높은 실리콘 산질화층(63)을 형성할 수 있다.
다음으로, 온도를 750℃ 이상으로 하고, HTO법을 이용하여, 실리콘 산질화층(63) 상에, 층 두께가 2.5㎚인 실리콘 산화층(64)을 퇴적한다. 이에 의해, 도 23의 (e), 도 23의 (f)에 도시한 바와 같이, 실리콘 산화층(62), 실리콘 산질화층(63), 실리콘 산화층(64)으로 이루어지는 터널 절연막(65)이 형성된다. 계속해 서, 실리콘 기판(1)의 온도를 950℃로 설정하고, 분압 760Torr의 N2, 분압 3Torr의 O2로 하고, 1시간 유지한다. 이에 의해, 터널 절연막(65) 내에 함유되는 약간의 수소기가 산화되고, 또한 막 내에 포함되는 결함이 산소 종단되게 되어, 보다 양질이며 신뢰성이 높은 터널 절연막(65)을 형성할 수 있다. 또한, 다음 공정 이하의 제조 공정을 도시한 도면에서는, 실리콘 산화층(62), 실리콘 산질화층(63) 및 실리콘 산화층(64)으로 이루어지는 3층 구조의 터널 절연막(65)을 단층의 터널 절연막(65)으로서 나타내고 있다.
다음으로, 터널 절연막(65) 상에, 전하 축적막으로 되는 두께 6㎚의 질화막(66), 예를 들면 Si3N4막을 CVD법으로 퇴적하고, 그 후 소자 분리 가공을 위한 마스크재(67)를 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(67), 질화막(전하 축적막)(66), 터널 절연막(65)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(1)의 노출 영역을 에칭하여, 도 24의 (a), 도 24의 (b)에 도시한 바와 같이, 깊이 100㎚의 소자 분리 홈(68)을 형성하였다.
다음으로, 전체면에 소자 분리용의 실리콘 산화막(69)을 퇴적하여, 소자 분리 홈(68)을 완전하게 매립하고, 그 후 표면 부분의 실리콘 산화막(69)을 CMP법으로 제거하여 표면을 평탄화하였다. 이 때, 마스크재(67)가 노출된다(도 24의 (c), 도 24의 (d)).
다음으로, 노출된 마스크재(67)를 선택적으로 에칭 제거한 후, 실리콘 산화 막(69)의 노출 표면을 희불산 용액으로 에칭 제거하였다. 그 후, 전체면에 전극간 절연막으로 되는 두께 15㎚의 알루미나층(70a)을 ALD법으로 퇴적하였다. 이 때, ALD법에서의 성막 시의 산화제에 의해, 알루미나층(70a)과 질화막(66)과의 계면에는, 매우 얇은 실리콘 산화층(70b)이 형성되고, 실리콘 산화층(70b) 및 알루미나층(70a)으로 이루어지는 2층 구조의 두께 16㎚의 전극간 절연막(70)이 형성되었다(도 25의 (a), 도 25의 (b)).
다음으로, 전극간 절연막(70) 상에, 제어 게이트 전극으로 되는 다결정 실리콘층 및 텅스텐 실리사이드층으로 이루어지는 2층 구조의 두께 100㎚의 도전막(71)을 제1 실시 형태와 마찬가지로 형성하고, 또한 RIE의 마스크재(72)를 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(72), 도전막(71), 전극간 절연막(70), 전하 축적막(66), 터널 절연막(65)을 순차적으로 에칭 가공하여 적층 구조의 게이트를 작성한다. 이에 의해, 적층 구조의 게이트의 형상이 획정되고, 이 적층 구조의 게이트의 측부에는 워드선 방향(제어 게이트 전극(71)이 연장되는 방향)을 따른 홈(73)이 형성된다(도 25의 (c), 도 25의 (d)).
다음으로, 도 26의 (a), 도 26의 (b)에 도시한 바와 같이, 적층 구조의 게이트의 측면 및 상면에 실리콘 산화막(74)을 열 산화법으로 형성하고, 그 후 이온 주입법을 이용하여 소스/드레인 영역(77a, 77b)을 형성한다. 이 소스 영역(77a)과 드레인 영역(77b) 사이의 실리콘 기판(1)의 영역이 채널 영역(78)으로 된다. 그리고 또한, 전체면을 덮도록 층간 절연막(79)을 CVD법으로 형성하였다(도 26의 (a), 도 26의 (b)). 그 후에는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 반도체 메모리가 완성된다.
이와 같이 하여 HTO에 의해 산화층을 퇴적한 후에 산화성 분위기에서 열 처리함으로써, 제1 실시 형태 및 제3 실시 형태에서 설명한 바와 같은 신뢰성의 한층 더한 개선을 기대할 수 있다. 그러나, 단 열 처리하면 좋다고 하는 것은 아니다. 양호한 특성을 실현하기 위해서는 산화성 분위기에서의 열 처리 조건이 중요하다.
도 27의 (a), 도 27의 (b)를 참조하여 산화성 분위기에서의 열 처리 조건과 신뢰성의 관계에 대해 설명한다. 도 27의 (a), 도 27의 (b)는 산소 분압, 산화 시간을 바꾼 경우의, SILC 특성, 구체적으로는 0.01C/㎠ 주입 전후의 10-7A/㎠의 리크 전류가 흐를 때 전계의 산화 시간 의존성을 도 27의 (a)에 도시하고, 0.01C/㎠ 주입 시의 전계를 도 27의 (b)에 도시한다. 산화 온도는 950℃에서 행하였다. 도 27의 (a)로부터 알 수 있는 바와 같이, N2 분위기 중에서는 개선이 보이지 않지만, 산화성 분위기 중에 열 처리함으로써, 열 처리를 하지 않는 경우에는 1MV/㎝이었던 전계가, 5.5MV/㎝ 정도까지 개선되어 있다. 압력에 관계없이, 950℃의 온도에서 10분 이상 산화함으로써 SILC 특성이 대폭 완전되어 있는 것을 알 수 있다. 이 결과로부터, 산화성 분위기 중에 10분 이상 열 처리하는 것이 신뢰성 개선에는 중요한 것을 알 수 있다. 또한, 산화 온도에 대해서는 900℃ 이상 950℃ 이하의 범위에서 마찬가지의 효과가 예상된다.
그러나, 아무리 신뢰성이 개선된다고는 하여도, 지나치게 산화하는 것은 높 은 주입 효율을 실현하는 점에서 바람직하지 않다. 도 28에 산화 시간과, 0.01A/㎠의 전자를 주입하기 위해 필요한 인가 전계의 관계에 대해 나타낸다. 1시간 이상 산화함으로써 인가 전계가 상승하고 있는 것을 알 수 있다. 또한, 산소 분압이 지나치게 높은 것도 주입 전계를 올리게 된다. 이것은 산화에 의해 산화층 내의 질소 농도가 저하되어, 전자의 주입 효율이 저하되었기 때문이다. 따라서, 10분 이상, 1시간 이하의 범위에서 산화하는 것이, 높은 주입 효율을 유지하면서, 신뢰성을 개선할 수 있는 조건이라고 할 수 있다.
이와 같이, HTO에 의해 산화층을 퇴적한 후에 최적의 산화성 분위기에서 열 처리함으로써, 고품질의 SiO2/SiON/SiO2 적층 구조가 실현된다.
또한, 이 실리콘 산질화층(63)은 층 두께가 1.5∼2.5㎚ 정도이며, 질소 농도가 20at.％∼47at.％로 되어 있다. 즉, 실리콘 산질화층(63)에는, 실질적으로 10at.％∼30at.％의 산소가 함유되어 있고, 실리콘의 제2 근접 원자 중 적어도 1개가 질소로 되어 있다. 이것은 아몰퍼스 실리콘층에 산소를 첨가하였기 때문이다. 또한, 실리콘 산화층(62)에는 아몰퍼스 실리콘층을 질화할 때에 질소가 미량으로 확산한다. 따라서 최대로도 평균 10at.％ 정도의 질소가 함유된다.
또한, 본 실시 형태에서는 실리콘 산화층의 표면에 대해 래디컬 질화 혹은 플라즈마 질화를 행하였지만, 실리콘 산화층의 관통 질화가 억제되는 범위에서는 래디컬 질화 혹은 플라즈마 질화일 필요는 없으며, NH3, NO를 이용하여도 된다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘에 산소를 첨가할 때의 가스로서 O2를 이용하였지만, 산화성의 가스이면 O2에 한정되는 것이 아니라, NO, N2O, O3, O 래디컬, O 플라즈마이어도 된다. 그러나, 이들 가스는 O2와는 산화력이 상이하다. 따라서 이들 가스를 이용하는 경우에는, 실리콘 산질화층 내의 산소 농도가 10at.％ 이상, 30at.％ 이하로 되도록 산소 첨가 조건을 조정할 필요가 있다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘을 질화할 때의 가스로서 NH3를 이용하였지만, 질화성의 가스이면 NH3에 한정되는 것이 아니라, NO, N 래디컬, NH 래디컬, N2 래디컬, N 플라즈마, NH 플라즈마, N2 플라즈마이어도 된다.
또한, 본 실시 형태에서는 SiO2층(64)의 형성 프로세스로서 HTO를 이용하였지만, SiO2층(64)을 퇴적할 수 있으면 HTO에 한정되는 것이 아니라, CVD, ALD이어도 된다.
또한, 본 실시 형태에서는 HTO를 퇴적한 후에 산화성 분위기에서 열 처리하고 있다. 이것은 SiO2/SiON/SiO2 적층 구조 중의 수소를 대폭 저감시키는 효과가 있다. 따라서, HTO에 의해 산화층(64)을 퇴적한 후에 산화성 분위기에서 열 처리하는 한에서는, 아몰퍼스 실리콘에의 산소의 첨가 온도, 아몰퍼스 실리콘의 질화 온도는 높지 않아도 되고, 각각 400℃ 이상이면 된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 결함이 생성되기 어려운 고품질의 터널 절연막을 가짐과 함께 리크 전류를 저감하는 것이 가능한 반도체 장치를 얻을 수 있다.
<제5 실시 형태>
다음으로, 본 발명의 제5 실시 형태에 따른 반도체 장치를, 도 29의 (a) 내지 도 32의 (b)를 참조하여 설명한다. 도 29의 (a), 도 29의 (c), 도 29의 (e), 도 30의 (a), 도 30의 (c), 도 31의 (a), 도 31의 (c), 도 32의 (a)와, 도 29의 (b), 도 29의 (d), 도 29의 (f), 도 30의 (b), 도 30의 (d), 도 31의 (b), 도 31의 (d), 도 32의 (b)는, 각각 서로 직교하는 공정 단면도를 도시한다.
본 실시 형태의 반도체 장치는 MONOS형의 불휘발성 반도체 메모리로서, 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하고 있다. 도 32의 (a), 도 32의 (b)에 도시한 바와 같이, 각 메모리 셀은 실리콘 기판(1)에 이격하여 형성된 소스/드레인 영역(97a, 97b)과, 이 소스 영역(97a)과 드레인 영역(97b) 사이의 채널로 되는 실리콘 기판(1)의 영역(98) 상에 형성된 터널 절연막(85)과, 이 터널 절연막(85) 상에 형성되어 전하가 축적되는 절연체로 이루어지는 전하 축적막(86)과, 이 전하 축적막(86) 상에 형성된 전극간 절연막(90)과, 이 전극간 절연막(90) 상에 형성된 제어 게이트 전극(91)을 구비하고 있다.
다음으로, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 본 실시 형태의 제조 방법은, 제4 실시 형태의 제조 방법에서, 실리콘 산질화층의 기초층으로 되는 실리콘 산화층을 형성한 후, 표면을 질화하기 전에, 실리콘 산화층 내에 Ge를 도입하는 공정을 더 설정한 것으로 되어 있다.
우선, 도 29의 (a), 도 29의 (b)에 도시한 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(1)을 희HF 처리하고, 실리콘 기판(1)의 표면을 수소에 의해 종단화 한다. 그 후, 이 실리콘 기판(1)을 성막 장치의 챔버에 둔다. 계속해서, 챔버 내의 분위기를, 제조 프로세스 내에 실리콘과 반응 혹은 에칭하지 않는 가스(예를 들면, 질소 가스)로만 한 후, 실리콘 기판(1)의 온도를 700℃로까지 올려, 실리콘 기판(1)으로부터 수소를 완전하게 이탈시킨다.
다음으로, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 3Torr의 O2로 하고, 실리콘 기판(1)의 표면을 1050℃로 하여 10초간 유지한다. 이에 의해, 도 29의 (c), 도 29의 (d)에 도시한 바와 같이, 실리콘 기판(1) 상에 실리콘 산화층이 형성된다.
계속해서, 이온 주입이나 열 처리 등의 방법을 이용하여 이 실리콘 산화층 내에 Ge를 확산시키고, 실리콘 산화층 내에 1×1013㎝-2 정도의 피크를 갖는 Ge의 분포를 갖는 실리콘 산화층(82a)을 형성한다. 그 후, 챔버 내의 분위기를, 예를 들면 분압 3Torr의 O2로 하고, 실리콘 기판(1)의 표면을 750℃로 하여 10초간 유지한다. 이에 의해, 실리콘 산화층(82a) 내의 Ge를 산화하여 실리콘 산화층(82a) 내에, SiO2의 전도대로부터 0.7eV 정도 하방에 에너지 레벨을 갖는 Ge의 준위를 형성한다. 계속해서, 실리콘 산화층(82a)의 표면에 대해 래디컬 질화 혹은 플라즈마 질화를 행하고, 실리콘 산화층(82a)의 표면에 질소 함유층(82b)을 형성함과 함께, 실리콘 산화층(82a) 내에도 10at.％ 이하의 질소를 도입한다. 이 질화 공정에 의해, 메모리 셀에서의 홀의 주입 효율이 커진다. 또한, 다음 공정 이하의 제조 공 정을 도시한 도면에서는, 실리콘 산화층(82a) 및 질소 함유층(82b)으로 이루어지는 2층 구조의 실리콘 산화층(82)을 단층의 실리콘 산화층(82)으로서 나타내고 있다.
다음으로, 디실란 가스를 이용하여 실리콘 산화층(82) 상에 아몰퍼스 실리콘층을 2㎚ 퇴적한다. 이 때의 실리콘 기판(1)의 온도는 550℃ 이하인 것이 바람직하다. 계속해서, 실리콘 기판(1)의 온도를 750℃로 설정하고, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2 및 분압 3Torr의 O2로 하고, 10초간 유지한다. 이에 의해, 아몰퍼스 실리콘층 내에 산소가 미량으로 첨가되어, 산소가 첨가된 아몰퍼스 실리콘층이 형성된다. 또한, 이 때의 산화 온도는 아몰퍼스 실리콘층 내의 수소가 이탈하는 700℃ 이상인 것이 바람직하다. 그러나, 지나치게 높으면 안된다. 800℃ 이하가 바람직하다. 게다가, 승온 내에는 산소를 공급하고 있는 것이 바람직하다. 또한, 700℃∼800℃까지의 승온 시간은 10초 이하인 것이 바람직하다. 이상적으로는, 산소를 공급하고 있는 상황 하에서 승온 시간이 10초 이하, 산화 시간이 10초 이하인 것이 바람직하다. 그 후, 챔버 내의 분위기를, 예를 들면 분압 30Torr의 N2, 분압 0.03Torr의 NH3로 하고, 실리콘 기판(1)의 표면을 750℃로 하여 400초간 유지한다. 이에 의해, 아몰퍼스 실리콘층이 질화되어, 실리콘 산질화층(83)이 형성된다(도 29의 (e), 도 29의 (f)). 계속해서, 온도를 800℃로 설정하고, 분압 30Torr의 N2, 분압 0.03Torr의 O2로 하고, 100초간 유지한다. 이에 의해, 실리콘 산질화층(83c) 내의 Si-N-H가 산화되고, 수소기가 저감되게 되어, 보다 양질이며 신뢰성이 높은 실리콘 산질화층(83)을 형성할 수 있다.
다음으로, 온도를 750℃ 이상으로 하고, HTO법으로 2.5㎚의 실리콘 산화층(84)을 퇴적한다. 이에 의해, 도 29의 (e), 도 29의 (f)에 도시한 바와 같이, 실리콘 산화층(82), 실리콘 산질화층(83), 실리콘 산화층(84)으로 이루어지는 터널 절연막(85)이 형성된다. 계속해서, 온도를 950℃로 설정하고, 분압 760Torr의 N2, 분압 3Torr의 O2로 하고, 1시간 유지한다. 이에 의해, 터널 절연막(85) 내에 함유되는 약간의 수소기가 산화되고, 또한 터널 절연막(85) 내에 포함되는 결함이 산소 종단되게 되어, 보다 양질이며 신뢰성이 높은 터널 절연막(85)을 형성할 수 있다.
그 후, 터널 절연막(85) 상에, 전하 축적막으로 되는 두께 6㎚의 질화막(86)을 CVD법으로 퇴적하고, 소자 분리 가공을 위한 마스크재(87)를 순차적으로 CVD법으로 퇴적한다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(87), 질화막(전하 축적막)(86), 터널 절연막(85)을 순차적으로 에칭 가공하고, 또한 실리콘 기판(81)의 노출 영역을 에칭하여, 도 30의 (a), 도 30의 (b)에 도시한 바와 같이, 깊이 100㎚의 소자 분리 홈(88)을 형성하였다.
다음으로, 전체면에 소자 분리용의 실리콘 산화막(89)을 퇴적하여, 소자 분리 홈(88)을 완전하게 매립하고, 그 후 표면 부분의 실리콘 산화막(89)을 CMP법으로 제거하여 표면을 평탄화하였다. 이 때, 마스크재(87)가 노출된다(도 30의 (c), 도 30의 (d)).
다음으로, 노출된 마스크재(87)를 선택적으로 에칭 제거한 후, 실리콘 산화막(89)이 노출된 표면을 희불산 용액을 에칭 제거하였다. 그 후, 전체면에 전극간 절연막으로 되는 두께 15㎚의 알루미나층(90a)을 ALD법으로 퇴적하였다. 이 때, ALD법에서의 성막 시의 산화제에 의해, 알루미나층(90a)과 전하 축적막(86)과의 계면에는, 매우 얇은 실리콘 산화층(90b)이 형성되고, 알루미나층(90a)/실리콘 산화층(90b)으로 이루어지는 2층 구조의 두께 16㎚의 전극간 절연막(90)이 형성되었다(도 31의 (a), 도 31의 (b)).
다음으로, 제어 게이트 전극으로 되는 다결정 실리콘층 및 텅스텐 실리사이드층으로 이루어지는 2층 구조의 두께 100㎚의 도전층(91)을 제1 실시 형태와 마찬가지로 하여 형성하고, 또한 RIE의 마스크재(92)를 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 마스크재(92), 도전층(91), 전극간 절연막(90), 전하 축적막(86), 터널 절연막(85)을 순차적으로 에칭 가공하여 적층 구조의 게이트를 작성한다. 이에 의해, 적층 구조의 게이트의 형상이 획정되고, 이 적층 구조의 게이트의 측부에는 워드선 방향을 따른 홈(94)이 형성된다(도 31의 (c), 도 31의 (d)).
다음으로, 도 32의 (a), 도 32의 (b)에 도시한 바와 같이, 적층 구조의 게이트의 측면 및 상면에 실리콘 산화막(96)을 열 산화법으로 형성한 후, 이온 주입법을 이용하여 소스/드레인 영역(97a, 97b)을 형성한다. 이 소스 영역(97a)과 드레인 영역(97b) 사이의 실리콘 기판(1)의 영역이 채널 영역(98)으로 된다. 그리고 또한, 전체면을 덮도록 층간 절연막(99)을 CVD법으로 형성하였다(도 32의 (a), 도 32의 (b)). 그 후에는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 반도체 메모리가 완성된다.
실리콘 산화층(82)에 Ge를 첨가하는 효과를 도 33, 도 34를 참조하여 설명한다. 도 33은, Ge를 첨가한 경우로 하지 않는 경우의, 리크 전류를 0.1A/㎠ 흘리기 위해 필요한 인가 전계의 변화에 대해 나타내고 있다. Ge를 첨가함으로써, 1MV/㎝ 이상도 인가 전계가 저하되어 있는 것을 알 수 있다. 이것은 도 34에 도시한 바와 같이, 전계를 인가함으로써 SiO2층(82) 내의 Ge 준위의 에너지 레벨이 기판측의 페르미 레벨보다도 하방으로 됨으로써, 전자의 터널 확률이 향상되는 것이 원인이다. 이와 같이, 실리콘 산화층(82)에 Ge를 첨가함으로써, 전자의 주입 효율이 우수하고, 또한 고품질의 SiO2/SiON/SiO2로 이루어지는 적층 구조의 터널 절연막이 실현된다.
또한, 이 실리콘 산질화층(83)은 층 두께가 1.5㎚∼2.5㎚ 정도이며, 질소 농도가 20at.％∼47at.％로 되어 있다. 즉, 실리콘 산질화층(73)에는, 실질적으로 10at.％∼30at.％의 산소가 함유되어 있고, 실리콘의 제2 근접 원자 중 적어도 1개가 질소로 되어 있다. 이것은 아몰퍼스 실리콘층에 산소를 첨가하였기 때문이다. 또한, 실리콘 산화층(82)에는 아몰퍼스 실리콘층을 질화할 때에 질소가 미량으로 확산한다. 따라서 최대로도 평균 10at.％ 정도의 질소가 함유된다.
또한, 본 실시 형태에서는 실리콘 산화층의 표면에 대해 래디컬 질화 혹은 플라즈마 질화를 행하였지만, 실리콘 산화층의 관통 질화가 억제되는 범위에서는 래디컬 질화 혹은 플라즈마 질화일 필요는 없으며, NH3, NO를 이용하여도 된다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘에 산소를 첨가할 때의 가스로서 O2를 이용하였지만, 산화성의 가스이면 O2에 한정되는 것이 아니라, NO, N2O, O3, O 래디컬, O 플라즈마이어도 된다. 그러나, 이들 가스는 O2와는 산화력이 상이하다. 따라서 이들 가스를 이용하는 경우에는, 실리콘 산질화층(83) 내의 산소 농도가 10at.％ 이상, 30at.％ 이하로 되도록 산소 첨가 조건을 조정할 필요가 있다.
또한, 본 실시 형태에서는 아몰퍼스 실리콘층을 질화할 때의 가스로서 NH3를 이용하였지만, 질화성의 가스이면 NH3에 한정되는 것이 아니라, NO, N 래디컬, NH 래디컬, N2 래디컬, N 플라즈마, NH 플라즈마, N2 플라즈마이어도 된다.
또한, 본 실시 형태에서는 마지막의 실리콘 산화층(84)의 형성 프로세스로서 HTO를 이용하였지만, 실리콘 산화층(84)을 퇴적할 수 있으면 HTO에 한정되는 것이 아니라, CVD, ALD이어도 된다.
또한, 본 실시 형태에서는 HTO를 퇴적한 후에 산화성 분위기에서 열 처리하고 있다. 이것은 SiO2/SiON/SiO2로 이루어지는 적층 구조 중의 수소를 대폭 저감시키는 효과가 있다.
따라서, HTO를 퇴적한 후에 산화성 분위기에서 열 처리하는 한에서는, 아몰퍼스 실리콘층에의 산소의 첨가 온도, 아몰퍼스 실리콘층의 질화 온도는 높지 않아도 되고, 각각 400℃ 이상이면 된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 결함이 생성되기 어려운 고품질의 터널 절연막을 가짐과 함께 리크 전류를 저감하는 것이 가능한 반도체 장치 를 얻을 수 있다.
상기 제1 내지 제5 실시 형태에서는, 아몰퍼스 실리콘층의 막 두께는 2.5㎚보다도 얇은 것이 바람직하다. 이것은, 이하의 2개의 악영향이 있기 때문이다. 아몰퍼스 실리콘층의 층 두께가 2.5㎚ 이상으로 두꺼워지면, (1) 그 후의 질화 처리 시에 아몰퍼스 실리콘을 전부 질화할 수 없고, 막 내에 질소와 전부 결합할 수 없는 Si가 결함으로서 잔류하여, 절연막으로서의 특성을 열화하게 된다. (2) 그 후의 산화 공정에서, 결함인 Si는 산화되기 쉽기 때문에 산질화층 내의 산소 농도가 올라가, SiO2/SiON/SiO2로 이루어지는 적층 구조의 절연막으로서의 특징의 하나인 고주입 효율을 열화하게 된다.
실리콘 기판 상에 SiO2층을 형성하고, 이 SiO2층 상에 아몰퍼스 실리콘층을, 층 두께를 바꾸어 퇴적한 샘플을 복수개 준비하고, 각각의 샘플을 750℃에서 10초 산소를 첨가한 후에, 질소가 SiO2층을 관통할 때까지 충분한 시간 질화한 경우의 C-V 특성을 도 35에 도시한다. 아몰퍼스 실리콘층의 층 두께가 2.5㎚인 경우에는 SiO2층과 실리콘 기판과의 계면이 질화됨으로써 계면 준위가 발생하고 있지만, C-V 특성에 히스테리시스는 보여지지 않는다. 즉, 층 두께가 2.5㎚인 아몰퍼스 실리콘층은 결함이 매우 적은 상태에서 질화되어 있는 것을 나타내고 있다.
한편, 아몰퍼스 실리콘층의 층 두께가 3.5㎚인 경우에는, 계면 준위가 발생할뿐만 아니라, C-V 특성이 큰 히스테리시스가 발생하고 있다. 히스테리시스가 보여진다고 하는 것은, 질화층 내에 국소적으로 Si의 구조가 있고(질화층의 밴드갭 내에 국소적으로 Si의 밴드갭이 있고), 그것이 전하 축적원으로서 기능하고 있는 것을 나타내고 있다. 즉, 아몰퍼스 실리콘층의 층 두께를 2.5㎚보다도 두껍게 하면 아몰퍼스 실리콘층이 전부 질화할 수 없었던 채로 질소가 기초층측까지 확산하게 되는 것을 의미하고 있다.
따라서, 본 발명의 각 실시 형태에 나타낸 바와 같이 아몰퍼스 실리콘층의 막 두께는 2.5㎚보다도 얇은 것이 바람직하다.
다음으로, 본 발명의 각 실시 형태에서, SiO2/SiON/SiO2의 적층 구조의 터널 절연막에서, 질소는 다음과 같은 분포의 특징을 갖는다. 도 36에 도시한 바와 같이, SiO2/SiON/SiO2의 적층 구조의 표면으로부터 5㎚ 이하의 영역에 질소 농도가 20at.％ 이상인 영역이 물리막 두께로 하여 1㎚ 이상, 연속적으로 존재함과 함께, 최하층의 SiO2층 내에는, 하계면과 상계면 사이에 농도가 10at.％ 이하인 질소의 분포가 존재한다. 또한, 최하층으로 되는 SiO2층 내의 질소 농도는 10at.％ 이하가 바람직하다. 이것은 도 37에 도시한 바와 같이, 질소 농도가 높아지면 저중전계측의 리크 전류가 증가하기 때문이다.
또한, 상기 제1 내지 제5 실시 형태에서는, 반도체 장치는 불휘발성 반도체 메모리이었지만, 실리콘 산화층/실리콘 산질화층/실리콘 산화층으로 이루어지는 3층 적층 구조의 터널 절연막은, M0S 트랜지스터의 게이트 절연막으로서 이용하여도 된다. 또한, 상기 터널 절연막은, 제1 내지 제5 실시 형태의 전극간 절연막으로서 이용할 수 있다. 이들 경우, 실리콘 산질화층으로 되는 아몰퍼스 실리콘층을 형성 할 때의 기초층으로 되는 절연층으로서, 실리콘 산화층 대신에, high-k 재료(예를 들면, Hf, La 또는 이들의 실리케이트)로 이루어지는 층이어도 된다.
이상 설명한 바와 같이, 본 발명의 각 실시 형태에 따르면, 결함이 생성되기 어려운 고품질의 절연막을 가짐과 함께 리크 전류를 저감하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1의 (a) 내지 도 1의 (f)는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 2의 (a) 내지 도 2의 (d)는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 3의 (a) 내지 도 3의 (d)는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 4의 (a) 및 도 4의 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 5는 제1 실시 형태에 따른 아몰퍼스 실리콘층의, 산소 첨가의 유무에 의한 질화 후의 표면 러프니스의 변화를 나타내는 도면.
도 6은 산소 첨가의 유무에 의한 SiO2/SiON/SiO2의 적층 구조 절연막의 SILC 특성을 비교한 결과를 나타내는 도면.
도 7은 아몰퍼스 실리콘층에의 산소의 첨가 조건과 C-V 특성의 관계를 나타내는 도면.
도 8은 아몰퍼스 실리콘층에의 산소의 첨가 조건과 리크 전류와의 관계를 나타내는 도면.
도 9는 아몰퍼스 실리콘층에의 산소의 첨가 조건과 C-V 특성의 관계를 나타내는 도면.
도 10은 아몰퍼스 실리콘층에의 산소의 첨가 조건과 리크 전류와의 관계를 나타내는 도면.
도 11은 아몰퍼스 실리콘층에의 산소의 첨가 조건과 리크 전류의 변화를 나타내는 도면.
도 12의 (a) 내지 도 12의 (f)는 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 13의 (a) 내지 도 13의 (d)는 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 14의 (a) 내지 도 14의 (d)는 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 15의 (a) 내지 도 15의 (d)는 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 16의 (a) 및 도 16의 (b)는 표면 질화의 유무에 의한 소거 특성의 차이를 비교한 도면.
도 17은 표면 질화의 유무에 의한 전하 유지 특성의 차이를 비교한 도면.
도 18의 (a) 내지 도 18의 (f)는 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 19의 (a) 내지 도 19의 (d)는 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 20의 (a) 내지 도 20의 (d)는 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 21의 (a) 및 도 21의 (b)는 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 22는 질화 후의 산화성 분위기에서의 열 처리의 유무에 의한 신뢰성의 차이에 대해서 나타내는 도면.
도 23의 (a) 내지 도 23의 (f)는 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 24의 (a) 내지 도 24의 (d)는 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 25의 (a) 내지 도 25의 (d)는 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 26의 (a) 및 도 26의 (b)는 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 27의 (a) 및 도 27의 (b)는 산화성 분위기에서의 열 처리 조건과 신뢰성의 관계에 대해 나타내는 도면.
도 28은 산화 시간과, 0.01A/㎠의 전자를 주입하기 위해 필요한 인가 전계의 관계에 대해 나타내는 도면.
도 29의 (a) 내지 도 29의 (f)는 제5 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 30의 (a) 내지 도 30의 (d)는 제5 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 31의 (a) 내지 도 31의 (d)는 제5 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 32의 (a) 및 도 32의 (b)는 제5 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 33은 실리콘 산화층 내에 Ge를 첨가하는 효과를 설명하는 도면.
도 34는 실리콘 산화층 내에 Ge를 첨가한 경우의 에너지 밴드도.
도 35는 아몰퍼스 실리콘층의 층 두께를 규정하는 이유를 설명하는 도면.
도 36은 3층 적층 구조의 터널 절연막 내의 질소 농도의 분포의 규정을 설명하는 도면.
도 37은 3층 적층 구조의 터널 절연막 내의 질소 농도의 분포의 규정을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 실리콘 산화층
3 : 실리콘 산질화층
4 : 실리콘 산화층
5 : 터널 절연막
6 : 부유 게이트 전극
7 : 마스크재
8 : 소자 분리 홈
9 : 실리콘 산화막
10 : 전극간 절연막
11 : 도전막
12 : 마스크재
17a, 17b : 소스/드레인 영역
18 : 채널 영역

Claims (16)

  1. 반도체 장치의 제조 방법으로서,
    제1 실리콘 산화층 내에 Ge를 도입하는 스텝과,
    상기 제1 실리콘 산화층의 표면을 질화하는 스텝과,
    상기 제1 실리콘 산화층 상에 아몰퍼스 실리콘층을 형성하는 스텝과,
    상기 아몰퍼스 실리콘층에 산소를 도입하는 스텝과,
    산소가 도입된 상기 아몰퍼스 실리콘층을 질화하여, 실리콘 산질화층을 형성하는 스텝
    을 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 실리콘 산질화층 상에 제2 실리콘 산화층을 형성하고, 상기 제1 실리콘 산화층, 상기 실리콘 산질화층, 상기 제2 실리콘 산화층의 3층 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 실리콘 산화층, 상기 실리콘 산질화층, 상기 제2 실리콘 산화층의 3층 구조를 형성한 후, 900℃ 이상 950℃ 이하의 산화성 분위기 중에 10분 이상 노출시켜 산화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 아몰퍼스 실리콘층에 산소를 도입하는 스텝은, 상기 아몰퍼스 실리콘층을 700℃ 이상 800℃ 이하의 온도, 또한 10초 이하의 시간에서 산화성 가스의 분위기에 노출시켜 산화하는 스텝인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 산화성 가스는 O2, NO, N2O, O3, O 래디컬, 또는 O 플라즈마인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 아몰퍼스 실리콘층을 질화하여 상기 실리콘 산질화층을 형성하는 스텝은, 상기 아몰퍼스 실리콘층을 600℃ 이상 750℃ 이하의 온도에서 질화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 장치로서,
    반도체 영역 상에 형성되며 Ge을 포함하는 제1 실리콘 산화층과,
    상기 제1 실리콘 산화층 상에 형성되고, 평균 산소 농도가 10at.％ 이상 30at.％ 이하인 실리콘 산질화층과,
    상기 실리콘 산질화층 상에 형성된 제2 실리콘 산화층
    을 갖는 절연막을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 실리콘 산화층은 질소를 함유하고, 그 평균 질소 농도가 0at.％보다 크고 10at.％ 이하인 것을 특징으로 하는 반도체 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 반도체 장치로서,
    반도체 영역 상에 형성된 터널 절연막과,
    상기 터널 절연막 상에 형성된 전하 축적막과,
    상기 전하 축적막 상에 형성된 전극간 절연막과,
    상기 전극간 절연막 상에 형성된 제어 게이트 전극
    을 구비하고,
    상기 터널 절연막은, 상기 반도체 영역 상에 형성되며 Ge을 포함하는 제1 실리콘 산화층과, 상기 제1 실리콘 산화층 상에 형성되며 평균 산화 농도가 10at.％ 이상 30at.％ 이하인 실리콘 산질화층과, 상기 실리콘 산질화층 상에 형성된 제2 실리콘 산화층
    을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 실리콘 산화층은 질소를 함유하고, 그 평균 질소 농도가 0at.％보다 크고 10at.％ 이하인 것을 특징으로 하는 반도체 장치.
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