JP4489368B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、SiO2に換算した電気的膜厚(以下、SiO2換算膜厚(EOT)と記す)が2.5nm以下のゲート絶縁膜を有する電界効果トランジスタ(以下、MISFET(Metal Insulator Semiconductor Field Effect Transistor)と記す)に適用して有効な技術に関する。
【0002】
【従来の技術】
大規模集積回路(Large Scale Integrated Circuits:LSI)の基本構成素子であるMISFETは、これまでスケーリング則に従って微細化を実現してきた。しかし現状のシリコン酸化(SiO2)膜からなるゲート絶縁膜は、直接トンネルリーク電流の増大による消費電力の上昇および信頼性の低下によって、2.0nm以下の物理膜厚(以下、単に膜厚と記す)では使用できなくなると考えられている。またこのような薄いシリコン酸化膜は、不純物に対する拡散バリアとしての機能が低いために、ゲート電極から基板への不純物漏れを引き起こす。さらに膜厚が2.0nm以下の薄いシリコン酸化膜を均一性良く量産するには厳密な製造制御が必要となる。
【0003】
そこで、さらなるMISFETの微細化と高速化とを両立させ、スケーリング則の限界を打破するために、シリコン酸化膜よりも厚い膜厚で形成してもシリコン酸化膜と同等以上の電界効果性能が得られる高誘電体材料の開発が精力的に進められている。例えばジルコニア(ZrO2)、ハフニア(HfO2)などのIV族酸化物、アルミナ(Al2O3)などのIII族酸化物、およびこれら金属酸化物と酸化シリコンとの固溶体であるシリケートなどの材料を挙げることができる。
【0004】
上記IV族酸化物、III族酸化物はシリコン半導体開発の初期にゲート絶縁膜として利用された材料である。しかし、酸化シリコンによるゲート絶縁膜の形成技術が確立された後は、その優れた特性のため、主として酸化シリコンが用いられてきた。
【0005】
なお、例えばジルコニアをゲート絶縁膜に用いたMISFET(例えば、非特許文献1参照)、ハフニアをゲート絶縁膜に用いたMISFET(例えば、非特許文献2参照)、アルミナをゲート絶縁膜に用いたMISFET(例えば、非特許文献3参照)、金属シリケートの作製方法(例えば、特許文献1参照)などがこれまでに報告されている。
【0006】
また、シリコン単結晶からなる基板上にシリコン酸化膜および高誘電体膜を下層から順に堆積した積層ゲート絶縁膜を有するn型MISFETでは、電子移動度は、シリコン酸化膜と高誘電体膜との界面に存在する1013cm-2以上の固定電荷によるクーロン散乱のために、シリコン酸化膜の膜厚の増加とともに大きくなることが述べられている(非特許文献4参照)。
【0007】
【特許文献1】
特開平11−135774号公報
【0008】
【非特許文献1】
IEDM' 99 Tech. Digest p.145, 1999
【0009】
【非特許文献2】
2000 Symposium on VLSI Technology Digest of Technical Papers
【0010】
【非特許文献3】
IEDM' 00 Tech. Digest p.145, 2000
【0011】
【非特許文献4】
Jpn. J. Appl. Phys. Vol.41(2002) p.4521
【0012】
【発明が解決しようとする課題】
ところで、比誘電率を考慮した同じSiO2換算膜厚で比較した場合、金属酸化膜からなるゲート絶縁膜のリーク電流は、従来のシリコン酸化膜またはシリコン酸窒化(SiON)膜からなるゲート絶縁膜のリーク電流よりも小さくすることができる。しかし金属酸化膜に起因した固定電荷によってキャリアが散乱され、その結果MISFETの駆動電流が小さくなり、同じ駆動電流で比較した時の金属酸化膜からなるゲート絶縁膜のリーク電流は、従来のシリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜のリーク電流よりも大きくなることが本発明者によって明らかとなった。またゲート電極を構成するシリコン多結晶からの不純物の拡散によってMISFETのしきい値が大きく変動するという問題も生ずる。
【0013】
本発明の目的は、固定電荷によるキャリアの散乱を抑制して、MISFETの消費電力を低減することのできる技術を提供することにある。
【0014】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0015】
本発明は、基板上に形成されたSiO2換算膜厚が2.5nm以下のゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するMISFETを備えた半導体装置であって、ゲート絶縁膜が、基板に接するシリコン酸窒化膜とシリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、シリコン酸窒化膜の膜厚を1.5nm以上、シリコン酸窒化膜の比誘電率を4.1以上とするものである。
【0016】
本発明は、基板上に形成されたSiO2換算膜厚が2.5nm以下のシリコン酸窒化膜からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するMISFETを備えた半導体装置であって、シリコン酸窒化膜が、基板上に形成されたシリコン窒化膜が酸窒化されて形成された第1シリコン酸窒化膜とシリコン窒化膜下の基板が酸窒化されて形成された第2シリコン酸窒化膜とからなるものである。
【0017】
本発明は、基板上に形成されたSiO2換算膜厚が2.5nm以下のゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有し、ゲート絶縁膜が、基板に接するシリコン酸窒化膜とシリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、シリコン酸窒化膜の膜厚が1.5nm以上、シリコン酸窒化膜の比誘電率が4.1以上であるMISFETを形成する半導体装置の製造方法であって、シリコン酸窒化膜は、基板、基板上に形成されたシリコン酸化膜、または基板上に形成されたシリコン窒化膜を、NOまたはN2O雰囲気中で熱処理することにより形成されるものである。
【0018】
本発明は、基板上に形成されたSiO2換算膜厚が2.5nm以下のシリコン酸窒化膜からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するMISFETを形成する半導体装置の製造方法であって、基板上に膜厚0.9nm以下のシリコン窒化膜を形成する工程と、シリコン窒化膜をNOまたはN2O雰囲気中で熱処理することによりシリコン酸窒化膜を形成する工程とを有し、シリコン酸窒化膜の膜厚がシリコン窒化膜の膜厚の1.9倍以上となるものである。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、各部の材質、導電型、及び製造条件等は本実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。なお、以下の説明で用いる金属酸化膜からなるゲート絶縁膜のSiO2換算膜厚は、S.SaitoらによりIEEE Electron Device Letters, Volume:23(2002) p348に示される方法を用いて導出した。
【0020】
(実施の形態1)
図1に、本発明の実施の形態1であるn型MISFETを示す半導体基板の要部断面図を示し、図2〜図4にその製造工程の模式図を示す。
【0021】
本実施の形態1であるn型MISFETM1は、膜厚2.5nm以下のゲート絶縁膜を有しており、このゲート絶縁膜は、図1に示すように、シリコン酸窒化膜3およびアルミナ膜4が下層から順に堆積されてなる積層膜によって構成される。n型MISFETM1は、例えば以下のように形成することができる。
【0022】
まず、図2に示すように、例えば面方位(100)、p導電型、直径20cmのシリコン単結晶からなる半導体基板1に活性領域を画定する素子間分離絶縁領域2を形成し、続いて基板濃度調整用p導電型イオンの注入と引き延ばし熱処理、およびしきい値電圧調整用イオンの注入と活性化熱処理を従来公知の手法により施す。
【0023】
次に、希釈フッ酸洗浄によって半導体基板1の表面の自然酸化膜を除去した後、公知の技術により半導体基板1を酸化して、膜厚1.3nmのシリコン酸化膜を成長させる。次いでNOまたはN2O雰囲気中の熱処理によってシリコン酸化膜を酸窒化することで、膜厚が1.5nm以上のシリコン酸窒化膜3を形成する。この時、窒素が半導体基板1とシリコン酸窒化膜3との界面に導入される。なおNOまたはN2O雰囲気中の熱処理の温度は800〜1100℃程度が望ましい。また初期のシリコン酸化膜の膜厚は、シリコン酸窒化膜3の膜厚が1.5nm以上となるように調整する。例えば初期のシリコン酸化膜の膜厚が0.5、0.9、1.3、1.8nmの場合、NO雰囲気中で1000℃、30秒の高速熱処理を行と、それぞれ0.8、1.2、1.5、2.0nmの膜厚のシリコン酸窒化膜3が形成される。以上の方法によって形成されたシリコン酸窒化膜3の比誘電率は、4.1〜5.0の範囲である。
【0024】
次に、シリコン酸窒化膜3上に、アルミナ膜4を原子層堆積法によって形成する。例えば原料であるトリメチルアルミニウムとH2Oとを交互に供給して、300℃の温度でアルミナを形成することができる。それぞれのガスを1回ずつ供給した場合を1サイクルとして15〜40サイクル行うことで、膜厚1.0〜3.0nmのアルミナ膜4が堆積される。続いてN2または減圧酸素雰囲気中で700℃以上の熱処理を施してアルミナ膜4を高密度化する、またはアルミナ膜4中の酸素欠陥を補う。
【0025】
次に、アルミナ膜4上にゲート電極となる膜厚100nm程度のIn−situリンドープシリコン多結晶膜5aを形成する。このIn−situリンドープシリコン多結晶膜5aは、例えばモノシランとホスフィンとを原料ガスとした630℃の温度で堆積することができる。なおIn−situリンドープシリコン多結晶膜5aの低抵抗化は上記のごとく予め不純物を添加するのではなく、所望ゲート電極領域に選択的にリンを高濃度イオン注入し形成しても何ら問題はない。
【0026】
次に、図3に示すように、950℃のN2雰囲気中で5分の熱処理を行った後、In−situリンドープシリコン多結晶膜5aをゲート電極5に加工する。その後、この状態よりヒ素イオンを加速エネルギー3keV、注入量1×1015/cm2の条件で垂直方向からイオン注入し、浅い拡散層6を形成する。続いて浅い拡散層6を包み込むごとく、ボロンイオンを加速エネルギー10keV、注入量4×1013/cm2の条件で垂直方向からイオン注入して、パンチスル−防止のためのp導電型パンチスルー防止拡散層7を形成する。
【0027】
次に、図4に示すように、膜厚50nm程度のシリコン酸化膜をプラズマ補助堆積法により400℃の低温で半導体基板1の全面に堆積した後、異方性ドライエッチングによりゲート電極5の側壁部にのみ選択的に残置させてゲート側壁絶縁膜8を形成する。次いでゲート側壁絶縁膜8をイオン注入阻止マスクとしてヒ素イオンを加速エネルギー30keV、注入量2×1015/cm2の条件で垂直方向からイオン注入し、n型高濃度拡散層9を形成する。その後、窒素雰囲気中で1000℃、5秒の熱処理を施して注入イオンを活性化させる。
【0028】
次に、コバルト膜をスパッタリング法により半導体基板1の全面に相対的に薄く堆積し、500℃の短時間アニールによるシリサイド化を施す。未反応コバルト膜を塩酸と過酸化水素水との混合液で除去し、半導体基板1の露出部およびゲート電極5上に選択的にコバルトシリサイド膜10を残置させた後、短時間熱処理によりコバルトシリサイド膜10の低抵抗化を施す。
【0029】
次に、相対的に厚いシリコン酸化膜を半導体基板1の全面に形成した後、その表面を化学的機械的研磨により平坦化して表面保護絶縁膜11を形成する。次いで表面保護絶縁膜11の所望領域に開孔を施した後、配線金属の拡散障壁材としてのTiN膜と配線金属としての高融点金属膜、例えばタングステン膜とを順次堆積し、その平坦化研磨により開孔部分のみに選択的にTiN膜およびタングステン膜を残置してプラグ12を形成する。その後、所望回路構成に従いアルミニウムを主材料とする金属膜の堆積とそのパターニングによりソース・ドレイン電極13を含む配線を形成する。これにより、前記図1に示すn型MISFETM1が略完成する。
【0030】
図5に、シリコン酸窒化膜とアルミナ膜とからなる積層膜をゲート絶縁膜に用いたn型MISFETの有効電子移動度と有効電界との関係を、シリコン酸窒化膜の膜厚をパラメータとして示す。アルミナ膜の膜厚は2.0nmとし、シリコン酸化膜のユニバーサルカーブと膜厚2.0nmのシリコン酸窒化膜の移動度を同図に示した。
【0031】
シリコン酸窒化膜とアルミナ膜とからなる積層膜を用いた場合の移動度は、シリコン酸窒化膜の膜厚の増加とともに急激に増加し、膜厚2.0nmのシリコン酸窒化膜の移動度に漸近する。またシリコン酸窒化膜の膜厚が1.5nm以上で移動度の劣化が小さくなることがわかる。膜厚2.0nmのシリコン酸窒化膜の移動度を見ると、膜厚2.0nmのシリコン酸化膜の移動度と比べて低電界側の移動度が減少し、高電界側の移動度が増加している。これは、T. Ishihara et.al. Extended Abstract of SSDM 2001, p.381で報告されているように、窒素がシリコン単結晶からなる半導体基板(以下、Si基板と記す)とシリコン酸窒化膜との界面に存在する場合に、表面ラフネスによる散乱が変化した結果であると考えられる。シリコン酸窒化膜とアルミナ膜とからなる積層膜を用いた場合も、シリコン酸窒化膜のみを用いた場合と同じ移動度の特徴が観測され、下地のシリコン酸窒化膜で移動度が決定されることがわかる。
【0032】
上記では、金属酸化膜として原子層堆積法によって形成したアルミナ膜を例に挙げて説明したが、原料ガスとしてHfCl4やZrCl4を選択することで、ハフニア膜またはジルコニア膜を堆積することができる。これらの膜の場合、比誘電率が大きいので、20〜160サイクル繰り返すことで膜厚1.0〜7.0nmのハフニア膜またはジルコニア膜を堆積することができる。
【0033】
また、金属酸化膜の堆積法として、有機金属化学的気相堆積法またはスパッタリング法を選択することもできる。有機金属化学的気相堆積法の場合、例えば、Hf−t−butoxideの原料を用いてハフニア膜、Zr−t−butoxideの原料を用いてジルコニア膜を堆積することができる。またAl、Hf、Zrなどをターゲット金属としたArガスを用いたスパッタリング法によって、シリコン酸窒化膜上に金属Al、Hf、Zrを堆積し、その後の酸化によってアルミナ膜、ハフニア膜、ジルコニア膜を形成することも可能である。また酸素を供給しながら、反応性スパッタ法によって金属酸化物を形成することも可能である。また、金属酸化物にハフニア、ジルコニアを選択した場合、これらの膜の堆積中または形成後の熱処理によってシリコン酸窒化膜と金属酸化膜との間で相互拡散が進行し(シリケート層が形成され)、シリコン酸窒化膜と金属酸化膜との境界は、アルミナの場合に比べて曖昧になる。これらの膜の場合、Si基板から1.5nm以下の領域内でHf、Zr、Alの面密度が5×1013atom/cm2以下になるように、シリコン酸窒化膜の膜厚を制御する必要がある。
【0034】
図6に、シリコン酸窒化膜と金属酸化膜とからなる積層膜をゲート絶縁膜に用いたn型MISFETの駆動電流(Ion)とリーク電流(Ig)との関係を示す。シリコン酸窒化膜として、前記方法で形成した膜厚1.5nmのシリコン酸窒化膜を用い、金属酸化膜に膜厚1.0〜2.0nmのアルミナ膜、膜厚1.0〜5.0nmのハフニア膜、膜厚1.0〜5.0nmのジルコニア膜を用いた結果を示した。リーク電流は、ゲート電圧(Vg)がしきい値電圧(Vth)を用いてVg=Vth+1.0Vとなる時のリーク電流で定義した。また駆動電流は、ゲート電圧とドレイン電圧(Vd)の絶対値がそれぞれ1.0Vの時に、ゲート電圧Vg=0V、|Vd|=1Vの時のオフ電流(Ioff)の値が100nA/μmを与えるゲート長での駆動電流で定義した。また同図には、膜厚の異なるシリコン酸窒化膜のみまたはシリコン酸化膜のみの場合の結果も示した。
【0035】
図6に示すように、シリコン酸窒化膜と金属酸化膜とからなる積層膜は、シリコン酸窒化膜のみよりも駆動電流が大きく、リーク電流が小さい領域が存在する。さらに金属酸化膜が厚いほど、リーク電流減少の効果が大きいことがわかる。また駆動電流が0.7A/μmの領域ではシリコン酸化膜のみのリーク電流よりも1/100以下のリーク電流を有するシリコン酸窒化膜と金属酸化膜とからなる積層膜を形成できることがわかる。以上の結果は、シリコン酸窒化膜と金属酸化膜との界面に存在する固定電荷をチャネルから離れた位置に置けるため、移動度の低下を小さくできることを示している。前述のJpn. J. Appl. Phys. Vol.41(2002) p.4521に示される方法を用いて、膜中の固定電荷を移動度およびフラットバンドシフト量から解析した結果、シリコン酸窒化膜中の固定電荷が5×1012cm-2以下であり、かつ上記シリコン酸窒化膜と金属酸化膜との界面または金属酸化膜中に5×1012cm-2以上の固定電荷が存在することがわかった。
【0036】
同様に、p型MISFETの駆動電流(Ion)とリーク電流(Ig)との関係を図7に示す。ゲート絶縁膜を形成する前に従来公知の手法によりp型MISFET用領域を確保し、ゲート電極には公知の技術によって、p型不純物、例えばボロンが導入されたシリコン多結晶を用いて、p型MISFETを形成した。なおゲート絶縁膜にシリコン酸化膜を用いた場合、2.5nm以下の膜厚でゲート電極に含有されるボロンがSi基板まで拡散し、しきい値電圧が大きく変化するため、シリコン酸化膜をゲート絶縁膜に用いたp型MISFETの駆動電流とリーク電流との関係は図示していない。またシリコン酸化膜上に金属酸化膜を積層した場合も同様に、900℃以上の活性化熱処理でゲート電極を構成するシリコン多結晶膜中のボロンがSi基板まで拡散して、リーク電流が増加する。一方、ゲート絶縁膜にシリコン酸窒化膜を用いた場合は、比誘電率が4.1以上となるように窒素濃度を制御することによって、動作可能なp型MISFETを得ることができる。しかしシリコン酸窒化膜の膜厚の薄膜化とともにゲート電極を構成するシリコン多結晶膜中のボロンがSi基板まで拡散して移動度を劣化させるため、駆動電流は0.32A/μmで飽和する。
【0037】
しかしながら、図7に示すように、膜厚1.5nmのシリコン酸窒化膜と金属酸化膜とからなる積層膜のリーク電流は、n型MISFETと同様にシリコン酸窒化膜のみのリーク電流よりも小さくなる。これは積層膜を構成するシリコン酸窒化膜によってボロンの拡散をある程度抑制できるためである。
【0038】
また、アルミナ、ハフニア、ジルコニア以外にもZrSiO4、HfSiO4、Y2O3、La2O3、CeO2、またはこれら金属酸化物の積層膜であれば、n型、p型MISFETともにシリコン酸窒化膜に比べてリーク電流を抑制し、かつ駆動電流を確保できる。またシリコン酸窒化膜の作製方法として、シリコン酸化膜をNOまたはN2O雰囲気中の熱処理によって酸窒化する方法以外に、Si基板を直接NOまたはN2O雰囲気中で熱処理することによりシリコン酸窒化膜を作製することもできる。またシリコン酸窒化膜の作製方法として、シリコン窒化膜をNOまたはN2O雰囲気中の熱処理によって酸窒化する方法も適用可能であり、実施の形態2でその形成方法を詳述する。またゲート電極として、シリコン多結晶ではなく、高融点金属窒化物であるTaN、TiN、WN、MoN、ZrN、HfNなどを用いることもできる。実施の形態4でその作成方法を詳述する。
【0039】
このように、本実施の形態1によれば、MISFETのゲート絶縁膜を膜厚1.5nm以上、比誘電率4.1以上のシリコン酸窒化膜3およびアルミナ膜4を下層から順に堆積した積層膜で構成することにより、ゲート絶縁膜のリーク電流が抑制され、かつ駆動電流を確保することができる。
【0040】
(実施の形態2)
図8に、本発明の実施の形態2であるn型MISFETを示す半導体基板の要部断面図を示し、図9および図10にその製造工程の模式図を示す。
【0041】
本実施の形態2であるn型MISFETM2は、図8に示すように、第1および第2シリコン酸窒化膜15a,15bからなるゲート絶縁膜を有しており、第1および第2シリコン酸窒化膜15a,15b中の窒素プロファイルを制御することで、金属酸化膜を堆積することなく、所望の性能を実現することができる。n型MISFETM2は、例えば以下のように形成することができる。
【0042】
まず、図9に示すように、例えば面方位(100)、p導電型、直径20cmのシリコン単結晶からなる半導体基板1に活性領域を画定する素子間分離絶縁領域2を形成し、続いて基板濃度調整用p導電型イオンの注入と引き延ばし熱処理、およびしきい値電圧調整用イオンの注入と活性化熱処理を従来公知の手法により施す。
【0043】
次に、希釈フッ酸洗浄によって半導体基板1の表面の自然酸化膜を除去した後、NH3雰囲気中で700℃、1分の熱処理を行い、半導体基板1上に膜厚0.9nm以下、例えば0.7nmのシリコン窒化(Si3N4)膜14を形成する。さらに、例えばN2O雰囲気中で、900℃、1分の熱処理を行い、1.7nmの膜厚を有するシリコン酸窒化膜を形成する。このシリコン酸窒化膜は、図10に示すように、シリコン窒化膜14が酸窒化されて形成された第1シリコン酸窒化膜15aとシリコン窒化膜14下の半導体基板1が酸窒化されて形成された第2シリコン酸窒化膜15bとからなる。
【0044】
次に、第1シリコン酸窒化膜15a上にゲート電極となる膜厚100nm程度のIn−situリンドープシリコン多結晶膜5aを形成する。このIn−situリンドープシリコン多結晶膜5aは、例えばモノシランとホスフィンとを原料ガスとした630℃の温度で堆積することができる。以下、前記実施の形態1に示した製造方法と同様にして、図8に示すn型MISFETM2が略完成する。
【0045】
図11に、N2O雰囲気中の熱処理の温度および時間をパラメータとしたシリコン酸窒化膜の膜厚とシリコン酸窒化膜中の窒素濃度との関係を示す。シリコン酸窒化膜の膜厚および窒素濃度は、MgKα1,2線(1253.9eV)を用いるX線光電子分光(XPS)法によって求めることができる。シリコン酸窒化膜の膜厚dSiONは式(1)を用いて導出した。ここでSi2pスペクトルにおけるSi基板のSi0結合ピーク強度をI(Si0)、Si4+結合ピーク強度をI(Si4+)とした。θは試料表面と光電子検出器とがなす角度であり、ここでは29°とした。
【0046】
【数1】
【0047】
また、シリコン酸窒化膜中の窒素濃度(N/Si比)を式(2)を用いて定義した。ここで、N1s結合ピーク強度をI(N1s)、N、Siに対する感度係数をそれぞれαN、αSiとした。
【0048】
【数2】
【0049】
図11には、窒化直後のシリコン窒化膜の膜厚が0.7、0.9、1.2nmの場合の変化がそれぞれ示されている。窒化直後のN/Si比はいずれも1.2である。それぞれのシリコン窒化膜をN2O雰囲気中で熱処理すると、N/Si比、すなわちシリコン窒化膜中の窒素濃度が減少するとともに、膜厚が増加することがわかる。また同じシリコン酸窒化膜の膜厚で比較したN/Si比は、窒化直後の膜厚が厚い方が大きいことがわかる。
【0050】
また、図11には、シリコン多結晶膜からなるゲート電極を形成した後に容量測定から導出したSiO2換算膜厚が1.0、1.5、2.0nmを与えるシリコン酸窒化膜の膜厚とN/Si比との関係を合わせて示した。N/Si比が大きいほど比誘電率がシリコン酸化膜よりも大きいので、膜厚を大きくしても同じSiO2換算膜厚を与えることができる。
【0051】
図12(a)に、N2O雰囲気中の熱処理の温度および時間をパタメータとしたシリコン酸窒化膜の膜厚とSi2pスペクトルの化学シフト(Si基板のSi0ピークエネルギーとシリコン酸窒化膜のSi4+ピークエネルギーのエネルギー差)との関係を示す。窒化直後の化学シフトは約2.5eVであり、シリコン窒化膜中のシリコンの結合エネルギーと一致している。さらにN2O雰囲気中で熱処理を施すと、膜厚の増加とともに化学シフトが増加する。これは、シリコンに結合する窒素量が減少し酸素が増加したこと、つまり酸化が進行したことを示す。初期のシリコン窒化膜の膜厚が薄いほど同じ膜厚で比較して化学シフトが大きく、シリコンの結合状態は二酸化シリコンに近づく。
【0052】
また、図12(b)に、N2O雰囲気中の熱処理に伴うN1s結合エネルギーとシリコン酸窒化膜の膜厚との関係を示す。Si基板のSi2p電子の結合エネルギーを99.2eVとすることによって、エネルギー値を較正している。熱処理直後のN1s結合エネルギーは約397.5eVであり、シリコン窒化膜中の窒素の結合エネルギー(窒素とシリコンが3重結合)と一致した。さらにN2O雰囲気で熱処理を施すと、N1s結合エネルギーは膜厚の増加とともに増加した。結合エネルギーの変化は、窒素原子から見た第2近接原子が窒素から酸素に変化することに対応する。また、初期のシリコン窒化膜の膜厚が薄いほど、同じ膜厚に対してN1s結合エネルギーは大きく、これは窒素の第2近接原子に酸素が多いことを示す。
【0053】
以上の結果から、シリコン窒化膜をN2O雰囲気中で熱処理することにより、窒素が酸素に置き換わる酸化が進行し、同時に膜厚が増加することがわかる。膜厚が増加する原因として次の2点が考えられる。一つは、シリコン窒化膜の酸化による密度の減少である(密度(Si3N4)=3.35g/cm3、密度(SiO2)=2.21g/cm3)。つまり、シリコン窒化膜の窒素がすべて酸素に置き換わり二酸化シリコンが形成されると膜厚は1.9倍に増加する。もう一つは、Si基板の酸化(酸窒化)である。例えばSi基板をNH3雰囲気中で700℃、1分の熱処理を行うと、膜厚約0.7nmのシリコン窒化膜が形成される。従ってN2O雰囲気中の熱処理後の膜厚がその1.9倍の約1.4nm以上あれば、Si基板の酸化(酸窒化)が進行したと考えてよい。
【0054】
次に、シリコン酸窒化膜中のN/Si比のプロファイルを理解するために、シリコン窒化膜をN2O雰囲気中で熱処理した後、希釈HF(HF/H2O=1/150)中で断続的に行うエッチングとXPS測定とを組み合わせることで、シリコン酸窒化膜中のN/Si比の深さ分布を明らかにした。
【0055】
図13(a)に、シリコン酸窒化膜中のN/Si比の深さ分布を示す。横軸のSiON物理膜厚0.0nmは基板界面、SiON物理膜厚約2.0nmは初期のシリコン窒化膜の膜厚を示す。試料は、まずNH3雰囲気中の熱処理によって膜厚の異なるシリコン窒化膜(膜厚0.7、0.9、1.2nm)を形成し、続いてN2O雰囲気中で800℃、10分の熱処理を施して得られたシリコン酸窒化膜を用いた。これを希釈HF中でエッチングして膜を削りながらXPS測定し、N/Si比の深さ分布を調べた。N/Si比は、各エッチング後の膜全体の平均的なN/Si比を表し、ある深さ位置のN/Si比を示すものではない。従って、エッチングによってN/Si比が増加すれば、Si基板近傍のN/Si比が大きい。逆に、エッチングによってN/Si比が減少すれば、表面領域のN/Si比が大きい。
【0056】
図13(a)では、いずれのシリコン酸窒化膜においても、エッチング後にシリコン酸窒化膜の平均N/Si比が増加した。つまりシリコン酸窒化膜の表面側ではN/Si比が小さく、Si基板に近い側ではN/Si比が大きい。またSi基板近傍(約0.5nm付近)の平均N/Si比を見ると、シリコン窒化膜が厚いほどN/Si比が大きい。シリコン窒化膜の膜厚が1.2nmの場合、Si基板近傍のN/Si比は約1.2である。これは、前記図11に示した窒化直後の値に相当し、酸化がSi基板まで進行していないことを示す。
【0057】
図13(b)に、シリコン窒化膜の膜厚を0.7nmに固定して、N2O雰囲気中の熱処理の条件を変化させた場合のN/Si比の深さ(エッチング後の膜厚依存)分布を示す。N2O雰囲気中の熱処理の条件は、800℃で1分と10分、および900℃で1分と10分である。N2O雰囲気中の熱処理後のシリコン酸窒化膜の膜厚は、熱処理条件が900℃、10分(膜厚2.2nm、図中□で示す)、800℃、10分(膜厚1.8nm、図中△で示す)、900℃、1分(膜厚1.7nm、図中○で示す)、800℃、1分(膜厚1.5nm、図中◇で示す)の順に減少する。最も薄い800℃、1分の熱処理では、エッチングが進むにつれてN/Si比は増加し、Si基板から約0.5nmの距離でほぼ飽和する(N/Si比=1.0)。一方、他の熱処理条件では、N/Si比はほぼ同じ位置に極小値を持ち、N/Si比の極小値は、900℃、10分<800℃、10分<900℃、1分の熱処理条件の順に増加する。
【0058】
前記図12で説明したように、N2O雰囲気中の熱処理によってシリコン酸窒化膜の膜厚が1.4nm以上に成長すれば、Si基板表面の酸窒化が進行したと考えてよい。従って熱処理が800℃、1分では、シリコン酸窒化膜の膜厚が約1.5nmであるのでSi基板はわずかに酸窒化されているが、熱処理が800℃で10分、900℃で1分と10分の場合では、シリコン酸窒化膜の膜厚は1.7〜2.2nmに成長しているので、Si基板は確実に酸窒化されている。
【0059】
図13(a),(b)で見られるSi基板近傍におけるN/Si比の極小値は、酸化されたシリコン窒化膜を通して下のSi基板の酸窒化が始まったことを示すものと考えられる。図13(b)には、シリコン酸化膜をNO雰囲気中において950℃で熱処理した結果(SiO2+NO)を同図に示した。NO−SiO2膜のN/Si比はSi基板界面近くで急激に増加することがわかる。これは、Si基板界面付近に選択的に窒素が導入され、シリコンとの間で三重結合状態(Si3N4)を形成していることを示す。Si基板界面近傍0.5nmの領域でN/Si比が増加する点で、NO−SiO2膜と、Si基板表面の酸窒化が進行したN2O雰囲気中の熱処理後のシリコン窒化膜は類似する。
【0060】
以上の結果から、N2O雰囲気中の熱処理では、シリコン窒化膜の酸化過程が次の2つの過程をもつことわかる。第1は、シリコン窒化膜中の窒素が酸素に置き換わる酸化過程であり、酸化がシリコン窒化膜の表面から進行して、シリコン酸窒化膜のN/Si比は膜表面に近いほど小さくなる。第2は、さらに酸化が進行してシリコン窒化膜下のSi基板と反応する過程であり、酸素だけでなく窒素も供給されたシリコン酸窒化膜が形成される。
【0061】
従って、前記図10に示したように、NH3雰囲気中で700℃、1分の熱処理を行い半導体基板1上に膜厚0.7nmのシリコン窒化膜14を形成した後、N2O雰囲気中で、900℃、1分の熱処理を行い形成されるシリコン酸窒化膜は、シリコン窒化膜14が酸窒化されて形成された第1シリコン酸窒化膜15aとシリコン窒化膜14下の半導体基板1が酸窒化されて形成された第2シリコン酸窒化膜15bとからなると考えることができる。
【0062】
図14(a)、(b)に、前記図13に示した窒素プロファイルを有するシリコン酸窒化膜をゲート絶縁膜としたn型MISFETおよびp型MISFETの有効移動度の有効電界依存性をそれぞれ示す。
【0063】
図14に示すように、N2O雰囲気中の熱処理によってSi基板の酸窒化が進むほど移動度が大きくなることがわかる。また、Si基板に酸窒化が及んでいないシリコン酸窒化膜では大きく移動度が低下した。Si基板まで酸窒化が進んでいないシリコン酸窒化膜について移動度の詳細な解析を行い、膜中の固定電荷は5×1012cm-2以上あることがわかった。一方、Si基板まで酸窒化が進んだシリコン酸窒化膜では、膜中の固定電荷は5×1012cm-2以下であった。また、これらの膜について界面準位を測定したところ、ミッドギャップにおいて1011cm-2以下であることを確認している。
【0064】
また、前記図6と同様にn型MISFETの駆動電流とリーク電流との関係を調べたところ、膜厚0.7nmのシリコン窒化膜をN2O雰囲気中で熱処理して形成されるシリコン酸窒化膜は、前記図6に示したシリコン酸窒化膜と金属酸化膜とからなる積層膜に比べてリーク電流を約70%に抑制できることがわかった。これは、膜中の窒素濃度を大きくすることで比誘電率が大きくなるので、同じ膜厚で比較した第1および第2シリコン酸窒化膜15a,15bのSiO2換算膜厚を薄膜化できることを示している。
【0065】
図15に、ボロンを添加したシリコン多結晶からなるゲート電極を有するp型MISFETの駆動電流(Ion)とリーク電流(Ig)との関係を示す。駆動電流とリーク電流の定義は前記図6で説明したものと同じである。図から明らかなように、膜厚0.7nmのシリコン窒化膜をN2O雰囲気中で熱処理して形成されるシリコン酸窒化膜は、前記実施の形態1に示したシリコン酸窒化膜に比べて駆動電流を大きくできることがわかる。これは、シリコン酸窒化膜中の窒素濃度が前記実施の形態1で示したシリコン酸窒化膜よりも大きいため、膜厚が小さくてもボロンの突き抜けを防止できるためである。
【0066】
なお、上記では、NH3雰囲気中の熱処理でシリコン窒化膜を形成したが、N2プラズマまたはNH3プラズマ中で窒化することでシリコン窒化膜を形成する方法を用いることも可能である。またN2O雰囲気中の熱処理について、N2Oの代わりに、N2OとN2またはN2OとO2との混合ガスを用いても構わない。またNOとO2との混合ガスを用いても同様の結果が得られた。この場合、NO/O2流量の比は1/20以上が望ましい。さらに上記方法で形成されたシリコン酸窒化膜は、膜表面がシリコン酸化膜に近い組成であり、この最表面をN2プラズマまたはNH3プラズマ中で窒化することで最表面のみにシリコン窒化膜を形成することも可能である。この場合、さらにSiO2換算膜厚を薄膜化してリーク電流を小さくすることができる。またゲート電極としてシリコン多結晶膜ではなく、高融点金属窒化物であるTaN、TiN、WN、MoN、ZrN、HfNなどを用いることもできる。
【0067】
このように、本実施の形態2によれば、半導体基板1上に0.9nm以下の膜厚のシリコン窒化膜14を形成した後、NOまたはN2O雰囲気中の熱処理によってシリコン窒化膜14を酸窒化してシリコン酸窒化膜(第1および第2シリコン酸窒化膜15a,15b)に変えて、このシリコン酸窒化膜をMISFETのゲート絶縁膜とすることで、所望するMISFETの動作特性を得ることができる。
【0068】
(実施の形態3)
図16に、本実施の形態3であるn型MISFETを示す半導体基板の要部断面図を示す。本実施の形態3であるn型MISFETM3は、図16に示すように、前記実施の形態2で説明した第1および第2シリコン酸窒化膜15a,15b上にアルミナ膜4を堆積した積層膜からなるゲート絶縁膜を有している。n型MISFETM3は、例えば以下のように形成することができる。
【0069】
例えば面方位(100)、p導電型、直径20cmのシリコン単結晶からなる半導体基板1に活性領域を画定する素子間分離絶縁領域2を形成し、続いて基板濃度調整用p導電型イオンの注入と引き延ばし熱処理、およびしきい値電圧調整用イオンの注入と活性化熱処理を従来公知の手法により施す。
【0070】
次に、希釈フッ酸洗浄によって半導体基板1の表面の自然酸化膜を除去した後、NH3雰囲気中で700℃、1分の熱処理を行い、半導体基板1上に膜厚0.7nmのシリコン窒化膜を形成する。さらに、例えばN2O雰囲気中で900℃、1分の熱処理を行い、1.7nmの膜厚を有するシリコン酸窒化膜を形成する。シリコン酸窒化膜は、シリコン窒化膜が酸窒化されて形成された第1シリコン酸窒化膜15aとシリコン窒化膜下の半導体基板1が酸窒化されて形成された第2シリコン酸窒化膜15bとからなる。この時、シリコン窒化膜の膜厚を0.7nm以下とし、NOまたはN2O雰囲気中の熱処理を行った後のシリコン酸窒化膜の膜厚がシリコン窒化膜の膜厚の1.9倍以上となるように形成して、シリコン酸窒化膜の膜厚を1.5nm以上に制御した。
【0071】
次に、第1シリコン酸窒化膜15a上に、アルミナ膜4を原子層堆積法によって形成する。例えば原料であるトリメチルアルミニウムとH2Oとを交互に供給して、300℃の温度でアルミナを形成することができる。それぞれのガスを1回ずつ供給した場合を1サイクルとして15〜40サイクル行うことで、膜厚1.0〜3.0nmのアルミナ膜4を堆積する。上記では、金属酸化膜として原子層堆積法によって形成したアルミナ膜4を例に挙げて説明したが、原料ガスとしてHfCl4やZrCl4を選択することで、ハフニア膜またはジルコニア膜を堆積することができる。これらの膜の場合、比誘電率が大きいので、20〜160サイクル繰り返すことで膜厚1.0〜7.0nmのハフニア膜またはジルコニア膜を堆積することができる。
【0072】
また、金属酸化膜の堆積法として、有機金属化学的気相堆積法またはスパッタリング法を選択することもできる。有機金属化学的気相堆積法の場合、例えば、Hf−t−butoxideの原料を用いてハフニア膜、Zr−t−butoxideの原料を用いてジルコニア膜を堆積することができる。またAl、Hf、Zrなどをターゲット金属としたArガスを用いたスパッタリング法によって、シリコン酸窒化膜上に金属Al、Hf、Zrを堆積し、後の工程で酸化することによってアルミナ膜、ハフニア膜、ジルコニア膜を形成することも可能である。また酸素を供給しながら、反応性スパッタ法によって金属酸化物を形成することも可能である。また金属酸化物にハフニア、ジルコニアを選択した場合、これらの膜の堆積中または形成後の熱処理によってシリコン酸窒化膜と金属酸化膜との間で相互拡散が進行し(シリケート層が形成され)、シリコン酸窒化膜と金属酸化膜との境界は、アルミナの場合に比べて曖昧になる。これらの膜の場合、Si基板から1.5nm以下の領域内でHf、Zr、Alの面密度が5×1013atom/cm2以下になるように、シリコン酸窒化膜の膜厚を制御する必要がある。
【0073】
さらに、700℃以上のN2または減圧酸素雰囲気中で熱処理を施して、アルミナ膜4を高密度化する、またはアルミナ膜4中の酸素欠陥を補う。次いでアルミナ膜4上に、ゲート電極5となる膜厚100nm程度のIn−situリンドープシリコン多結晶膜を形成する。このIn−situリンドープシリコン多結晶膜は、例えばモノシランとホスフィンとを原料ガスとした630℃の温度で堆積することができる。以下、前記実施の形態1に示した製造方法と同様にして、n型MISFETM3が略完成する。
【0074】
以上の方法によって形成したn型MISFETについて、前記図6と同様に駆動電流とリーク電流との関係を調べたところ、膜厚0.7nmのシリコン窒化膜をN2O雰囲気中で熱処理して形成されるシリコン酸窒化膜は、前記図6に示したシリコン酸窒化膜と金属酸化膜とからなる積層膜に比べてリーク電流を約1/2に抑制できる。これは、シリコン酸窒化膜中の窒素濃度を大きくすることで比誘電率が大きくなるので、同じ膜厚で比較した場合、シリコン酸窒化膜のSiO2換算膜厚を薄膜化できる。この結果、シリコン酸窒化膜と金属酸化膜とからなる積層膜のSiO2換算膜厚も薄膜化できることを示している。
【0075】
図17に、p型MISFETの駆動電流(Ion)とリーク電流(Ig)との関係を示す。シリコン酸窒化膜として、膜厚0.7nmのシリコン窒化膜をN2O雰囲気中で熱処理して形成される膜厚が1.5nmの膜を用いた。金属酸化膜に膜厚1.0〜2.0nmのアルミナ膜、膜厚1.0〜5.0nmのハフニア膜、膜厚1.0〜5.0nmのジルコニア膜を用いた結果を示している。リーク電流および駆動電流の定義は前記図6で説明したものと同じである。
【0076】
図17に示すように、前記実施の形態2に示したシリコン酸窒化膜(前記図15に示す)に比べて、さらにリーク電流を小さくすることができる。これはシリコン酸窒化膜上に金属酸化膜を積層することで、SiO2換算膜厚を薄膜化した状態で膜厚を厚くできるためである。
【0077】
上記では、アルミナ、ハフニア、ジルコニアを例に挙げて説明したが、ZrSiO4、HfSiO4、Y2O3、La2O3、CeO2、またはこれら金属酸化物の積層膜であれば、同様の効果が得られる。また上記では、NH3雰囲気中の熱処理でシリコン窒化膜を形成したが、N2プラズマまたはNH3プラズマ中で窒化することでシリコン窒化膜を形成する方法を用いることも可能である。またN2O雰囲気中の熱処理について、N2Oの代わりに、N2OとN2またはN2OとO2との混合ガスを用いても構わない。またNOとO2ガスの混合ガスを用いても同様の結果が得られた。この場合、NO/O2流量の比は1/20以上が望ましい。さらに上記方法で形成されたシリコン酸窒化膜は、膜表面がシリコン酸化膜に近い組成であり、この最表面をN2プラズマあるいはNH3プラズマ中で窒化することで最表面にシリコン窒化膜を形成することも可能である。この場合、さらにSiO2換算膜厚を薄膜化してリーク電流を小さくすることができる。
【0078】
このように、本実施の形態3によれば、NOまたはN2O雰囲気中の熱処理によってシリコン窒化膜を酸窒化して得られたシリコン酸窒化膜(第1および第2シリコン酸窒化膜15a,15b)上にアルミナ膜4を堆積した積層膜で、MISFETのゲート絶縁膜を構成することにより、前記実施の形態1で示したシリコン酸窒化膜3とアルミナ膜4とからなる積層膜、または前記実施の形態2で示したシリコン酸窒化膜(第1および第2シリコン酸窒化膜15a,15b)をゲート絶縁膜に用いた場合よりもリーク電流を低減することができる。
【0079】
(実施の形態4)
図18に、本発明の実施の形態4であるn型MISFETを示す半導体基板の要部断面図を示し、図19〜図21にその製造工程の模式図を示す。本実施の形態4であるn型MISFETM4では、図18に示すように、前記実施の形態3で説明した第1および第2シリコン酸窒化膜15a,15bとアルミナ膜4とからなるゲート絶縁膜上にメタルゲート電極16,17を形成することを特徴とする。
【0080】
まず、図19に示すように、半導体基板1上に前記実施の形態3で示した第1および第2シリコン酸窒化膜15a,15bとアルミナ膜4とからなる積層膜を用いたゲート絶縁膜を形成した後、図20に示すように、高融点金属の窒化物であるTaN膜16aを反応性スパッタリング法によって形成する。TaNに代わりTiN、WN、MoN、ZrN、HfNを用いることができる。続いて高融点金属であるタングステン(またはモリブデン)膜17aをスパッタリング法またはCVD(Chemical Vapor Deposition)法によって形成する。
【0081】
次に、図21に示すように、タングステン膜17a上にシリコン酸化膜を堆積した後、フォトレジスト膜をマスクとしたエッチングにより、シリコン酸化膜からなるキャップ絶縁膜18、タングステン膜17aからなるメタルゲート電極17、およびTaN膜16aからなるメタルゲート電極16を形成する。次いでヒ素イオンを加速エネルギー3keV、注入量1×1015/cm2の条件で垂直方向からイオン注入し、浅い拡散層6を形成する。続いて上記浅い拡散層6を包み込むごとく、ボロンイオンを加速エネルギー10keV、注入量4×1013/cm2の条件で垂直方向からイオン注入し、パンチスル−防止のためのp導電型パンチスルー防止拡散層7を形成する。
【0082】
次に、膜厚50nm程度のシリコン酸化膜をプラズマ補助堆積法により400℃の低温で半導体基板1の全面に堆積した後、異方性ドライエッチングによりメタルゲート電極16,17の側壁部にのみ選択的に残置させてゲート側壁絶縁膜8を形成する。次いでゲート側壁絶縁膜8をイオン注入阻止マスクとしてヒ素イオンを加速エネルギー30keV、注入量2×1015/cm2の条件で垂直方向からイオン注入し、n型高濃度拡散層9を形成する。
【0083】
次に、1000℃、5秒の窒素アニールで注入イオンの活性化熱処理を施した後、コバルト膜をスパッタリング法により半導体基板1の全面に相対的に薄く堆積し、500℃の短時間アニールによるシリサイド化を施す。未反応コバルト膜を塩酸と過酸化水素水との混合液で除去し、半導体基板1の露出部に選択的にコバルトシリサイド膜10を残置させた後、短時間熱処理によりコバルトシリサイド膜10の低抵抗化を施す。
【0084】
次に、相対的に厚いシリコン酸化膜を半導体基板1の全面に形成した後、その表面を化学的機械的研磨により平坦化して表面保護絶縁膜11を形成する。次いで表面保護絶縁膜11の所望領域に開孔を施した後、配線金属の拡散障壁材としてのTiN膜と配線金属としてのタングステン膜を堆積し、その平坦化研磨により開孔部分のみに選択的にTiN膜およびタングステン膜を残置してプラグ12を形成する。その後、所望回路構成に従いアルミニウムを主材料とする金属膜の堆積とそのパターニングによりドレイン・ソース電極13を含む配線を形成する。これにより、前記図18に示すように、n型MISFETM4が略完成する。
【0085】
このように、本実施の形態4によれば、NOまたはN2O雰囲気中の熱処理によってシリコン窒化膜を酸窒化して得られたシリコン酸窒化膜(第1および第2シリコン酸窒化膜15a,15b)上にアルミナ膜4を堆積した積層膜によりゲート絶縁膜を構成し、高融点金属窒化膜および高融点金属膜によりメタルゲート電極16,17を構成することにより、前記実施の形態1で示したシリコン酸窒化膜3とアルミナ膜4とからなる積層膜をゲート絶縁膜に用いた場合よりもリーク電流を低減することができる。さらに不純物を添加したシリコン多結晶からなるゲート電極を用いた場合に生ずる不純物の突き抜けがないので、MISFETの駆動電流の低下を防ぐことができる。
【0086】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0087】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0088】
MISFETのゲート絶縁膜を、1.5nm以上の膜厚を有し、かつ比誘電率が4.1以上のシリコン酸窒化膜と金属酸化膜とからなる積層膜で構成することにより、シリコン酸窒化膜と金属酸化膜との界面に電荷が存在しても、駆動電流が大きく、リーク電流が小さいMISFETを得ることができる。これにより、微細なMISFETの低消費電力化および大電流化を実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1であるn型MISFETを示す半導体基板の要部断面図である。
【図2】本発明の実施の形態1であるn型MISFETの製造方法を示す半導体基板の要部断面図である。
【図3】本発明の実施の形態1であるn型MISFETの製造方法を示す半導体基板の要部断面図である。
【図4】本発明の実施の形態1であるn型MISFETの製造方法を示す半導体基板の要部断面図である。
【図5】シリコン酸窒化膜の物理膜厚をパラメータとしたn型MISFETの有効電子移動度と有効電界との関係を示すグラフ図である。
【図6】n型MISFETの駆動電流(Ion)とリーク電流(Ig)との関係を示すグラフ図である。
【図7】p型MISFETの駆動電流(Ion)とリーク電流(Ig)との関係を示すグラフ図である。
【図8】本発明の実施の形態2であるn型MISFETを示す半導体基板の要部断面図である。
【図9】本発明の実施の形態2であるn型MISFETの製造方法を示す半導体基板の要部断面図である。
【図10】本発明の実施の形態2であるn型MISFETの製造方法を示す半導体基板の要部断面図である。
【図11】シリコン窒化膜をN2O雰囲気中で熱処理した時に形成されるシリコン酸窒化膜の物理膜厚と膜中の窒素濃度との関係を示すグラフ図である。
【図12】(a)は、シリコン窒化膜をN2O雰囲気中で熱処理した時に形成されるシリコン酸窒化膜の物理膜厚とSi2pスペクトルの化学シフトとの関係を示すグラフ図、(b)は、シリコン窒化膜をN2O雰囲気中で熱処理した時に形成されるシリコン酸窒化膜の物理膜厚とN1s結合エネルギーとの関係を示すグラフ図である。
【図13】(a)は、熱処理条件を800℃、10分に固定してシリコン窒化膜の物理膜厚を変化させた場合のシリコン酸窒化膜の窒素濃度(N/Si比)とエッチング後の物理膜厚との関係を示すグラフ図、(b)は、シリコン窒化膜の物理膜厚を0.7nmに固定して熱処理条件を変化させた場合のシリコン酸窒化膜の窒素濃度(N/Si比)とエッチング後の物理膜厚との関係を示すグラフ図である。
【図14】(a)は、n型MISFETの有効電子移動度と有効電界との関係を示すグラフ図、(b)は、p型MISFETの有効ホール移動度と有効電界との関係を示すグラフ図である。
【図15】p型MISFETの駆動電流(Ion)とリーク電流(Ig)との関係を示すグラフ図である。
【図16】本発明の実施の形態3であるn型MISFETを示す半導体基板の要部断面図である。
【図17】p型MISFETの駆動電流(Ion)とリーク電流(Ig)との関係を示すグラフ図である。
【図18】本発明の実施の形態4であるn型MISFETを示す半導体基板の要部断面図である。
【図19】本発明の実施の形態4であるn型MISFETの製造方法を示す半導体基板の要部断面図である。
【図20】本発明の実施の形態4であるn型MISFETの製造方法を示す半導体基板の要部断面図である。
【図21】本発明の実施の形態4であるn型MISFETの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
1 半導体基板
2 素子間分離絶縁領域
3 シリコン酸窒化膜
4 アルミナ膜
5 ゲート電極
5a シリコン多結晶膜
6 拡散層
7 パンチスルー防止拡散層
8 ゲート側壁絶縁膜
9 n型高濃度拡散層
10 コバルトシリサイド層
11 表面保護絶縁膜
12 プラグ
13 ソース・ドレイン電極
14 シリコン窒化膜
15a 第1シリコン酸窒化膜
15b 第2シリコン酸窒化膜
16 メタルゲート電極
16a TaN膜
17 メタルゲート電極
17a タングステン膜
18 キャップ絶縁膜
M1 n型MISFET
M2 n型MISFET
M3 n型MISFET
M4 n型MISFET
Claims (17)
- 基板上に形成され、SiO2に換算した電気的膜厚が2.5nm以下のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、
前記ゲート絶縁膜が、前記基板に接するシリコン酸窒化膜と前記シリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、前記シリコン酸窒化膜の物理膜厚が1.5nm以上、前記シリコン酸窒化膜の比誘電率が4.1以上であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記シリコン酸窒化膜中の固定電荷が5×1012cm−2以下であり、前記シリコン酸窒化膜と前記金属酸化膜との界面に5×1012cm−2以上の固定電荷が存在することを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記金属酸化膜は、Al2O3、ZrO2、HfO2、ZrSiO4、HfSiO4、Y2O3、CeO2、La2O3、またはこれらの積層膜で構成されることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記シリコン酸窒化膜は、前記基板上に形成されたシリコン窒化膜が酸窒化されて形成された第1シリコン酸窒化膜と前記シリコン窒化膜下の前記基板が酸窒化されて形成された第2シリコン酸窒化膜とからなることを特徴とする半導体装置。
- 請求項5記載の半導体装置において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置。
- 基板上に形成され、SiO2に換算した電気的膜厚が2.5nm以下のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート絶縁膜が、前記基板に接するシリコン酸窒化膜と前記シリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、前記シリコン酸窒化膜の物理膜厚が1.5nm以上、前記シリコン酸窒化膜の比誘電率が4.1以上である電界効果トランジスタを形成する半導体装置の製造方法であって、
前記シリコン酸窒化膜は、前記基板、前記基板上に形成されたシリコン酸化膜、または前記基板上に形成されたシリコン窒化膜をNOまたはN2O雰囲気中で熱処理することにより形成されることを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置の製造方法。
- 請求項7記載の半導体装置の製造方法において、前記NOまたはN2O雰囲気中の熱処理は、前記シリコン窒化膜中の窒素を酸素に置き換えることによって第1シリコン酸窒化膜を形成する工程と、前記基板を酸窒化して第2シリコン酸窒化膜を形成する工程とを有し、前記第1および第2シリコン酸窒化膜からなる前記シリコン酸窒化膜が形成されることを特徴とする半導体装置の製造方法。
- 請求項9記載の半導体装置の製造方法において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置の製造方法。
- 基板上に形成され、SiO2に換算した電気的膜厚が2.5nm以下のシリコン酸窒化膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する電界効果トランジスタを形成する半導体装置の製造方法であって、
前記基板上に物理膜厚が0.9nm以下のシリコン窒化膜を形成する工程と、前記シリコン窒化膜をNOまたはN2O雰囲気中で熱処理することにより前記シリコン酸窒化膜を形成する工程とを有し、前記シリコン酸窒化膜の物理膜厚が前記シリコン窒化膜の物理膜厚の1.9倍以上となることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、前記シリコン酸窒化膜を形成する工程の後に、N2プラズマまたはNH3プラズマ中で前記シリコン酸窒化膜の最表面を窒化する工程をさらに含むことを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記シリコン酸窒化膜中の固定電荷が5×1012cm−2以下であることを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記シリコン窒化膜は、前記基板をNH3雰囲気中またはN2プラズマ中で熱処理することにより形成されることを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記NOまたはN2O雰囲気中の熱処理は、前記シリコン窒化膜中の窒素を酸素に置き換えることによって第1シリコン酸窒化膜を形成する工程と、前記基板を酸窒化して第2シリコン酸窒化膜を形成する工程とを有し、前記第1および第2シリコン酸窒化膜からなる前記シリコン酸窒化膜が形成されることを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記基板と前記シリコン酸窒化膜との界面に、NOまたはN2O雰囲気中の窒素が導入されることを特徴とする半導体装置の製造方法。
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