KR101080197B1 - 데이터 전송회로 및 평면 디스플레이 장치 - Google Patents

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Abstract

본 발명은, 예를 들면 절연기판상에 구동회로를 일체로 형성한 액정표시장치에 적용하여 이루어지는 데이터 전송회로이며, 제 1 래치부(41)의 래치 결과의 반전출력만, 또는 비반전 출력만 제 2 래치부(42)에 데이터 전송하도록 하고, 적어도 이 제 2 래치부(42)에 데이터 전송하는 기간 동안, 제 1 래치부(41)의 전원전압을 상승시키는 데이터 전송회로이다.

Description

데이터 전송회로 및 평면 디스플레이 장치{Data transferring circuit and flat display device}
본 발명은, 데이터 전송회로 및 평면 디스플레이 장치에 관한 것으로, 예를 들면 절연기판상에 구동회로를 일체로 형성한 액정표시장치에 적용할 수 있다. 본 발명은, 제 1 래치부(41)의 래치결과의 반전출력만, 또는 비반전출력만 제 2 래치부(42)에 데이터 전송하도록 하고, 적어도 이 제 2 래치부(42)에 데이터 전송하는 기간 동안, 제 1 래치부(41)의 전원전압을 상승시키는 것에 의해, TFT 등에 의한 구성에 있어서, 데이터 전송에 관한 구성을 간략화할 수 있다.
근래, 예를 들면, PDA, 휴대전화 등의 휴대단말장치에 적용되는 평면 디스플레이 장치인 액정표시장치에 있어서는, 액정표시패널을 구성하는 절연기판인 유리기판상에 액정표시패널의 구동회로를 일체로 형성하는 것이 제공되도록 되어 있다.
즉, 도 1은, 이러한 액정표시장치를 나타내는 블록도이다. 이 액정표시장치(1)는 액정 셀(2), 이 액정 셀(2)의 스위칭 소자인 폴리실리콘 TFT(Thin Film Transistor : 박막 트랜지스터)(3), 도시하지 않은 커패시터에 의해 각 화소가 생성되고, 이 각 화소를 매트릭스 형태로 배치하여 직사각형 형태의 표시부(4)가 형성된다. 이 액정표시장치(1)에서는, 이와 같이 하여 표시부(4)에 형성되는 각 화소로의 컬러필터의 배치에 의해, 수평방향으로, 적색, 녹색, 청색의 화소 R, G, B를 순차순환적(順次循環的)으로 반복하고, 이들 적색, 녹색, 청색의 화소 R, G, B를 1개 조(組)로 한 240개 조에 의해 수평방향의 화소가 형성되어 표시부(4)가 형성된다. 이 액정표시장치(1)에서는, 이들 적색, 녹색, 청색의 화소 R, G, B의 계조(階調, gradation)를 지시하는 각 6비트의 계조 데이터(R0~R5, G0~G5, B0~B5)가 동시병렬적으로 래스터 주사(raster scan)의 순서에 의해 입력되고, 이 계조 데이터(D1)(R0~R5, G0~G5, B0~B5)에 의해 각 화소를 구동하여 소망의 화상을 표시하도록 되어 있다.
액정표시장치(1)에 있어서는, 이 표시부(4)의 신호선(SL) 및 게이트선(SG)이 각각 수평구동회로(5) 및 수직구동회로(6)에 접속되고, 수평구동회로(5)는, 계조 데이터(D1)에 근거하여 각 신호선(SL)에 대응하는 화소의 구동신호를 출력하고, 수직구동회로(6)는, 이 수평구동회로(5)에 의한 신호선(SL)으로의 구동신호의 출력에 대응하여 게이트선(SG)의 제어에 의해 라인 단위로 표시부(4)의 화소를 선택한다. 이것에 의해 액정표시장치(1)에서는, 이들 수평구동회로(5) 및 수직구동회로(6)에 의해 표시부(4)의 각 화소를 구동하여 소망의 화상을 표시하도록 되어 있다.
구체적으로, 수평구동회로(5)는, 예를 들면 특개 2000-242209호 공보에 개시되어 있는 바와 같이, 복수의 기준전압(V0~V63)을 계조 데이터에 따라 선택하는 것으로써, 계조 데이터(D1)를 디지털 아날로그 변환처리하여 구동신호를 생성하도록 되어 있다. 즉 수평구동회로(5)는, 수평방향으로의 화소의 배치에 대응하여 설치되어 지는 샘플링 래치회로(SL)(8)에 의해 순차순환적으로 계조 데이터(D1)의 대 응하는 비트(R0~R5, G0~G5, B0~B5)를 샘플링하는 것에 의해, 이 계조 데이터(D1)를 1 라인 단위로 모아, 대응하는 기준전압 선택기(9)에 출력한다. 기준전압 발생회로(10)는, 계조 데이터(D1)의 각 계조에 대응하는 복수의 기준전압(V0~V63)을 생성하여 출력한다. 기준전압 선택기(9)는, 각각 샘플링 래치회로(8)의 출력 데이터에 의해, 이 기준전압 발생회로(10)에서 출력되는 기준전압(V0~V63)을 선택하는 것으로써, 대응하는 계조 데이터(D1)를 디지털 아날로그 변환처리하여 이루어지는 구동신호를 출력한다. 버퍼회로(11)는, 이 구동신호를 대응하는 신호선(SL)에 출력한다.
도 2는, 이와 같이 하여 구성되는 수평구동회로(5)에 있어서, 샘플링 래치회로(8)의 1 비트 분의 구성을 나타내는 접속도이다. 샘플링 래치회로(8)에 있어서는, 대응하는 화소의 수평방향의 위치에 대응하는 타이밍에 의해 제 1 래치부(21)에서 계조 데이터(D1)를 래치하여 유지한 후, 수직 블랭킹(blanking) 기간에 설정된 소정의 타이밍으로 제 1 래치부(21)의 래치 결과를 제 2 래치부(22)에 전송하여 출력하고, 이것에 의해 계조 데이터를 라인 단위로 모아서 기준전압 선택기(9)에 출력한다. 여기서 이러한 종류의 샘플링 래치회로(8) 등을 구성하는 저온 폴리실리콘 TFT 등의 절연기판상에 형성되는 능동(active)소자에 있어서는, 그 특성에 흐트러짐이 크다. 이 때문에 샘플링 래치회로(8)에 있어서는, 래치결과의 반전출력, 비반전출력을 출력하는, 이른바 양상(兩相)출력에 의해 제 2 래치부(22)에 래치결과를 출력하고, 제 1 래치부(21) 및 제 2 래치부(22) 사이에서 안정되고 확실하게 래치결과를 데이터 전송하도록 되어 있다.
즉 이 샘플링 래치회로(8)에 있어서, 제 1 래치부(21)는, 게이트 및 드레인이 각각 공통으로 접속된 N 채널 MOS(이하, NMOS라 한다) 트랜지스터(Q1) 및 P 채널 MOS(이하, PMOS라 한다) 트랜지스터(Q2)로 이루어지는 CMOS 인버터와, 마찬가지로, 게이트 및 드레인이 각각 공통으로 접속된 NMOS 트랜지스터(Q3) 및 PMOS 트랜지스터(Q4)로 이루어지는 CMOS 인버터가 전원전압(VCC)의 정(+)측 전원라인과 전압(VSS)의 부(-)측 전원라인의 사이에 병렬로 설치된다. 제 1 래치부(21)는, 트랜지스터(Q1 및 Q2)에 의한 인버터 출력이, 트랜지스터(Q3 및 Q4)에 의해 인버터에 입력되고, 또 샘플링 펄스(sp)의 반전신호(xsp)에 의해 동작하는 PMOS 트랜지스터(Q5)를 통하여, 트랜지스터(Q3 및 Q4)에 의한 인버터 출력이, 트랜지스터(Q1 및 Q2)에 의해 인버터에 입력되고, 또한 샘플링 펄스(sp)에 의해 동작하는 PMOS 트랜지스터(Q6)를 통하여, 트랜지스터(Q1 및 Q2)에 의해 인버터에 계조 데이터(D1)가 입력된다.
이것에 의해 샘플링 래치회로(8)는, 트랜지스터(Q1~Q6)에 의해 비교기 구성의 CMOS 래치 셀이 형성되고, 도 3a~d에 의해 나타낸 바와 같이, 샘플링 펄스(sp)에 의해 계조 데이터(D1)를 래치하도록 이루어지고, 이 래치의 타이밍이 대응하는 화소의 수평방향의 위치에 따라 설정되도록 되어 있다.
샘플링 래치회로(8)는, 이 제 1 래치부(21)에 의한 래치결과의 반전출력, 비반전출력을 각각 스위치(24, 25)를 통하여 제 2 래치부(22)에 입력한다. 여기서 이 전송 스위치(24, 25)는, 예를 들면 수평 블랭킹 기간의 상승(rising) 타이밍에서 온 상태로 전환한다(도 9e).
제 2 래치부(22)는, NMOS 트랜지스터(Q7) 및 PMOS 트랜지스터(Q8)로 이루어지는 CMOS 인버터와, NMOS 트랜지스터(Q9) 및 PMOS 트랜지스터(Q10)로 이루어지는 CMOS 인버터에 의해 래치 셀이 형성되고, 전송 스위치(24, 25)를 통하여 입력되는 래치결과의 반전출력, 비반전출력이 각각 트랜지스터(Q7, Q8)에 의한 CMOS 인버터, 트랜지스터(Q9, Q10)에 의한 CMOS 인버터에 입력된다. 이것에 의해 샘플링 래치회로(8)는, 수평 블랭킹 기간의 상승 타이밍에서, 제 1 래치부(21)의 래치결과를 데이터 전송하여 제 2 래치부(22)에서 래치하고(도 3f), 이 래치결과를 인버터(26)로부터 출력하도록 되어 있다. 또 제 2 래치부(22)에 있어서는, 정측전원 및 부측전원의 설정에 의해, 이어지는 기준전압 선택기(9)에 대한 처리에 적절하도록, 래치출력을 레벨 시프트 시켜 출력하는 경우도 있다.
그런데 이러한 양상출력에 의해 래치결과 등을 데이터 전송하는 경우, 단상(單相)에 의한 데이터 전송에 비해, 구성이 번잡해지는 문제가 있다. 이러한 데이터 전송에 관한 구성을 간략화하는 것이 가능하다면, 그만큼, 전체구성을 간략화할 수 있고, 이러한 종류의 표시장치에 있어서는, 말하자면 얇게 만드는 것이 가능하다. 또, 소비전력도 줄일 수 있다.
본 발명은 이상의 점을 고려하여 이루어진 것으로, TFT 등에 의한 구성에 있어서, 데이터 전송에 관한 구성을 간략화할 수 있는 데이터 전송회로 및 평면 디스플레이 장치를 제안하고자 하는 것이다.
이러한 문제를 해결하기 위하여 본 발명에 있어서는, 입력 데이터를 제 1 래치부에서 래치하고, 제 1 래치부의 래치결과를 제 2 래치부에 데이터 전송하여 래치하는 데이터 전송회로에 적용하여, 제 1 래치부의 래치결과의 반전출력만, 또는 래치결과의 비반전출력만 제 2 래치부에 데이터 전송하는 동시에, 적어도 제 1 래치부의 래치결과를 제 2 래치부에 데이터 전송하는 기간 동안, 제 1 래치부의 전원전압을 상승시키도록 한다.
본 발명의 구성에 의해, 제 1 래치부의 래치결과의 반전출력만, 또는 래치결과의 비반전출력만 제 2 래치부에 데이터 전송하면, 그만큼, 반전출력, 비반전출력의 쌍방에 의해 래치결과를 데이터 전송하는 경우에 비해 구성을 간략화하는 것이 가능하다. 또 적어도 제 1 래치부의 래치결과를 제 2 래치부에 데이터 전송하는 기간 동안, 제 1 래치부의 전원전압을 상승시키도록 하면, 데이터 전송에 있어서 마진을 확대할 수 있고, 이 확대한 마진에 의해 래치결과의 반전출력만, 또는 래치결과의 비반전출력만 제 2 래치부에 데이터 전송하는 것에 의해 마진의 감소를 보충하고, 안정적이고 확실하게 래치결과를 데이터 전송할 수 있다.
또 본 발명에 있어서는, 평면 디스플레이 장치에 적용하여, 계조 데이터를 순차순환적으로 샘플링하고, 계조 데이터를 대응하는 열(列)에 배분하는 복수의 래치회로와, 래치회로의 래치결과에 의해 대응하는 열로의 출력신호 레벨을 설정하는 디지털 아날로그 변환회로를 가지고, 각 래치회로는, 제 1 래치부의 래치결과의 반전출력만, 또는 제 1 래치부의 래치결과의 비반전출력만 제 2 래치부에 데이터 전송하는 동시에, 적어도 제 1 래치부의 래치결과를 제 2 래치부에 데이터 전송하는 기간 동안, 제 1 래치부의 전원전압을 상승시키도록 한다.
이로부터 본 발명의 구성에 의하면, 평면 디스플레이 장치의 래치회로에 있어서, 간단한 구성에 의해 안정되고 확실하게 래치 결과를 데이터 전송할 수 있다.
도 1은, 액정표시장치의 구성을 나타내는 블록도이다.
도 2는, 종래의 액정표시장치에 적용되는 샘플링 래치회로를 나타내는 접속도이다.
도 3은, 도 2의 샘플링 래치회로의 동작을 설명하기 위한 타임차트이다.
도 4는, 본 발명의 실시예에 관한 샘플링 래치회로를 나타내는 접속도이다.
도 5는, 도 4의 샘플링 래치회로의 동작을 설명하기 위한 타임차트이다.
이하, 적절한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
(1) 제 1 실시예
도 4는, 도 2와 대비하여, 본 발명의 실시예에 관한 액정표시장치에 적용되는 샘플링 래치회로의 1 비트 분의 구성을 나타내는 접속도이다. 이 실시예에 관한 액정표시장치에 있어서는, 이 샘플링 래치회로(38)의 구성이 다른 점을 제외하고, 도 1, 도 2에 대하여 상술한 액정표시장치(1)와 동일하게 구성되는 것이므로, 중복되는 설명은 생략한다.
이 샘플링 래치회로(38)에 있어서는, 수평방향에 대한 화소의 배치에 대응하는 타이밍으로 제 1 래치부(41)에 의해 계조 데이터(41)를 래치한 후, 수평 블랭킹 기간의 소정의 타이밍으로, 이 제 1 래치부에 의한 래치결과를 제 2 래치부(42)에 전송하여 래치하고, 이어지는 기준전압 선택기(9)에 출력한다. 이 샘플링 래치회로(38)는, 이들 제 1 래치부(41)에서 제 2 래치부(42)로의 래치결과의 데이터 전송을 단상(單相)으로 실행하고, 또 단상으로 데이터를 전송하여 부족한 마진을 전원전압의 상승에 의해 확보한다.
즉 이 샘플링 래치회로(38)에 있어서, 제 1 래치부(41)는, NMOS 트랜지스터(Q11) 및 PMOS 트랜지스터(Q12)로 이루어지는 CMOS 인버터, NMOS 트랜지스터(Q13) 및 PMOS 트랜지스터(Q14)로 이루어지는 CMOS 인버터가 정측전원(VH)과 부측전원(VSS) 사이에 병렬로 설치된다. 제 1 래치부(41)는, 트랜지스터(Q11 및 Q12)에 의한 인버터 출력이, 트랜지스터(Q13 및 Q14)에 의한 인버터에 입력되고, 또 샘플링 펄스(sp)에 의해 오프 동작하는 스위치회로(44)를 통하여, 트랜지스터(Q11 및 Q12)에 의한 인버터 출력이, 트랜지스터(Q13 및 Q14)에 의한 인버터에 입력되고, 또한 샘플링 펄스(sp)에 의해 온 동작하는 NMOS 트랜지스터(Q15)를 통하여, 트랜지스터(Q11 및 Q12)에 의한 인버터에 계조 데이터(D1)가 입력된다.
이것에 의해 샘플링 래치회로(38)는, 트랜지스터(Q11~Q15)에 의해 CMOS 래치 셀이 형성되고, 도 5a~c에 나타낸 바와 같이, 샘플링 펄스(sp)에 의해 스위치회로(44)를 오프 상태로 설정하여 계조 데이터(D1)를 받아들인 후, 스위치회로(44)를 온 상태로 설정하여 받아들인 계조 데이터(D1)를 유지하도록 이루어지고, 이들 래치에 대한 타이밍이 대응하는 화소에 대한 수평방향의 위치에 따라 설정되도록 되어 있다.
더욱이 제 1 래치부(41)는, 스위치회로(47)에 의한 전원의 선택에 의해, 이 들 래치에 대한 처리가, 이전 단(段)의 회로에 대한 전원전압과 같은 전압 2.9[V]의 전원(VDD1)으로 설정된 상태에서 실행된다. 또 제 2 래치부(42)에 래치결과를 데이터 전송하기 직전에, 래치 시에 비하여 전압이 높은 전압 5.8[V]의 전원(VDD2)이 선택되고, 데이터 전송을 완료하면, 원래의 전원(VDD1)이 선택된다. 이것에 의해 이 샘플링 래치회로(38)에서는, 적어도 제 1 래치부(41)에서 제 2 래치부(42)에 래치결과를 데이터 전송하는 기간 동안, 전원전압을 상승시키고, 래치결과를 단상으로 데이터 전송하는 것에 의해 저하하는 마진을 확보하도록 되어 있다.
제 1 래치부(41)는, 이것에 의해 전송 스위치(45)를 통하여 수평 블랭킹 기간의 소정의 타이밍으로, 래치결과의 진폭을 확대하여 제 2 래치부(42)에 전송하고, 이 실시예에서는, 이 데이터 전송에 제공되는 래치결과에 반전출력이 적용되도록 되어 있다(도 5c~e).
제 2 래치부(42)는, NMOS 트랜지스터(Q16) 및 PMOS 트랜지스터(Q17)로 이루어지는 CMOS 인버터, NMOS 트랜지스터(Q18) 및 PMOS 트랜지스터(Q19)로 이루어지는 CMOS 인버터가 정측전원(VDD2)과 부측전원(VL)의 사이에 병렬로 설치되고, 이들 CMOS 인버터에 의해 비교기 회로구성의 래치 셀이 형성되고, 이 래치 셀에 전송스위치(45)의 출력이 공급된다. 이것에 의해 제 2 래치부(42)는, 제 1 래치부(41)의 래치결과를 래치하게 되고, 이 래치결과를 인버터(46)를 통하여 출력하도록 되어 있다.
또한 제 2 래치부(42)는, 이 부측전원(VL)의 설정에 의해, 기준전압 선택기 (9)에 대한 처리에 적합하도록, 래치출력을 레벨 시프트 시켜 출력하도록 되어 있다.
(2) 실시예의 동작
이상의 구성에 있어서, 이 액정표시장치에서는(도 1), 표시에 제공되는 각 화소의 계조를 나타내는 데이터의 연속에 의한 계조 데이터(D1)가 수평구동회로(5)에 입력되고, 여기서 이 계조 데이터(D1)가 샘플링 래치회로(38)에 의해 순차샘플링되어 라인 단위로 모아지고, 이어지는 기준전압 선택기(9)에 의한 각 계조 데이터에 따른 기준전압(V0~V63)이 선택된다. 액정표시장치(1)에서는, 이 기준전압(V0~V63)의 선택에 의해 각 화소를 구동하는 구동신호가 생성되고, 이 구동신호가 신호선(SL)에 의해 표시부(4)에 공급되어, 수직구동회로(6)에 의해 선택된 화소에 이 구동신호가 인가된다. 이것에 의해 액정표시장치(1)에서는, 표시부(4)의 각 화소를 대응하는 계조 데이터(D1)에 의해 구동하여 소망의 화상을 표시한다.
이와 같이 하여 표시부(4)를 구동하는 수평구동회로(5)에 있어서, 이와 같이 계조 데이터(D1)를 순차순환적으로 샘플링하는 샘플링 래치회로(8)에서는(도 4), 계조 데이터(D1)의 각 비트가 대응하는 타이밍으로 제 1 래치부(41)에서 래치된 후, 수평 블랭킹 기간의 소정의 타이밍으로, 각 비트, 각 샘플링 래치회로(38)에서 동시병렬적으로 제 2 래치부(42)에 전송되어 래치되고, 이 래치결과가 기준전압 선택기(9)에 출력된다. 이것에 의해 액정표시장치(1)에서는, 계조 데이터(D1)가 라인 단위로 모아지고, 기준전압 선택기(9)에 의해 디지털 아날로그 변환처리된다.
샘플링 래치회로(38)에서는, 이러한 제 1 래치부(41)에서 제 2 래치부(42)로 의 데이터 전송이, 래치결과의 반전출력에 의해 실행되고, 이것에 의해 단상(單相)에 의한 래치결과를 데이터 전송하여, 양상(兩相)에 의해 데이터 전송하는 경우에 비해, 구성이 간략화된다. 구체적으로, 이러한 데이터 전송에 관한 전송스위치에 있어서는, 최저라도 인버터 구성에 관한 2개의 트랜지스터가 필요하게 된다. 이에 대하여 이러한 단상에 의해 데이터 전송하는 경우, 이 실시예에서는 240조 × 3(적색, 녹색, 청색) × 6비트 분의 전송스위치를 생략할 수 있고, 이것에 의해 양상에 의해 데이터 전송하는 경우에 비하여 4320 × 2개의 트랜지스터를 생략할 수 있다. 이것에 의해 이 액정표시장치에서는, 구성을 간략화하여 소비전력을 감소시킬 수 있고, 더욱이 이른바 얇게 만드는 것이 가능하다.
또 이와 같이 하여 데이터 전송하는 기간동안, 제 1 래치부(41)에 있어서는, 전원전압이 상승하고, 이것에 의해 단상에 의해 래치결과를 데이터 전송할 때 저하하는 마진이 확보된다. 이것에 의해 액정표시장치에서는, 단상에 의해 래치결과를 데이터 전송하도록 하여, 안정되고 확실하게 래치결과를 제 2 래치부에 데이터 전송할 수 있다.
(3) 실시예의 효과
이상의 구성에 의하면, 제 1 래치부의 래치결과의 반전출력만 제 2 래치부에 데이터 전송하도록 하고, 적어도 이 제 2 래치부에 데이터 전송하는 기간 동안, 제 1 래치부의 전원전압을 상승시키는 것으로써, TFT에 의한 구성에 있어서, 데이터 전송에 관한 구성을 간략화할 수 있다.
(4) 다른 실시예
또한 상술한 실시예에 있어서는, 제 1 래치부의 래치결과의 반전출력만 제 2 래치부에 데이터 전송하는 경우에 대하여 기술했으나, 본 발명은 여기에 한정되지 않고, 래치결과의 비반전출력만 제 2 래치부에 데이터 전송하는 경우에도 폭넓게 적용할 수 있다.
또 상술한 실시예에 있어서는, 유리기판상에 표시부 등을 작성하여 이루어지는 TFT 액정에 본 발명을 적용하는 경우에 대하여 기술했으나, 본 발명은 여기에 한정되지 않고, CGS(Continuous Grain Silicon) 액정 등, 각종 액정표시장치, 더욱이는 EL(Electro Luminescence) 표시장치 등, 여러 가지 평면 디스플레이 장치에 폭넓게 적용할 수 있다.
또 상술한 실시에에 있어서는, 액정표시장치에 적용하여, 절연기판에 형성한 저온 폴리실리콘 TFT에 의한 능동소자에 의해 제 1 및 제 2 래치부를 구성하는 경우에 대하여 기술했으나, 본 발명은 여기에 한정되지 않고, 절연기판상에 형성되는 각종 능동소자에 의해 제 1 및 제 2 래치부를 구성하여 데이터 전송하는 데이터 전송회로에 폭넓게 적용할 수 있다.
상술한 바와 같은 본 발명에 의하면, 제 1 래치부의 래치결과의 반전출력만, 또는 비반전출력만 제 2 래치부에 데이터 전송하도록 하고, 적어도 이 제 2 래치부에 데이터 전송하는 기간 동안, 제 1 래치부의 전원전압을 상승시키는 것에 의해, TFT 등에 의한 구성에 있어서, 데이터 전송에 관한 구성을 간략화할 수 있다.
본 발명은, 데이터 전송회로 및 평면 디스플레이 장치에 관한 것이며, 예를 들면 절연기판상에 구동회로를 일체로 형성한 액정표시장치에 적용할 수 있다.

Claims (4)

  1. 입력 데이터를 제 1 래치부에서 래치하고, 소망하는 타이밍에서 상기 제 1 래치부의 래치결과를 제 2의 전원전압에서 동작하는 제 2 래치부에 데이터 전송하여 래치하는 데이터 전송회로에 있어서,
    상기 제 1 래치부를 제 1의 전원전압에서 동작시켜 상기 입력 데이터를 래치한 후에,
    상기 제 1 래치부의 래치결과의 반전출력만, 또는 상기 래치결과의 비반전출력만 상기 제 2 래치부에 데이터 전송하는 동시에,
    적어도 상기 제 1 래치부의 래치결과를 상기 제 2 래치부에 데이터 전송하는 기간 동안, 상기 제 1 래치부의 전원전압을, 상기 제 1의 전원전압으로부터 상기 제 2의 전원전압으로 스위치시키고,
    상기 제 2의 전원전압이 상기 제 1의 전원전압보다 높은 전압이 되도록 구성된 것을 특징으로 하는 데이터 전송회로.
  2. 각 화소의 밝기를 나타내는 계조(階調, gradation) 데이터를 순차입력하고, 소정의 표시부에 상기 계조 데이터에 의한 화상을 표시하는 평면 디스플레이 장치에 있어서,
    상기 계조 데이터를 순차순환적으로 샘플링하고, 상기 계조 데이터를 대응하는 열에 배분하는 복수의 래치회로와,
    상기 래치회로의 래치결과에 의해 상기 대응하는 열로의 출력신호 레벨을 설정하는 디지털 아날로그 변환회로를 가지고,
    상기 각 래치회로는,
    각각 대응하는 타이밍에 의해 상기 계조 데이터를 제 1 래치부에서 래치하고, 상기 복수의 래치회로에서 동시병렬적으로, 상기 제 1 래치부의 래치결과를 제 2의 전원전압에서 동작하는 제 2 래치부에 데이터 전송하여 상기 디지털 아날로그 변환회로에 출력하고,
    상기 제 1 래치부를 제 1의 전원전압에서 동작시켜 상기 계조 데이터를 래치한 후에,
    상기 제 1 래치부의 래치결과의 반전출력만, 또는 상기 제 1 래치부의 래치결과의 비반전출력만 상기 제 2 래치부에 데이터 전송하는 동시에,
    적어도 상기 제 1 래치부의 래치결과를 상기 제 2 래치부에 데이터 전송하는 기간 동안, 상기 제 1 래치부의 전원전압을 상기 제 1의 전원전압으로부터 상기 제 2의 전원전압으로 스위치시키고,
    상기 제 2의 전원전압이 상기 제 1의 전원전압보다 높은 전압이 되도록 구성된 것을 특징으로 하는 평면 디스플레이 장치.
  3. 삭제
  4. 삭제
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