KR100239293B1 - 데이터 신호 출력 회로 및 이를 구비한 화상 표시장치 - Google Patents

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Abstract

데이터 신호 출력 회로는 공급 회로를 각각 갖는 복수의 블록으로 분할되어 있다. 각 블록에서는 시프트 레지스터를 구성하는 복수의 시프트 레지스터부가 각각 클럭 신호에 기초하여 시프트된 펄스 신호를 출력하고, 구동부가 그 펄스 신호에 동기하여 디지탈 영상 신호를 샘플링함과 동시에 샘플링된 영상 신호에 대응하는 데이터 신호를 복수의 출력선에 각각 출력한다. 또한, 각 블록에 설치된 공급 회로는 적어도 구동부에 의해 샘플링되어야 할 기간에 영상 신호를 취득한다. 이에 따라, 블록 중 동작해야 할 필요 최저한의 블록에만 영상 신호가 공급된다. 이와 같이, 블록에 선택적으로 영상 신호를 공급함으로써, 영상 신호의 실효적인 부하가 적게 된다. 그 결과, 영상 신호선에서 발생하는 소비 전력이 저감된다.

Description

데이터 신호 출력 회로 및 이를 구비한 화상 표시 장치
본 발명은 입력된 디지탈 신호에 기초하여 소정의 데이터를 선택 출력하는 데이터 신호 출력 회로에 관한 것으로, 특히 화상 표시용 데이터의 출력에 적당한 데이터 신호 출력 회로 및 이 데이터 신호 출력 회로를 이용한 화상 표시 장치에 관한 것이다.
종래의 액정 표시 장치의 하나로서, 액티브 매트릭스 구동 방식의 액정 표시 장치를 알려져 있다. 이 액정 표시 장치는 도 19에 도시한 바와 같이, 화소 어레이(1)와, 주사 신호선 구동 회로(이후, 게이트 드라이버라 한다 : 2)와, 데이터 신호선 구동 회로(이후, 소스 드라이버라 한다 : 3)를 구비하고 있다. 화소 어레이(1)에는 서로 교차하는 다수의 주사 신호선(GL …) 및 다수의 데이터 신호선(SL …)과, 매트릭스형으로 배치된 화소(도면 중, PIX : 4 …)를 설치되어 있다.
상기의 화소(4)는 도 20에 도시한 바와 같이, 스위칭 소자인 화소 트랜지스터 SW와, 액정 용량 CL을 포함하는 화소 용량 CP(필요에 따라서 보조 용량 CS가 부가된다)로 구성된다. 이와 같은 화소(4)에 있어서, 액정 용량 CL에 전압이 인가되면, 액정의 투과율 또는 반사율이 변조되어, 화소 어레이(1 …)에 영상 신호 DAT에 따른 화상이 표시된다.
소스 드라이버(3)는 입력된 영상 신호 DAT를 샘플링하고, 이것에 대응한 계조 표시용 데이터를 각 데이터 신호선 SL으로 출력하도록 되어 있다. 게이트 드라이버(2)는 주사 신호선(GL …)을 순차 선택하고, 화소(4)내에 설치된 화소 트랜지스터 SW의 개폐를 제어하도록 되어 있다. 이에 따라, 각 데이터 신호선 SL으로 출력된 영상 신호(데이터)는 각 화소(4)에 기입됨과 동시에 보유된다.
그런데, 상기와 같은 종래의 액티브 매트릭스형 액정 표시 장치에서는, 글래스 등의 투명 기판상에 형성된 비정질 실리콘 박막이 화소 트랜지스터 SW의 재료로서 이용되고 있었다. 또한, 게이트 드라이버(2)나 소스 드라이버(3)는 각각 외부 부착의 집적 회로(IC)로 구성되어 있었다.
이것에 대하여, 최근 대화면화에 수반하는 화소 트랜지스터 SW의 구동력 향상이나, 구동 IC의 실장 코스트의 저감, 실장에 있어서의 신뢰성 등의 요구에따라, 화소 어레이(1)과 드라이버(2, 3)을 다결정 실리콘 박막을 이용하여 모놀리식으로 형성하는 기술이 개발되어, 보고되어 있다. 또한, 보다 대화면화 및 저코스트화를 목표로 하여 글래스의 왜곡점(약 600℃) 이하의 프로세스 온도에서 능동 소자를 글래스 기판상의 다결정 실리콘 박막으로 형성하는 것도 시도되고 있다.
예를 들면, 도 21에 도시한 액정 표시 장치는 글래스 기판 5상에 화소 어레이(1), 게이트 드라이버(2) 및 소스 드라이버(3)가 탑재되고, 또 여기에 타이밍 신호 생성 회로(6) 및 전원 전압 생성 회로(7)가 접속되는 구성을 채용하고 있다.
다음에, 소스 드라이버(3)의 구성에 대하여 설명한다. 소스 드라이버(3)로서는 입력되는 영상 신호의 차이로부터 아날로그형과 디지탈형으로 대별된다. 드라이버와 화소가 일체화된 다결정 실리콘 TFT 패널에서는, 그 회로 구성을 간소화하기 위하여 아나로그형, 특히 점순차(無順次) 구동 방식의 드라이버가 이용되는 경우가 많다. 한편, 최근 눈부시게 보급되고 있는 휴대 정보 단말 등에서는 영상 신호가 디지탈 신호이므로, 시스템 구성, 소비 전력 등의 관점에서 소스 드라이버(3)도 디지탈형인 것이 바람직하다.
이하에서는, 아날로그 드라이버의 일 예로서 점순차 구동 방식의 소스 드라이버 및 디지탈 드라이버의 일 예로서 멀티플렉서 방식의 소스 드라이버에 대하여 설명한다.
점순차 구동 방식의 아날로그형 소스 드라이버에서는, 도 27에 도시한 바와 같이 시프트 레지스터의 각단을 구성하는 주사 회로(11)에서 출력된 펄스 신호에 동기하여, 샘플링 스위치(13 …)가 개폐함에 따라, 영상 신호선에 입력된 아날로그 영상 신호 DAT(R, G, B의 3원색에 대응하는 신호)가 데이터 신호선 SL〔SL(R), SL(G), SL(B)〕에 출력된다. 여기에서, 버퍼 회로(12)는 주사 회로(11)에서 출력되는 펄스 신호를 취득하여 보유 및 증폭함과 동시에, 필요에 따라서 그것의 반전 신호를 생성하는 회로이다.
이와 같이, 점순차 구동 방식의 소스 드라이버에서는 상기 펄스 신호 폭의 시간내(수 십∼수 백 nsec)에서, 아날로그 영상 신호 DAT를 데이터 신호선(SL)으로 출력하는 필요가 있으므로, 대단히 특성이 우수한 구동력이 큰 트랜지스터가 샘플링 스위치(13)으로서 필요하게 된다. 또한, 아날로그 신호를 취급하기 때문에 각 트랜지스터 특성의 불균일을 대단히 작게 억제하지 않으면 안된다.
한편, 멀티플렉서 방식의 디지탈형 소스 드라이버는 다음과 같이 동작한다. 도 24에 도시한 바와 같이, 입력된 9비트의 디지탈 영상 신호 DIG(R, G, B의 삼원색에 대하여 각각 3비트의 신호)가 주사 회로(11)에서의 펄스 신호에 동기하여 래치(14 …)에서 1비트씩 샘플링된다.
그러면, 샘플링된 1비트의 신호는 전송 회로(15 …)에 의해 수평 귀선 기간내에 일괄하여 디코더(16 …)로 전송되어, 여기에서 부호화된다. 이 결과, 8개의 디코더 신호가 디코더(16 …)에서 RGB마다 출력되어, 8개의 아날로그 스위치(17 …)로 각각 공급된다. 그리고, 8개의 계조 전압 VGS의 어느 하나가 상기 디코더 신호에 기초하여 아날로그 스위치(17 …)에 의해 RGB마다 선택되어 데이터 신호선SL(R)·SL(G)·SL(B)으로 출력된다.
그런데, 상기와 같은 구동 방식에 있어서는 구동 회로 내부에는 앰프 등의 소비 전력이 큰 아날로그 회로는 이용되고 있지 않다. 이 때문에, 상대적으로 클럭 신호 등의 외부 입력 신호와 관련하는 소비 전력의 비율이 커져 있다. 이것은, 시프트 레지스터 이후에는 동시에 1단분의 회로(수단씩 병렬로 동작시키는 경우에는 수단분의 회로)밖에 동작하지 않는데 대하여, 외부 입력 신호가 동시에 전단(全段)의 회로에 입력되기 때문에 외부 입력 신호용 입력선의 용량성 부하가 극히 커지는 것에 기인한다.
특히, 상술한 드라이버·화소 일체형의 화상 표시 장치에서는, 그 능동 소자로서 다결정 실리콘 박막 트랜지스터가 이용되는 경우가 많다. 다결정 실리콘 박막 트랜지스터는 단결정 실리콘 트랜지스터에 비해 소자 사이즈가 크고, 또 구동 전압이 높기 때문에, 상기의 외부 입력 신호에 기초하는 소비 전력을 더욱 크게 하는 경향이 있다.
따라서, 상기와 같은 구동 방식을 채용하는 화상 표시 장치에 있어서는 외부 입력 신호의 부하를 작게하는 것이 저소비 전력화에 유효하다. 이것을 실현하는 기술로서 예를 들면, 특공소 63-50717호 공보에는 점순차 방식의 아날로그 형 데이터 신호선 구동 회로(데이터 샘플 회로)에서, 시프트 레지스터를 구성하는 복수의 플립플롭을 몇개의 군으로 분할하여, 일정 시간마다 각 군에 선택적으로 클럭 신호를 공급하는 방법이 개시되어 있다. 이에 따라, 시프트 레지스터의 소비 전력을 대폭적으로 저감할 수 있다.
한편, 멀티플렉서 방식의 디지탈형 데이터 신호선 구동 회로에 있어서도, 상술한 방법을 이용함으로서, 클럭 신호와 관련하는 소비 전압을 저감시키는 것은 가능하다. 그러나, 멀티플렉서 방식에서는 다수의 영상 신호선을 필요로하기 때문에, 이들 영상 신호선에 관련하는 전압을 무시할 수 없게 된다.
예를 들면, 512색의 화상을 표시하는 경우, 디지탈 영상 신호의 수는 9개(RGB각 3비트)로 되기 때문에, 이것들을 입력하기 위한 영상 신호선은 9개 필요하다. 이와 같이 영상 신호선이 다수 설치되어 있는 구성에 있어서, 영상 신호선에 관련하는 소비 전력은 표시 패턴에 따르지만, 클럭 신호선과 관련하는 소비 전력을 상회할 가능성이 높다. 그리고, 보다 많은 색으로 표시를 행하는 화상 표시 장치에서는 이 영향이 더욱 현저해진다는 것은 말할 필요도 없다.
본 발명의 목적은 디지탈 영상 신호선 및 클럭 신호선에 관련하는 소비 전력을 저감시킬 수 있는 데이터 신호선 구동 회로(데이터 신호 출력 회로) 및 이것을 이용한 화상 표시 장치를 제공하는 것이다.
본 발명의 복수 블록으로 분할된 데이터 신호 출력 회로는 상기의 목적을 달성하기 위하여,
클럭 신호에 동시하여 주사 신호를 순차 시프트시켜 출력하는 시프트 레지스터에서, 상기 블록에 의해 복수의 부분으로 분할되는 시프트 레지스터와,
입력된 디지탈 신호를 상기 주사 신호에 동기하여 샘플링함과 동시에, 샘플링된 상기 디지털 신호에 대응한 데이터 신호를 복수의 출력선에 각각 출력하는 선택 출력부에, 상기 시프트 레지스터와 같이 복수의 부분에 분할된 선택 출력부와,
상기 블록의 각각에 설치되고 적어도 각 블록내의 분할된 선택 출력부가 동작해야 할 기간에, 그 분할된 선택 출력부에 상기 디지탈 신호를 공급하는 공급 회로를 포함하고 있다.
상기의 구성에서는 각각의 블록에 공급 회로가 설치되어 있기 때문에, 어떤 특정 블록내의 선택 출력부가 동작해야 할 기간에 외부로부터 입력된 디지탈 신호는, 공급 회로에 의해 그 블록으로 공급된다. 따라서, 디지탈 신호는 동시에 모든 블록으로 공급되는 일은 없다. 그러므로, 디지탈 신호를 공급하기 위한 신호선(디지탈 신호선)의 실효적인 부하가 경감된다. 이 결과, 데이터 신호 출력 회로의 소비 전력을 크게 대폭적으로 저감할 수 있다.
본 발명의 또 다른 목적 특징 및 우수한 점은 이하에 나타내는 기재에 대해서 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명으로 명백해 질 것이다.
도 1은 본 발명의 제1 실시예에 관한 제1 데이터 신호 출력 회로의 구성을 도시한 블록도.
도 2는 제1 데이터 신호 출력 회로에 있어서의 시프트 레지스터부의 구성을 도시한 회로도.
도 3은 제1 데이터 신호 출력 회로의 더욱 구체적인 구성을 도시한 블록도.
도 4는 도 3의 제1 데이터 신호 출력 회로에 있어서의 공급 회로의 구성을 도시한 회로도.
도 5는 도 3의 제1 데이터 신호 출력 회로의 동작을 나타내는 타이밍차트.
도 6은 본 발명의 한 실시예에 관한 제2 데이터 신호 출력 회로의 구성을 도시한 블록도.
도 7은 제2 데이터 신호 출력 회로에 있어서의 공급 회로의 구성을 도시한 회로도.
도 8은 본 발명의 한 실시예에 관한 제3 데이터 신호 출력 회로의 구성을 도시한 블록도.
도 9는 제3 데이터 신호 출력 회로의 더욱 구체적인 구성을 도시한 블록도.
도 10은 도 9의 제3 데이터 신호 출력 회로에 있어서의 공급 회로의 구성을 도시한 회로도.
도 11은 도 9의 제3 데이터 신호 출력 회로의 동작을 나타내는 타이밍차트.
도 12는 제3 데이터 신호 출력 회로의 더욱 구체적인 다른 구성을 도시한 블록도.
도 13은 도 12의 제3 데이터 신호 출력 회로에 있어서의 공급 회로의 구성을 도시한 회로도.
도 14는 도 12의 제3 데이터 신호 출력 회로의 동작을 나타내는 타이밍차트.
도 15는 본 발명의 한 실시예에 관한 제4 데이터 신호 출력 회로의 구성을 도시한 블록도.
도 16은 제4 데이터 신호 출력 회로에 있어서의 공급 회로의 구성을 도시한 회로도.
도 17은 본 발명의 한 실시예에 관한 제5 데이터 신호 출력 회로의 구성을 도시한 블록도.
도 18은 제5 데이터 신호 출력 회로에 있어서의 공급 회로의 구성을 도시한 회로도.
도 19는 본 발명의 다른 실시예에 관한 제1 액정 표시 장치 및 종래의 액정 표시 장치에 공통하는 구성을 도시한 블록도.
도 20은 제1 액정 표시 장치에 있어서의 화소의 구성을 도시한 회로도,
도 21은 본 발명의 다른 실시예에 관한 제2 액정 표시 장치 및 종래의 액정 표시 장치에 공통하는 구성을 도시한 블록도.
도 22는 제2 액정 표시 장치에 이용되는 박막 트랜지스터의 구조를 도시한 단면도.
도 23(a) 내지 도 23(k)는 도 22의 박막 트랜지스터의 각 제조 공정에서의 구조를 도시한 단면도.
도 24는 제1 및 제2 액정 표시 장치 및 종래의 액정 표시 장치에 공통으로 이용되는 소스 드라이버(데이터 신호 출력 회로)의 구성을 도시한 블록도.
도 25는 본 발명의 다른 실시예에 관한 제3 액정 표시 장치의 구성을 도시한 블록도.
도 26은 제3 액정 표시 장치에 이용되는 소스 드라이버(데이터 신호 출력 회로)의 구성을 도시한 블록도.
도 27은 종래의 점순차(点順次) 구동 방식의 아날로그형 소스 드라이버의 구성을 도시한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 시프트 레지스터부(SR)
21a, 21b : 클럭드 인버터
21c : 인버터
21d : NAND 게이트
22 : 구동부(DV)
23 : 공급 회로(DV)
23a : NAND 게이트
23b : 인버터
<제1 실시예>
본 발명의 한 실시예에 대하여 도 1 내지 도 18에 기초하여 설명하면, 이하와 같다. 이하의 설명에서는 본 실시예에 관한 데이터 신호 출력 회로의 구체예로서 제1 내지 제5의 데이터 신호 출력 회로에 대하여 설명한다.
(제1 데이터 신호 출력 회로)
제1 데이터 신호 출력 회로는 도 1에 도시한 바와 같이, n개의 블록 BLK1∼BLKn으로 분할되어 있다. 블록 BLK1∼BLKn은 각각 시프트 레지스터부(도면 중, SR : 21 …과 구동부(도면 중 DV : 22 …)와, 공급 회로(도면 중, SUD : 23)을 구비하고 있다.
시프트 레지스터부(21)는 도2에 도시한 바와 같이, 클럭드 인버터(21a·21b) 와 인버터(21c)와 NAND 게이트(21c)로 되어있다. 클럭드 인버터(21a·21b) 및 인버터(21c)에 의해 래치가 구성되어 있다. 이 래치가 직렬 또한 다단(도 2에서는 3단만 도시함)으로 접속됨으로써, 시프트 레지스터가 구성된다.
이 시프트 레지스터에서는 스타트 펄스 SPS가 클럭 신호 CLK 및 그 반전 신호인 클럭 신호/CLK로 동기하여 순차 시프트된다. 인접하는 2개의 래치에서 출력되는 신호는 NAND 게이트(21d)에서 논리적 부정이 취해진다. 이 결과, 시프트 레지스터부(21 …)에서는 각각 펄스 신호(SRP1 ,SRP2 ,SRP3 ,…)이 출력된다.
구동부(22)는 디지탈 영상 신호(이후, 간단하게 영상 신호라 한다 : DIG)를 시프트 레지스터부(21)로부터의 펄스 신호 SRP에 동기하여 샘플링하고, 샘플링된 영상 신호 DIG에 기초하여 복수의 계조 전압에서 1개를 선택하여 데이터 신호로서 데이터 신호선(SL)으로 출력하는 회로이다. 구동부(22 …)는 데이터 신호선(SL …)에 각각 접속되어 있고, 전체로 선택 출력부를 구성하고 있다.
제1 공급 회로로서의 공급 회로(23)는 후술하는 바와 같이, m비트의 영상 신호 DIG를 선택적으로 블록 BLK1∼BLKn에 공급하는 회로이다. m은 영상 표시 색수에 대응한 비트수를 표시하고 있다. 따라서, 각 비트를 나타내는 신호를 공급하기 위하여 m개의 영상 신호선이 설치되어 있다. 이것은 후술하는 제2 내지 제5 데이터 신호 출력 회로에 대해서도 마찬가지다.
도 1에 도시한 제1 데이터 신호 출력 회로는, 더욱 구체적으로는 도 3에 도시한 바와 같이 구성된다. 또, 여기에서는 블록 BLK1∼BLKn을 대표하여 임의의 블록BLK1에 관하여 설명한다.
공급 회로(23)는 m비트의 영상 신호 DIG를 소정 기간에 블록 BLK1내의 구동부(22 …)로 공급하기 위하여 외부로부터 입력되는 블록 선택 신호 BLK1에 의해 제어되고 있다.
도 4에 도시한 바와 같이, 공급 회로(23)는 영상 신호선과 동수의 NAND 게이트(23a …) 및 인버터(23b …)를 갖고 있다. 이 공급 회로(23)에서는 NAND 게이트(23a …)에 의해 영상 신호 DIG를 구성하는 비트 신호 DIG(1)∼DIG(m)각각과 블록 선택 신호 BLK1과의 논리곱 부정이 취해진다. 그래서, NAND 게이트(23a …)로부터의 출력 신호는 다시 인버터(23b …)에서 반전된다. 이에 따라, 블록 선택 신호 BLK1이 액티브일 때에 영상 신호 DIGi[DIGi(1)∼DIGi(m)]가 출력되고, 블록 선택 신호 DKDi가 비액티브일때에 영상 신호 DIGi가 출력되지 않는다.
또, 영상 신호 DIGi가 블록BLKi로 공급되지 않을 때에는, 블록 BLKi내의 영상 신호선은 일정 전압으로 바이어스된다.
상기와 같이 구성되는 제1 데이터 신호 출력 회로의 동작을 도 5의 타이밍차트를 참조하여 설명한다.
먼저, 블록 BLK1, BLK2, BLK3, …에 있어서는 각각의 공급 회로(23 …)로부터, 블록 선택 신호 BKD1, BKD2, BKD3, …가 액티브(하이레벨)인 기간에 영상 신호 DIG1, DIG2, DIG3, …가 출력된다. 이 때, 영상 신호 DIG1, DIG2, DIG3, …에 있어서 선두부 및 말미부가 누락되지 않도록, 블록 선택 신호 BKD1, BKD2, BKD3, …는 소정 기간 중복하여 액티브로 된다.
한편, 블록 BLK1에 있어서의 시프트 레지스터부(21 …)에서는 클럭 신호 CLK에 동기하여 펄스 신호 SRP(1), SRP(2), SRP(3), …가 클럭 신호 CLK의 반클럭씩 지연되어 순차 출력된다. 블록 BLK2∼BLKn에 대해서도, 마찬가지로 시프트 레지스터부(21 …)에서 펄스 신호 SRP가 출력된다.
공급 회로(23)로부터의 영상 신호 DIGi는 블록 선택 신호 BKDi가 액티브인 기간에 시프트 레지스터부(21 …)로부터의 펄스 신호 SRP에 동기하여 구동부(22 …)에 각각 취득된다. 구동부(22 …)에서는 복수의 계조 전압(도시되지 않음)이 영상 신호 DIGi에 기초하여 선택된다. 선택된 계조 전압은 표시용 데이터 신호(데이터 신호)로서 데이터 신호선(SL …)로 출력된다.
상기와 같이, 제1 데이터 신호 출력 회로는 공급 회로(23 …)에 의해 필요 최소한의 기간에만, 분할된 블록 BLK1∼BLKn으로 영상 신호 DIG1∼DIGn을 공급하도록 되어 있다. 구체적으로는, 제1 데이터 신호 출력 회로는 블록 BLK1에 있어서 적어도 펄스 신호 SRPi가 시프트 레지스터부(21 …)에서 출력되고 있는 기간에 액티브가 되는 블록 선택 신호 BKDi에 기초하여 블록 BLKi에 영상 신호 DIGi를공급하거나, 다른 기간에 비 액티브로 되는 블록 선택 신호 BKDi에 기초하여 영상 신호 DIGi를 공급하지 않는다.
이에 따라, 구동부(22 …)에 영상 신호 DIG를 취득해야 할 기간이 블록 BLKi마다 정해지기 때문에, 필요한 영상 신호 DIGi만을 블록 BLKi에 공급할 수 있다. 이와 같이, 블록 BLKi에 선택적으로 영상 신호 DIGi를 공급함으로써, 영상 신호선의 실효적인 부하가 작아 진다. 그 결과, 영상 신호 DIG에 기초한 소비 전력을 대폭적으로 저감할 수 있다.
또한, 블록 BLK1∼BLKn에 대하여, 각각 최적의 블록 선택 신호 BKD1∼BKDn을 적당히 설정함으로써, 영상 신호 DIG가 동시에 공급되는 블록 BLKi가 필요 최소한으로 억제된다. 따라서, 영상 신호선의 부하의 경감을 더욱 진행하여 제1 데이터 신호 출력 회로의 저소비 전력화를 더욱 꾀할 수 있다.
또, 제1 데이터 신호 출력 회로에서는 분할수 n을 크게 하면, 영상 신호선의 실효적인 부하를 보다 작게 할 수 있다. 그 반면, 공급 회로(23 …)의 수가 증가하기 때문에, 공급 회로(23 …) 내의 부하에 의해 소비 전력이 증대함과 동시에 제1 데이터 신호 출력 회로의 규모가 커진다. 따라서, 제1 데이터 신호 출력 회로에 있어서의 토탈 소비 전력이나 회로 규모 등을 고려한 후에 최적의 분할수를 선택하는 것이 바람직하다.
(제2 데이터 신호 출력 회로)
제2 데이터 신호 출력 회로는 도6에 도시한 바와 같이 상술한 제1 데이터 신호 출력 회로와 마찬가지로 블록 BLK1∼BLKn로 분할되고, 또 블록 BLKx을구비하고 있다. 또한, 블록 BLK1∼BLKn은 공급 회로(23) 대신에 공급 회로(24)를 구비하고 있다. 블록 BLKx는 블록 BLKn의 다음 단에 설치되며, 1개의 시프트 레지스터부(21)을 갖고 있다. 이 시프트 레지스터부(21)는 블록 BLKn에 있어서의 최종단의 시프트 레지스터부(21)에 직렬로 접속됨과 동시에, 클럭 신호 CLK가 공급되고 있다.
또한, 블록(BLK1∼BLKn-1)에 있어서의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 각각 다음 단의 블록 BLK2∼BLKn의 공급 회로(24)에 공급되도록 되어 있다. 또한, 블록 BLK2∼BLKn에 있어서 처음단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 각각 전단의 블록 BLK1∼BLKn-1의 공급 회로(24)에 공급되도록 되어 있다.
또, 블록 BLK1에 있어서의 공급 회로(24)에는 스타트 펄스 SPS가 공급되며, 블록 BLKn에 있어서의 공급 회로(24)에는 블록 BLKx의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 공급되도록 되어 있다.
공급 회로(24)는 도7에 도시한 바와 같이 NOR 게이트(24a·24b), 인버터(24c), NAND 게이트(24d …) 및 인버터(24e …)를 갖고 있다. NOR 게이트(24a·24b)에 의해 RS 플립플롭이 구성되고, 이 RS 플립플롭와 인버터(24c)에 의해 선택 회로가 구성되어 있다.
블록 BLKi에 있어서의 공급 회로(24)에서는 전단의 블록 BLKi-1에 있어서의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 세트 신호 S로서 NOR 게이트(24a)에 입력된다. 이에 따라, NOR 게이트(24a)의 출력이 로우 레벨로 되기 때문에 그 다음 단에 설치되는 인버터(24c)에서 액티브 블록 선택 신호 BKDi가 출력된다. 그리고, NAND 게이트(24d …)에 의해 영상 신호 DIG[DIG(1)∼DIG(m)]과 블록 선택 신호 BKDi의 논리곱 부정이 취해지면, NAND 게이트(24d …)로부터 인버터(24e …)를 통하여 영상 신호 DIGi(DIGi(1)∼DIGi(m))가 출력된다.
한편, 블록 BLKi에 있어서의 공급 회로(24)에서는 다음 단의 블록 BLKi+1에서의 초단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 리셋 신호 R1으로서 NOR 게이트(24b)로 입력되기 때문에, 블록 선택 신호 BKDi가 비액티브로 된다. 따라서 인버터(24e …)로부터는 영상 신호 DIGi가 출력되지 않게 된다.
또, 영상 신호 DIGi가 블록 BLKi에 공급되지 않을 때는, 블록 BLKi내의 영상 신호선은 일정 전압으로 바이어스된다.
상기와 같이 구성되는 제2 데이터 신호 출력 회로에서는, 전단의 블록 BLKi-1에서의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP(세트 신호 S)에 의해, 블록 BLKi에의 영상 신호 DIGi의 공급이 개시된다. 또한, 다음 단의 블록 BLKi+1에서의 초단(初段)의 시프트 레지스터부(21)로부터의 펄스 신호 SRP(리셋 신호 R1)에 의해 블록 BLKi에의 영상 신호 DIGi의 공급이 정지된다. 따라서, 영상 신호 DIGi는 적어도 블록 BLKi에서의 구동부(22 …)에 취득되어야 할 기간에 블록 BLKi에 공급되며, 다른 기간에는 공급되지 않는다.
이와 같이, 제2 데이터 신호 출력 회로는 시프트 레지스터부(21)로부터의 펄스 신호 SRP를 이용하여 블록 BLKi의 내부에서 블록 선택 신호 BKDi를 생성하도록 되어 있다. 이에 따라, 블록 선택 신호 BKDi를 외부에서 공급할 필요가 없어지기 때문에, 블록 선택 신호 BKDi를 입력하기 위한 신호선이 불필요하게 된다. 따라서, 제1 데이터 신호 출력 회로보다도 저소비 전력화를 꾀할 수 있다. 또한, 제1 데이터 신호 출력 회로에 비하여 입력 단자수를 삭감함과 동시에, 제2 데이터 신호 출력 회로가 내장되는 외부 시스템의 구성을 단순화할 수 있다. 또, 블록 BLK1∼BLKn에 대해 최적의 펄스 신호 SRP를 이용하여 블록 선택 신호 BKD1∼BKDn를 설정하면, 영상 신호 DIG가 동시에 공급되는 블록 BLKi이 필요 최소한으로 억제된다.
또, 제2 데이터 신호 출력 회로도 제1 데이터 신호 출력 회로와 마찬가지로, 영상 신호선의 실효적인 부하를 작게할 수 있는 것은 물론이다. 그 결과, 영상 신호 DIG에 기초하여 소비 전력을 대폭적으로 저감할 수 있다.
(제3 데이터 신호 출력 회로)
제3 데이터 신호 출력 회로는 도 8에 도시한 바와 같이, 상술한 제1 데이터 신호 출력 회로와 기본적인 구성은 같지만, 블록 BLK1∼BLKn에 각각 공급 회로(도면 중, SUC : 25 …)가 부가되어 있다. 제2 공급 회로로서의 공급 회로(25)는 클럭 신호 CLK·/CLK를 선택적으로 블록 BLK1∼BLKn에 공급하는 회로이다.
도 8에 도시한 제3 데이터 신호 출력 회로는, 더욱 구체적으로는 도 9에 도시한 바와 같이 구성되어 있다. 또, 여기에서는 블록 BLK1∼BLKn에서의 임의의 블록 BLKi에 대하여 설명한다.
블록 BLKi에 있어서, 공급 회로(25)는 클럭 신호 CLK를 소정 기간에 블록 BLKi내의 시프트 레지스터부(21 …)로 공급하기 위하여, 외부로부터 입력되는 블록 선택 신호 BKDi에 의해 제어되고 있다.
도 10에 도시한 바와 같이, 공급 회로(25)는 NAND 게이트(25a) 및 인버터(25b·25c)를 갖고 있고, 블록 선택 신호 BKDi가 공급 회로(23)와 공통으로 공급되고 있다. 이 공급 회로(25)는 NAND 게이트(25a)에서 클럭 신호 CLK와 블록 선택 신호 BKDi의 논리곱 부정을 취하기 때문에, 블록 선택 신호 BKDi가 액티브일 때 클럭 신호 CLKi·/CLKi를 출력하고, 블록 선택 신호 BKDi가 비액티브일 때는, 클럭 신호 CLKi·/CLKi를 출력하지 않도록 되어 있다.
또, 클럭 신호 CLKi·/CLKi가 클럭 BLKi에 공급되지 않을 때는, 블록 BLKi내의 클럭 신호선은 일정 전압으로 바이어스된다.
상기와 같이 구성되는 제3 데이터 신호 출력 회로의 동작을 도 11의 타이밍차트를 참조하여 설명한다.
블록 BLK1, BLK2, BLK3, …에서는 각각의 공급 회로(25 …)로부터 블록 선택 신호 BKD1, BKD2, BKD3, …가 액티브(하이레벨)인 기간에 클럭 신호 CLK1, CLK2, CLK3, …(클럭 신호/CLKi은 도시 생략)가 출력된다. 이 때, 클럭 신호 CLK1, CLK2, CLK3, …에서의 선두 및 말미의 클럭이 누락되지 않도록, 블록 선택 신호 BKD1, BKD2, BKD3, …는 소정 기간 중복하여 액티브로 된다.
블록 BLK1에서의 시프트 레지스터부(21 …)에서는, 클럭 신호 CLKI에 동기하여 펄스 신호 SRP1(1), SRP1(2), SRP1(3), …가 순차 출력된다. 블록 BLK2∼BLKn에 대해서도, 마찬가지로 시프트 레지스터부(21 …)에서 펄스 신호 SRP가 출력된다.
한편, 제1 데이터 신호 출력 회로와 마찬가지로 하여, 블록 선택 신호 BKDi가 액티브인 기간에 영상 신호 DIGi가 공급 회로(23)에서 출력된다. 그리고, 이 영상 신호 DIGi가 펄스 신호 SRP에 동기하여 구동부(22 …)에 각각 취득되면, 구동부(22)에 의해 영상 신호 DIGi에 기초하여 선택된 계조 전압이 데이터 신호선 SL …로 출력된다.
상기와 같이, 도 9에 도시한 제3 데이터 신호 출력 회로는 분할된 BLK1∼BLKn에 공급 회로(25 …)에 의해 영상 신호 DIG1∼DIGn을 공급함과 동시에, 공급 회로(25 …)에 의해 클럭 신호 CLK1∼CLKn를 공급하도록 되어 있다. 구체적으로는, 이 제3 데이터 신호 출력 회로는 블록 BLKi에서 적어도 펄스 신호 SRPi가 시프트 레지스터부(21 …)로부터 출력되고 있는 기간 및 그 전후의 소정 기간에 액티브가 되는 블록 선택 신호 BKDi에 기초하여 블록 BLKi에 영상 신호 DIGi및 클럭 신호 CLKi를 공급하고, 다른 기간에 비액티브로 되는 블록 선택 신호 BKDi에 기초하여 영상 신호 DIGi및 클럭 신호 CLKi를 공급하지 않는다.
이에 따라, 구동부(22 …)에 영상 신호 DIGi를 취득해야 할 기간 및 시프트 레지스터부(21 …)에 클럭 신호 CLKi를 공급해야 할 기간이 블록 BLKi마다 정해진다. 따라서, 필요한 영상 신호 DIGi및 클럭 신호 CLKi만을 블록 BLKi에 공급할 수 있다. 이와 같이, 특정 블록 BLKi에 선택적으로 영상 신호 DIGi및 클럭 신호 CLKi공급함으로써, 클럭 신호 CLK는 모든 블록 BLK1∼BLKn에 동시에 공급되지는 않는다. 그러므로, 영상 신호선 및 클럭 신호선의 실효적인 부하를 작게 할 수 있다. 그 결과, 영상 신호 DIG 및 클럭 신호 CLK에 기초하는 소비 전력을 대폭적으로 저감할 수 있다.
또한, 각 공급 회로(23·25)에서 블록 선택 신호 BKDi를 공통화함으로써, 신호선의 수가 증가하는 일은 없다. 그러므로, 제3 데이터 신호 출력 회로의 입력 단자수의 증가를 억제함과 동시에, 제3 데이터 신호 출력 회로가 내장되는 외부 시스템의 구성을 단순화할 수 있다. 게다가, 블록 BLK1∼BLKn에 대해 블록 선택 신호 BKD1∼BKDn을 적당히 설정함으로써, 영상 신호 DIG 및 클럭 신호 CLK가 동시에 공급되는 블록 BLKi이 필요 최소한으로 억제된다. 따라서, 본 데이터 신호 출력 회로에서는 제2 데이터 신호 출력 회로에 비해 더욱 소비 전력을 저감할 수 있다.
그런데, 도 8에 도시한 제3 데이터 신호 출력 회로는, 더욱 구체적으로는 도 12에 도시한 바와 같이도 구성된다. 또, 여기에서도 블록 BLK1∼BLKn에서의 임의의 블록 BLKi에 대하여 설명한다.
블록 BLK1에서, 공급 회로(25)는 클럭 신호 CLK을 소정 기간에 블록 BLK1내의 시프트 레지스터부(21 …)로 공급하기 때문에, 외부로부터 입력되는 제2 블록 선택 신호로서의 블록 선택 신호 BKCi에 의해 제어되고 있다.
공급 회로(25)는 도 13에 도시한 바와 같이, NAND 게이트(25a) 및 인버터(25b·25c)를 갖고 있지만, 도 10에 도시한 공급 회로(25)와 달리, NAND 게이트(25a)에 블록 선택 신호 BKDi대신에 블록 선택 신호 BKCi가 입력된다. 따라서, 도 13의 공급 회로(25)는 블록 선택 신호 BKCi가 액티브일 때 클럭 신호 CLKi·/ CLKi를 출력하며, 블록 선택 신호 BKCi가 비액티브일 때에 클럭 신호 CLKi·/ CLKi를 출력하지 않도록 되어 있다.
상기와 같이 구성되는 제3 데이터 신호 출력 회로의 동작을 도 14의 타이밍 차트를 참조하여 설명한다.
블록 BLK1, BLK2, BLK3, …에서는, 각각의 공급 회로(25 …)에서 블록 선택 신호 BKC1, BKC2, BKC3, …가 액티브(하이레벨)인 기간에 클럭 신호 CLK1, CLK2, CLK3, …(클럭 신호/CLKi은 도시 생략)가 출력된다. 이 때, 클럭 신호 CLK1, CLK2, CLK3, …에서의 선두 및 말미의 클럭이 누락되지 않도록, 블록 선택 신호 BKC1, BKC2, BKC3, …는 소정 기간 중복하여 액티브로 된다.
블록 BLK1에서의 시프트 레지스터부(21 …)에서는, 클럭 신호 CLK1에 동기하여 펄스 신호 SRP1(1), SRP1(2), SRP1(3), …가 순차 출력된다. 블록 BLK2∼BLKn에 대해서도 마찬가지로 시프트 레지스터부(21 …)에서 펄스 신호 SRP가 출력된다.
한편, 영상 신호 DIGi는 제1 블록 선택 신호로서의 블록 선택 신호 BKDi가 액티브인 기간에 공급 회로(23)에서 출력되며, 또 펄스 신호 SRP에 동기하여 구동부(22 …)에 각각 취득된다. 그리고, 구동부(22 …)에 의해 영상 신호 DIGi에 기초하여 선택된 계조 전압이, 표시용 데이터 신호(데이터 신호)로서 데이터 신호선(SL …)으로 출력된다.
상기와 같이, 도 12에 도시한 제3 데이터 신호 출력 회로는 공급 회로(25 …)에 의해 필요 최소한의 기간에만 블록 BLK1∼BLKn에 각각 클럭 신호 CLK1∼CLKn을 공급하도록 되어 있다. 구체적으로는, 이 제3 데이터 신호 출력 회로는 블록 BLKi에서 적어도 펄스 신호 SRPi가 시프트 레지스터부(21 …)로부터 출력되고 있는 기간 및 그 전후의 소정 기간에 액티브로 되는 블록 선택 신호 BKCi에 기초하여 블록 BLKi에 클럭 신호 CLKi를 공급하고, 다른 기간에 비액티브된 블록 선택 신호 BKCi에 기초하여 클럭 신호 CLKi를 공급하지 않는다.
이에 따라, 시프트 레지스터부(21 …)에 클럭 신호 CLKi를 공급해야 할 기간이, 구동부(22 …)에 영상 신호 DIGi를 공급해야 할 기간과 독립하여 블록 BLKi마다 정해진다. 그러므로, 필요한 클럭 신호 CLKi만을 블록 BLKi에 공급할 수 있다. 그 결과, 이하와 같이 영상 신호 DIG와 클럭 신호 CLK로 각각의 최적의 신호 공급 기간을 설정하는 것이 가능하게 된다.
영상 신호 DIG는 펄스 신호 SRP가 시프트 레지스터부(21 …)로부터 출력되고 있는 기간에 외부로부터 입력되어 있다면, 블록 선택 신호 BKD의 액티브 기간끼리 중복 기간이 짧더라도 확실하게 블록 BLK로 공급된다. 그러나, 블록 선택 신호 BKC의 액티브 기간이 블록 선택 신호 BKD의 액티브 기간과 동일한 길이라면, 클럭 신호 CLK는 펄스 신호 SRP의 상승 및 하강을 확실하게 반송시킬 수 없게 된다.
이와 같은 장애를 해소하기 위해, 도 12에 도시한 제3 데이터 신호 출력 회로는 영상 신호 DIG와 클럭 신호 CLK에 대하여 각각 공급 회로(23·25)를 갖고, 각각의 블록 선택 신호 BKD·BKC로 영상 신호 DIG와 클럭 신호 CLK의 공급을 제어하도록 구성되어 있다. 그러므로, 도 14에 도시한 바와 같이 블록 선택 신호 BKCi가 액티브에서 비액티브로 변화하는 시기를 블록 선택 신호 BKDi의 같은 시기보다 지연시킴으로써, 보다 긴 기간 클럭 신호 CLKi를 공급할 수 있다.
이와 같이, 영상 신호 DIG의 공급과 클럭 신호 CLK의 공급이 각각 최적으로 제어된다. 따라서, 신호 공급의 최적화에 의해서도 저소비 전력화를 꾀할 수 있다.
또, 도 12에 도시한 제3 데이터 신호 출력 회로도, 도 9에 도시한 제3 데이터 신호 출력 회로와 마찬가지로, 블록 BLKi에 선택적으로 영상 신호 DIGi및 클럭 신호 CLKi를 공급함으로써, 영상 신호선 및 클럭 신호선의 실효적인 부하를 작게할 수 있음은 물론이다. 그 결과, 영상 신호 DIG 및 클럭 신호 CLK에 기초한 소비 전력을 대폭적으로 저감할 수 있다.
(제4 데이터 신호 출력 회로)
제4 데이터 신호 출력 회로는 도 15에 도시한 바와 같이, 상술한 제3 데이터 신호 출력 회로와 마찬가지로, 블록 BLK1∼BLKn으로 분할되어 있지만, 블록 BLK1∼BLKn이 공급 회로(23·25)와 다른 공급 회로(24·25)를 구비하고, 또 블록 BLKy를 구비하고 있다. 블록 BLKy는 블록 BLKn의 다음 단에 설치되며, 2개의 시프트 레지스터부(21)을 갖고 있다. 이들 시프트 레지스터부(21·21)는 블록 BLKn에서의 최종단의 시프트 레지스터부(21)에 직렬로 접속됨과 동시에, 클럭 신호 CLK 가 공급되고 있다.
블록 BLK1∼BLKn-1에서의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 각각 다음 단의 블록 BLK2∼BLKn의 공급 회로(24·26)에 공급 되도록 되어 있다. 또, 블록 BLK2∼BLKn에서의 초단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 각각 전단의 블록 BLK1∼BLKn-1의 공급 회로(24)에 공급되도록 되어 있다. 또한, 블록 BLK2∼BLKn에서의 제 2단의 시프트 레지스터부(21)로부터의 펄스 신호 SPS가, 각각 전단의 블록 BLK1∼BLKn-1의 공급 회로(26)에 공급되도록 되어 있다.
또, 블록 BLKi에서의 공급 회로(24·26)에는 스타트 펄스 SPS가 공급되도록 되어 있다. 또한, 블록 BLKn에서의 공급 회로(24·26)에는 블록 BLKy에서의 제1단과 제2단의 시프트 레지스터부(21·21)로부터의 펄스 신호 SRP가 각각 공급되도록 되어 있다.
제2 공급 회로로서의 공급 회로(26)는 도 16에 도시한 바와 같이 NOR 게이트(26a·26b), NAND 게이트(26c·26d) 및 인버터(26e·26f)를 갖고 있다. NOR 게이트(26a·26b)에 의해 RS 플립플롭이 구성되며, 이 RS 플립플롭와 NAND 게이트(26c)에 의해 제2 선택 회로가 구성되어 있다.
NAND 게이트(26c)에는 초기화 신호 /INT가 외부로부터 입력된다. 이 초기화 신호 /INT는 통상 비액티브(하이레벨)이며, 전극 투입시에 액티브로 되는 신호이다. 따라서, NAND 게이트(26c)는 NOR 게이트(26a)로부터의 출력 신호와 초기화 신호 /INT와의 논리곱 부정을 취함으로써, 제2 블록 선택 신호로서의 블록 선택 신호 BKCi을 출력하도록 되어 있다. 또한, 전원 투입시에는 모든 블록 선택 신호 BKCi를 출력함으로써, 내부 노드를 초기화하기 때문에 오동작을 방지할수 있다.
또, 초기화 신호 /INT을 입력하지 않은 경우는 RS 플립플롭의 다음 단의 NAND 게이트(26c) 대신에 인버터가 배치된다.
블록 BLK1에서의 공급 회로(26)에서는 전단의 블록 BLKi-1에서의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 세트 신호 S로서 NOR 게이트(26a)로 입력된다. 이에 따라, NOR 게이트(26a)의 출력이 비액티브가 되기 때문에, NAND 게이트(26c)에서는 액티브인 블록 선택 신호 BKCi가 출력된다.
그리고, NAND 게이트(26d)에서 클럭 신호 CLKi와 블록 선택 신호 BKCi와의 논리곱 부정이 취해짐으로써, NAND 게이트(26d)의 다음 단의 인버터(26e)에서 클럭 신호 CLKi가 출력된다. 또한, 인버터(26e)로부터의 클럭 신호 CLKi는 인버터(26f)에서 클럭 신호 /CLKi로 반전된다.
한편, 블록 BLKi에 있어서의 공급 회로(26)에서는 다음 단의 블록 BLKi+1에서의 제2단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 리셋 신호 R2로서 NOR 게이트(26b)에 입력되기 때문에, 블록 선택 신호 BKCi가 비액티브로 된다. 따라서, 인버터(26e·26f)에서는 클럭 신호 CLKi·/CLKi가 출력되지 않게 된다.
또, 클럭 신호 CLKi·/CLKi가 블록 BLKi에 공급되지 않을 때는, 블록 BLKi내의 클럭 신호선은 일정 전압으로 바이어스된다.
블록 BLKi에서의 공급 회로(24)는 제2 데이터 신호 출력 회로에 있어서의 공급 회로(24)와 마찬가지로 도 7에 도시한 바와 같이 구성되어 있다. 제4 데이터 신호 출력에서는 공급 회로(24)에 있어서의 RS 플립플롭(NOR 게이트 (24a·24b)) 및 인버터(24c)에 의해 제1 선택 회로가 구성되어 있다.
이에 따라, 전단의 블록 BLKi-1에서의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 세트 신호 S로서 NOR 게이트(24a)에 입력될 때에는 액티브의 블록 선택 신호 BKDi가 출력된다. 따라서, 공급 회로(24)에서는 영상 신호 DIGi가 출력된다. 한편, 다음 단의 블록 BLKi+1에서의 초단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 리셋 신호 Ri로서 NOR 게이트(24b)에 입력될 때에는, 인버터(24e …)에서는 영상 신호 DIGi가 출력되지 않게 된다.
또, 영상 신호 DIGi가 블록 BLKi에 공급되지 않을 때는 블록 BLKi내의 영상 신호선은 일정 전압으로 바이어스된다.
상기와 같이 구성되는 제4 데이터 신호 출력 회로에서는 도 14에 도시한 바와 같이, 전단의 블록 BLKi-1(예를 들면 BLK1)의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRPi-1(n)(예를 들면 SRP1(n))을 세트 신호 S로서 이용함으로써, 블록 BLKi에의 영상 신호 DIGi의 공급이 개시된다. 또한, 다음 단의 블록 BLKi+1에서의 초단의 시프트 레지스터부(21)로부터의 펄스 신호 SRPi+1(1)(예를 들면, 도시하지 않은 SRP3(n))을 리셋 신호 Ri로서 이용함으로써, 블록 BLKi에의 영상 신호 DIGi의 공급이 정지된다. 따라서, 영상 신호 DIGi는 적어도 블록 BLKi에서의 구동부(22 …)에 취득해야 할 기간에 블록 BLKi으로 공급되고, 다른 기간에는 공급되지 않는다.
한편, 전단의 블록 BLKi-1의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRPi-1(n)(세트 신호 S)에 의해 블록 BLKi에의 클럭 신호 CLKi·/CLKi의 공급이 개시된다. 또한, 다음 단의 블록 BLKi+1에서의 제2단의 시프트 레지스터부(21)로부터의 펄스 신호 SRPi+1(2)(예를 들면, 도시하지 않은 SRP3(2))를 리셋 신호 R2로서 이용함으로써, 블록 BLKi에의 클럭 신호 CLKi·/CLKi의 공급이 정지된다.
따라서, 영상 신호 DIGi는 적어도 블록 BLKi에서의 구동부(22 …)에 취득해야 할 기간에 블록에 공급되며 다른 기간에는 공급되지 않는다. 또한, 클럭 신호CLKi·/CLKi도 마찬가지로 하여 필요한 기간만 블록 BLKi에서의 시프트 레지스터부(21 …)로 공급되며, 다른 기간에는 공급되지 않는다.
이에 따라, 구동부(22 …)에 영상 신호 DIGi를 취득해야 할 기간 및 시프트 레지스터부(21 …)에 클럭 신호 CLKi를 공급해야 할 기간이 블록 BLKi마다 정해진다. 그러므로, 필요한 영상 신호 DIGi및 클럭 신호 CLKi만을 블록 BLKi에 공급할 수 있다. 이와 같이 블록 BLKi에 선택적으로 영상 신호 DIGi및 클럭 신호 CLKi를 공급함으로써, 영상 신호선 및 클럭 신호선의 실효적인 부하를 작게할 수 있다.
그 결과, 영상 신호 DIG 및 클럭 신호 CLK에 기초하는 소비 전력을 대폭적으로 저감할 수 있다.
또한, 제4 데이터 신호 출력 회로는 시프트 레지스터부(21 …)로부터의 펄스 신호 SRP를 이용하여, 블록 BLKi의 내부에서 블록 선택 신호 BKDi·BKCi를 생성하도록 되어 있다. 이에 따라, 블록 선택 신호 BKDi·BKCi를 외부에서 공급할 필요가 없어지므로, 블록 선택 신호 BKDi·BKCi를 입력하기 위한 신호선이 불필요하게 된다. 그러므로, 제3 데이터 신호 출력 회로에 비해 입력 단자수를 삭감함과 동시에, 제4 데이터 신호 출력 회로가 내장되는 외부 시스템의 구성을 단순화할 수 있다.
또한, 블록 BLK1를 공급해야 할 기간이, 영상 신호 DIGi를 공급해야 할 기간과 독립하여 결정되므로, 도 12에 도시한 제3 데이터 신호 출력 회로와 마찬가지로 영상 신호 DIG와 클럭 신호 CLK로 각각에 최적의 신호 공급 기간을 설정할 수 있게 된다.
게다가, 블록 BLKi∼BLKn에 대해 최적의 펄스 신호 SRP를 이용하여 블록 선택 신호 BKD1∼BKDn및 블록 선택 신호 BKCi∼BKCn를 설정하면, 영상 신호 DIG 및 클럭 신호 CLK가 동시에 공급되는 블록 BLKi가 필요 최소한으로 억제된다. 그리고, 이와 같은 신호 공급의 최적화에 의해 소비 전력을 저감할 수 있다.
(제5의 데이터 신호 출력 회로)
제5 데이터 신호 출력 회로는 도 17에 도시한 바와 같이, 상술한 제4 데이터 신호 출력 회로와 마찬가지로, 블록 BLK1∼BLKn으로 분할됨과 동시에, 블록 BLKy를 구비하고 있지만, 블록 BLK1∼BLKn이 공급 회로(24·26)와 다른 공급 회로(28)을 구비하고 있다. 이 공급 회로(28)는 제1 및 제2 공급 회로를 구성하고 있다.
블록 BLK1∼BLKn-1에서의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 각각 다음 단의 블록 BLK2∼BLKn의 공급 회로(28)에 공급되도록 되어 있다. 또, 블록 BLK2∼BLKn에서의 제2단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 각각 전단의 블록 BLK1∼BLKn-1의 공급 회로(28)에 공급되도록 되어 있다.
또, 블록 BLKi에 있어서의 공급 회로(28)에는 스타트 펄스 SPS가 공급되도록 되어 있다. 또한, 블록 BLKn에서의 공급 회로(28)에는 블록 BLKy에서의 제2단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 공급되도록 되어 있다.
공급 회로(28)는 도 18에 도시한 바와 같이, NOR 게이트(28a·28b), NAND 게이트(28c·28d), 인버터 (28e·28f), NAND 게이트(28g …) 및 인버터(28h …)를 갖고 있다. NOR 게이트(28a·28b)에 의해 RS 플립플롭이 구성되며, 이 RS 플립플롭 및 NAND 게이트(28c)에 의해 선택 회로가 구성되어 있다.
NAND 게이트(28c)에는 상술한 초기화 신호 /INT가 외부로부터 입력된다. 따라서, NAND 게이트(28c)는 NOR 게이트(28a)에서의 출력 신호와 초기화 신호 /INT의 논리곱 부정을 취함으로써, 블록 선택 신호 BKDi를 출력하도록 되어 있다. 또한 전원 투입시에는 상술한 바와 같이, 모든 블록 선택 신호 BKDi를 출력함으로써, 오동작을 방지할 수 있다.
또, 초기화 신호 /INT를 입력하지 않는 경우는 RS 플립플롭의 다음 단의 NAND 게이트(28c) 대신에 인버터가 배치된다.
블록 BLK1에 있어서의 공급 회로(28)에서는 전단의 블록 BLKi-1에 있어서의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 세트 신호 S로서 NOR 게이트(28a)에 입력된다. 이에 따라, NOR 게이트(28a)의 출력이 비액티브로 되므로, NAND 게이트(28c)에서는 액티브인 블록 선택 신호 BKDi가 출력된다.
그리고, NAND 게이트(28d)에 의해 클럭 신호 CLK와 블록 선택 신호 BKDi와의 논리곱 부정이 취해져, NAND 게이트(28d)로부터의 출력 신호가 인버터(28e)에서 반전되어 클럭 신호 CLKi가 출력된다. 또한, 인버터(28e)에서의 출력 신호가 인버터(28f)에서 반전되어 클럭 신호 /CLKi가 출력된다. 또, NAND 게이트(28g …)에서 영상 신호 DIG를 구성하는 비트 신호 DIGi(1)∼DKGi(m)와 블록 선택 신호 BKDi와의 논리곱 부정이 취해져, NAND 게이트(28g …)에서의 출력 신호가 인버터(28h …)에서 반전되어 영상 신호 DIGi(DIGi(1)∼DKGi(m))가 출력된다.
한편, 블록 BLKi에 있어서의 공급 회로(28)에서는, 후단의 블록 BLKi+1에 있어서의 제2단의 시프트 레지스터부(21)로부터의 펄스 신호 SRP가 리셋 신호 R2로서 NOR 게이트(28b)에 입력되므로, 블록 선택 신호 BKDi가 비액티브로 된다. 따라서, 인버터(28e·28f)에서는 클럭 신호 CLK1·/CLKi가 출력되지 않게 되고, 인버터(28h …)에서는 영상 신호 DIGi가 출력되지 않게 된다.
또, 영상 신호 DIGi가 블록 BLKi에 공급되지 않을 때는, 블록 BLKi내의 영상 신호선은 일정 전압으로 바이어스된다. 또한, 클럭 신호 CLKi가 블록 BLKi에 공급되지 않을 때는 블록 BLKi내의 클럭 신호선은 일정 전압으로 바이어스된다.
상기와 같이 구성되는 제5 데이터 신호 출력 회로에서는, 도 11에 도시한 바와 같이 전단의 블록 BLKi-1의 최종단의 시프트 레지스터부(21)로부터의 펄스 신호 SRPi-1(n)(SRP1(n))를 세트 신호 S로서 이용함으로써, 블록 BLKi에의 영상 신호 DIGi및 클럭 신호 CLKi·/CLKi의 공급이 개시된다. 또한, 후단의 블록 BLKi+1에 있어서의 제2단의 시프트 레지스터부(21)로부터의 펄스 신호 SRPi+1(2)(예를 들면, 도시하지 않은 SRP3(2))를 리셋 신호 R2로서 이용함으로써, 블록 BLKi에의 영상 신호 DIGi및 클럭 신호 CLKi·/CLKi의 공급이 정지된다.
따라서, 영상 신호 DIGi는 적어도 블록 BLKi에서의 구동부(22 …)에 취득해야 할 기간에 블록으로 공급되며, 다른 기간에는 공급되지 않는다. 또한, 클럭 신호CLKi·/CLKi도 마찬가지로 하여 필요한 기간만 블록 BLKi에서의 시프트 레지스터부(21 …)에 공급되며, 다른 기간에는 공급되지 않는다.
이에 따라, 구동부(22 …)에 영상 신호 DIGi를 취득해야 할 기간 및 시프트 레지스터부(21 …)에 클럭 신호 CLKi를 공급해야 할 기간이 블록 BLKi마다 정해지므로, 필요한 영상 신호 DIGi및 클럭 신호 CLKi만을 블록 BLKi에 공급할 수 있다. 이와 같이 블록 BLKi에 선택적으로 영상 신호 DIGi및 클럭 신호 CLKi를 공급한으로써, 영상 신호선 및 클럭 신호선의 실효적인 부하를 작게 할 수 있다.
그 결과, 영상 신호 DIG 및 클럭 신호 CLK에 기초하여 소비 전력을 대폭적으로 저감할 수 있다.
또한, 제5 데이차 신호 출력 회로는 시프트 레지스터부(21 …)로부터의 펄스 신호 SRP를 이용하여, 블록 BLKi내부에서 블록 선택 신호 BKDi를 생성하도록 되어 있다. 이에 따라, 블록 선택 신호 BKDi를 외부로부터 공급할 필요가 없어지므로, 블록 선택 신호 BKDi를 입력하기 위한 신호선이 불필요하게 된다. 그러므로, 제4 데이터 신호 출력 회로와 마찬가지로, 입력 단자수를 삭감함과 동시에, 외부 시스템의 구성을 단순화할 수 있다.
또한, 공급 회로(28)는 블록 선택 신호 BKDi에 의해 영상 신호 DIG 및 클럭 신호 CLK 공급을 제어하도록 되어 있다. 그러므로, 공급 회로(28)에서 영상 신호 DIG의 공급부와 클럭 신호 CLK의 공급부에서 NOR 게이트(28a·28b) 및 NAND 게이트(28c)로 이루어지는 선택 회로가 공통화된다. 따라서, 제5 데이터 신호 출력 회로는 제4 데이터 신호 출력 회로와 같이 영상 신호 DIG 및 클럭 신호 CLK의 공급을 독립하여 제어할 수는 없지만, 공급 회로(28)의 구성이 간소하게 되므로, 제4 데이터 신호 출력 회로에 비해 회로 규격을 작게 할 수 있고, 또 소비 전력을 저감시킬 수 있다.
게다가, 블록 BLKi∼BLKn에 대해 최적의 펄스 신호 SRP를 이용하여 블록 선택 신호 BKD1∼BKD를 설정하면, 영상 신호 DIG 및 클럭 신호 CLK가 동시에 공급되는 블록 BLKi을 필요 최소한으로 억제할 수 있게 된다.
<제2 실시예>
본 발명의 다른 실시예에 대하여 도 19 내지 도 26에 기초하여 설명하면, 이하와 같다. 다음의 설명에서는 본 실시예에 관한 영상 표시 장치의 구체예로서 제1 내지 제3 액정 표시 장치에 대하여 설명한다.
(제1 액정 표시 장치)
제1 액정 표시 장치는 도 19에 도시한 바와 같이, 화소 어레이(1)와, 주사 신호선 구동 회로(이후, 게이트 드라이버라 한다 : 2)와, 데이터 신호선 구동 회로(이후, 소스 드라이버라 한다 : 33)로 이루어져 있다. 화소 어레이(1)는 서로 교차하는 다수의 주사 신호선(GL …)과 다수 데이터 신호선(SL …)을 구비하고 있고, 인접하는 2개의 주사 신호선(GL·GL)과 인접한 2개의 데이터 신호선(SL·SL)으로 포위된 부분에 화소(도면 중, PIX로 표시됨 : 4 …)가 매트릭스형으로 배치되어 있다.
데이터 신호 출력 회로로서의 소스 드라이버(33)는 클럭 신호 CKS 등의 타이밍 신호에 동기하여 입력된 영상 신호 DIG를 샘플링하고, 이것에 대응된 계조 표시용 데이터를 각 데이터 신호선 SL에 출력하도록 되어 있다. 기입 제어 회로로서의 게이트 드라이버(2)는 클럭 신호 CKC 등의 타이밍 신호에 동기하여 주사 신호선 GL …을 순차 선택하여, 화소(4 …) 내에 각각 설치된 후술하는 화소 트랜지스터 SW …의 개폐를 제어하도록 되어 있다. 이에 따라, 각 데이터 신호선 SL에 출력된, 영상 신호에 따른 계조 표시용 데이터(계조 전압)는 각 화소(4)에 기입됨과 동시에 보유된다.
상기의 화소(4)는 도 20에 도시한 바와 같이, 스위칭 소자인 화소 트랜지스터 SW와 화소 용량 CP에 의해 구성된다. 화소 용량 CP는 액정 용량 CL및 필요에 따라서 부가되는 보조 용량 CS로 이루어진다. 도 20에 있어서, 화소 트랜지스터 SW의 소스 및 드라이버를 통하여 데이터 신호선(소스선) SL과 화소 용량 CP의 한쪽 전극이 접속되고, 전계 효과 트랜지스터로 이루어지는 화소 트랜지스터 SW의 게이트는 주사 신호선(게이트선) GL에 접속되며, 화소 용량 CP의 다른쪽 방향의 전극은 전화소(4 …)에 공통의 공통 전극(도시하지 않음)에 접속되어 있다. 그리고, 각 액정 용량 CL에 전압(계조 전압)이 인가되면, 액정의 투과율 또는 반사율이 변조되어, 화소 어레이(1 …)에 영상 신호 DIG에 따른 화상이 표시된다.
또, 상기의 공통 전극은 화소(4 …)가 각각 갖는 도시하지 않은 화소 전극에 액정층을 사이에 두고 대향하도록 설치되어 있다.
액정 표시 장치와 같은 화상 표시 장치에서는 저소비 전력화를 꾀하기 위하여, 구동 회로의 소비 전력을 저감시키는 것이 유효하다. 이에 대하여, 상기의 소스 드라이버(33)는 상기 제1 내지 제5 데이터 신호 출력 회로의 어느 것으로 구성되어 있다.
이에 따라, 상술한 바와 같이 각 데이터 신호 출력 회로에서 영상 신호 및 클럭 신호에 기초하여 발생하는 소비 전력이 삭감되기 때문에, 저소비 전력의 화상 표시 장치를 실현할 수 있다. 또한, 소스 드라이버(33)에 있어서는 상술한 바와 같이, 적어도 디지탈 영상 신호 DIG가 모든 클럭에 동시에 공급되지는 않는다. 그러므로, 영상 신호 DIG를 공급하기 위한 신호선의 실효적인 부하를 경감할 수 있다. 게다가, 소스 드라이버(33)가 상기 제3 내지 제5 데이터 신호 출력 회로의 어느 것으로 구성되어 있는 경우, 클럭 신호 CLK를 공급하기 위한 신호선의 실효적인 부하를 경감할 수 있다.
따라서, 소스 드라이버(33)의 소비 전력이 대폭적으로 저감되어, 제1 액정 표시 장치의 저소비 전력화를 꾀할 수 있다. 특히, 영상 신호 DIG가 다계조일수록, 영상 신호 DIG를 공급하기 위한 신호선의 수가 증가하기 때문에, 그 효과가 현저해 진다.
(제2 액정 표시 장치)
제2 액정 표시 장치는 도 21에 도시한 바와 같이, 제1 액정 표시 장치와 마찬가지로, 화소 어레이(1)와, 게이트 드라이버(2)와, 소스 드라이버(33)을 구비하고 있고, 또 타이밍 신호 생성 회로(이후, 타이밍 회로라 한다 : 6)와, 전원 전압 생성 회로(이후, 전원 회로라 한다 : 7)를 구비하고 있다.
이 제2 액정 표시 장치에서는 게이트 드라이버(2) 및 소스 드라이버(33)가 화소 어레이(1)와 함께, 절연성 기판, 예를 들면 글래스 기판(5)상에 형성되어 있다. 절연성 기판(기판)으로서는 사파이어 기판, 석영 기판, 무알칼리 글래스 등이 이용되는 경우가 많다. 또한, 화소 트랜지스터 SW …로서 박막 트랜지스터가 이용되며, 게이트 드라이버(2) 및 소스 드라이버(33)는 박막 트랜지스터에 의해 구성되어 있다.
타이밍 회로(6)은 게이트 드라이버(2)에 공급하기 위한 타이밍 신호, 즉 클럭 신호 CKG, 스타트 펄스 SPG, 동기 신호 GPS 등을 출력하도록 되어 있다. 또한, 타이밍 회로(6)는 소스 드라이버(33)에 공급하기 위한 영상 신호 DIG 및 클럭 신호 CKS(클럭 신호 CLK), 스타트 펄스 SPS 등의 타이밍 신호를 출력하도록 되어 있다.
전원 회로(7)는 게이트 드라이버(2)에 공급되는 고전위측의 전원 전압 VGH과 저전위측의 전원 전압 VGL을 출력함과 동시에, 소스 드라이버(33)에 공급하는 고전위측의 전원 전압 VSH와 저전위측의 전압 전압 VSL을 출력하도록 되어 있다. 또한, 전원 회로(7)은 상기의 공통 전극에 공급하는 공통 전위 COM을 출력하도록 되어 있다. 또한, 전원 회로(7)는 후술하는 복수의 계조 전압을 출력하도록 되어 있다.
이와 같이 구성되는 제2 액정 표시 장치에 있어서도 소스 드라이버(33)가 상기의 제1 내지 제5 데이터 신호 출력 회로의 어느 것으로 구성되어 있으므로, 제1 액정 표시 장치와 마찬가지로, 저소비 전력화를 실현할 수 있다.
그런데, 상기의 박막 트랜지스터는 도 22에 도시한 바와 같은 구조를 갖는 다결정 실리콘 박막 트랜지스터이다. 이 구조에서는 글래스 기판(5)상에 오염 방지용 실리콘 산화막(41)이 퇴적되어 있고, 그 위에 전계 효과 트랜지스터가 형성되어 있다.
상기의 박막 트랜지스터는 실리콘 산화막(41)상에 형성된 다결정 실리콘 박막(42)과, 또 그 위에 형성된 게이트 절연막(43), 게이트 전극(44), 층간 절연막(45) 및 금속 배선(46·46)으로 구성되어 있다. 다결정 실리콘 박막(42)은 채널 영역(42a), 소스 영역(42b) 및 드레인 영역(42c)으로 이루어진다.
이와 같은 구성에 의해 글래스 기판(5)의 외부에서는, 타이밍 회로(6)로부터의 타이밍 신호 및 영상 신호와, 전압 회로(7)로부터의 각종 전압이 입력될 뿐이다. 그러므로, 제2 액정 표시 장치에서는 외부 장착된 IC를 드라이버로서 이용한 액정 표시 장치에 비해, 글래스 기판(5)에의 입력 단자수가 적어진다. 그 결과, 글래스 기판(5)에 부품을 실장하기 위한 코스트나 그 실장에 수반하는 불량의 발생을 저감할 수 있다.
또한, 박막 트랜지스터는 소자 사이즈가 크고, 또 구동 전압이 높아지는 경향이 있다. 따라서, 이와 같은 박막 트랜지스터로 구성되는 회로는 일반적으로 소스 드라이버에서 영상 신호선 및 클럭 신호선의 부하를 증가시켜, 소비 전력도 커지는 경향이다. 이 때문에, 소스 드라이버(33)에 앰프 등의 소비 전력이 큰 회로가 내장되지 않은 경우, 소스 드라이버(33)의 소비 전력에 있어서, 영상 신호 DIG, 클럭 신호 CKS 등의 공급에 수반하는 소비 전력이 차지하는 비율이 커진다.
그러나, 본 액정 표시 장치에서는 소스 드라이버(33)가 상술한 제1 내지 제5 데이터 신호 출력 회로의 어느 것으로 구성되어 있기 때문에, 상기와 같이 신호선의 실효적인 부하가 경감된다. 그러므로, 스스 드라이버(33) 및 화소 어레이(1)를 구성하는 트랜지스터가 동일 글래스 기판(5)상에 형성된 박막 트랜지스터일지라도 제1 액정 표시 장치와 마찬가지로, 신호선의 실효적인 부하가 경감된다. 따라서, 저소비 전력화가 어려운 박막 트랜지스터를 이용한 소스 드라이버에서도 용이하게 소비 전력의 저감을 실현할 수 있다.
또, 본 액정 표시 장치에서는 도 22에 도시한 구조에 한하지 않고, 단결정 실리콘 박막 트랜지스터, 비정질 실리콘 박막 트랜지스터, 또는 다른 재료로 이루어지는 박막 트랜지스터도 적용하는 것이 가능하다.
상기의 박막 트랜지스터는, 예를 들면 이하의 프로세스에 의해 제조된다.
먼저, 도 23(a)에 도시한 글래스 기판(5)상에 비정질 실리콘 박막 a-Si를 퇴적시킨다(도23(b)). 계속하여, 그 비정질 실리콘 박막 a-Si에 엑시머 레이저를 조사함으로써 다결정 실리콘 박막(42)을 형성한다(도23(c)). 이 다결정 실리콘 박막(42)를 원하는 형상으로 패터닝하고(도23(d)), 그 위에 이산화실리콘으로 이루어지는 게이트 절연막(43)을 형성한다(도23(e)).
또한, 게이트 전극(44)을 알루미늄 등으로 형성한다(도23(f)). 그 후, 다결정 실리콘 박막(42·42)에서 각각 소스 영역42(b) 및 드레인 영역(42c)으로 되어야 할 부분에 불순물(n형 영역에는 인, p형 영역에는 비소)를 주입한다(도 23(g, h)). n형 영역에 불순물을 주입할 때에는, p형 영역을 레지스터(48)로 마스크하고(도23(g)), p형 영역에 불순물을 주입할 때에는 n형 영역을 레지스터(48)로 마스크한다(도23(h).
그리고, 이산화실리콘, 질화실리콘 등으로 이루어지는 층간 절연막(45)을 퇴적시켜(도 23(i)), 층간 절연막(45)에 콘택트홀(45a …)을 형성한다(도23(j)). 마지막으로, 콘택트홀(45a …)에 알루미늄 등의 금속 배선(46 …)을 형성한다(도23(k)).
상기 프로세스에 있어서의 최고 온도는, 게이트 절연막(43)을 형성할 때의 60℃ 이하이다. 따라서, 절연성 기판으로서 이열성이 극히 높은 고가의 석영 기판을 이용할 필요가 없어지며, 미국의 코닉사제의 1737 글래스와 같은 염가의 고내열성 글래스를 사용할 수 있다. 그러므로, 액정 표시 장치를 염가로 제공하는 것이 가능해진다.
또, 액정 표시 장치의 제조에 있어서는 도시하지 않았지만, 상기와 같이 하여 제조된 박막 트랜지스터의 위에, 또 다른 층간 절연막을 사이에 두고 투명 전극(투과형 액정 표시 장치의 경우) 또는 반사 전극(반사형 액정 표시 장치의 경우)를 형성한다.
상기의 프로세스를 채용함으로써, 염가로 대면적의 글래스 기판상에 다결정 실리콘 박막 트랜지스터를 형성할 수 있다. 그러므로, 액정 표시 장치의 저코스트화 및 대형화를 용이하게 실현할 수 있다.
또한, 이와 같은 비교적 저온에서 형성된 다결정 실리콘 박막 트랜지스터는 단결정 실리콘 트랜지스터에 비해 그 소자 사이즈가 크고, 또 구동 전압이 높다. 따라서, 소스 드라이버(33)을 구성하는 박막 트랜지스터에 다결정 실리콘 박막 트랜지스터를 이용한 경우에는 상술한 영상 신호 및 클럭 신호에 기초하여 발생하는 소비 전력이 커진다. 그러나, 소스 드라이버(33)가 제1 내지 제5 데이터 신호 출력 회로에 의해 구성되기 때문에, 소비 전력의 저감을 꾀하는 한편, 고이동도와 같은 다결정 실리콘 박막 트랜지스터의 제특성을 활용할 수 있다.
(소스 드라이버)
상기 제1 또는 제2 액정 표시 장치에 이용되는 소스 드라이버(33)의 구체 예를 도24에 기초하여 설명한다.
이 소스 드라이버(33)에는 R, G, B의 삼원색에 대하여 각각 3비트의 신호로이루어진 9비트의 영상 신호 DIG(512색 상당)가 입력되어 있다. 또한, 소스 드라이버(33)는 멀티플렉서 방식의 디지탈형 소스 드라이버로서, 주사 회로(11 …), 래치(14 …), 전송 회로(15 …), 디코더(16 …) 및 아날로그 스위치(17 …)를 구비하고 있다.
래치(14), 전송 회로(15) 및 디코더(16)는 RGB에 대하여 각각 1개씩 설치되어 있다. 또한, 아날로그 스위치(17)는 RGB에 대하여 각각 8개씩 설치되어 있다.
주사 회로(11)는 상술한 시프트 레지스터부(21)에 상항하는 회로이며, 클럭 신호 CKS에 의해 스타트 펄스 SPS를 순차 다음 단의 주사 회로(11)로 시프트시키도록 되어 있다. 주사 회로(11)에서는 RGB에 대하여 3개씩의 펄스 신호가 출력된다.
래치(14)는 주사 회로(11)에서 동시에 출력되는 3개의 펄스 신호에 동기하여, 영상 신호 DIG로부터 RGB에 대하여 각각 3비트의 신호를 샘플링하도록 되어 있다. 전송 회로(15)는 1 수평 주사 기간분의 영상 신호 DIG를 수평 귀선 기간내에 일괄 전송하는 회로이다. 디코더(16)는 래치(14)에서 샘플링된 RGB 각각 3비트의 신호로 디코드 처리를 실시함으로써, 8개의 디코드 신호를 출력하는 회로이다. 디코드 신호는 각각 다른 기간에 액티브로 된다.
RGB마다의 8개의 아날로그 스위치(17 …)는 8개의 계조 전원선에 개별적으로 접속되어 있다. 이들 아날로그 스위치(17 …)는 각각 디코더(16)로부터의 디코드 신호에 기초하여 RGB마다 1개씩 도통함으로써, 그 계조 전원선에 공급된 계조 전압 VGS를 출력하도록 되어 있다.
또, 상기의 계조 전원선에는 각각 다른 계조 전압 VGS가 상술한 전원 회로(7)에 의해 공급되고 있다.
RGB마다 할당되는 상기의 래치(14), 전송 회로(15), 디코더(16) 및 아날로그 스위치(17 …)에 의해 상술한 구동부(22)가 구성된다.
상기와 같이 구성되는 소스 드라이버에서는 영상 신호 DIG가 주사 회로(11)로부터의 펄스 신호에 동기하여 래치(14 …)에서 샘플링된다. 샘플링된 신호는 전송 회로(15 …)에 의해 전송 신호 TRP에 동기하여 수평 귀선 기간내에 일괄하여 디코더(16)로 전송된다. 디코더(16)에서는 래치(14 …)를 경유한 3비트의 신호가 부호화됨으로써 8개의 디코드 신호가 얻어진다.
그리고, 8개의 계조 전압 VGS의 어떤 것이, 상기 디코드 신호에 기초하여 아날로그 스위치(17 …)에 의해 선택된다. 여기에서, 전송 회로(15 …)에 의해 신호가 전송되면, 계조 전압 VGS를 데이터 신호선 SL으로 출력하기 위한 기간이, 거의 1 수평 주사 기간분만큼 확보된다. 선택된 RGB마다의 계조 전압 VGB는 아날로그 스위치(17 …)를 통하여 각각 데이터 신호선 SL(R)·SL(G)·SL(B)로 출력된다.
상기의 소스 드라이버에 있어서, 영상 신호 DIG 및 클럭 신호 CKS를 상기 제1 내지 제5 데이터 신호 출력 회로의 어느 공급 회로를 이용하여 선택적으로 공급함으로써, 영상 신호 DIG 및 클럭 신호 CKS에 기초하여 발생하는 소비 전력을 대폭적으로 저감할 수 있다. 그 결과, 멀티플렉서 방식의 디지탈형 소스 드라이버를 구비한 액정 표시 장치에서도 용이하게 저소비 전력화를 꾀할 수 있다.
또한, 본 소스 드라이버에서는 계조 전압 VGS(표시용 데이터 신호)의 출력이 복수 비트의 영상 신호 DIG에 따라서 행해지므로, 앰프 등의 소비 전력이 큰 회로를 필요로 하지 않는다. 이 때문에, 소스 드라이버의 소비 전력에 있어서 영상 신호 DIG, 클럭 신호 CKS 등의 공급에 수반하는 소비 전력이 차지하는 비율이 커진다. 그러나, 본 소스 드라이버에서는 상술한 소스 드라이버(33)와 마찬가지로, 신호선의 실효적인 부하가 경감되므로 소스 드라이버의 소비 전력을 저감할 수 있다.
(제3 액정 표시 장치)
제3 액정 표시 장치는 제1 또는 2의 액정 표시 장치와 동일하게 구성되어 있지만, 도 25에 도시한 바와 같이, 화소(4)의 구성이 다르다. 즉, 각 화소(4)는 면적이 다른 3개의 부화소(4a∼4c)로 이루어져 있다. 부화소(4a∼4c)에는 각각 별개의 데이터 신호선 SL …이 화소 트랜지스터 SW …를 통하여 접속되어 있다. 또한, 부화소(4a∼4c)는 2치의 신호(계조 표시용 데이터)에 의해 구동되고 있으며, 각각의 면적비에 기초하여 계조 표시를 행하도록 되어 있다.
면적 계조 표시법이라 불리는 이 표시법에서는 2치의 신호를 구동에 이용하고 있기 때문에, 화소 트랜지스터 SW …의 특성 불균일의 영향뿐만 아니라, 잡음의 영향이 계조 표시용 데이터에 이르기 어렵게 된다. 그러므로, 표시를 양호하게 행할수 있으며, 특히 상술한 박막 트랜지스터에 의해 구성된 소스 드라이버(33)에서도양호한 표시를 기대할 수 있다.
제3 액정 표시 장치에 있어서의 소스 드라이버(33)는 상기의 면적 계조 표시법을 실현하기 위해, 도 26에 도시한 바와 같이 주사 회로(11 …), 래치(14 …), 전송 회로(15 …), 배타적 논리합 회로(도면 중, XOR 회로 : 18 …), 및 버퍼(19 …)를 구비하고 있다. 래치(14), 전송 회로(15), 배타적 논리합 회로(18) 및 버퍼(19)는 RGB에 대하여 각각 3개씩, 즉 영상 신호 DIG의 비트수(9)와 같은 수로 설치되어 있다. 배타적 논리합 회로(18)는 교류 구동의 주기에 대응하여 반전하는 반전 신호 FRM과 래치(14)에서 샘플링된 신호와의 배타적 논리합을 취하는 회로이다.
상기와 같이 구성되는 소스 드라이버(33)에서는 상술한 멀티플렉서 방식의 소스 드라이버와 마찬가지로, 9비트의 영상 신호 DIG가 1비트씩, 주사 회로(11)로부터의 펄스 신호에 동기하여 래치(14 …)에서 샘플링된다. 래치(14 …)로부터의 영상 신호는 반전 회로(15 …)에 의해 1 수평 주사 기간씩 수평 귀선 기간중에 전송된다.
그리고, 전송된 신호와 상기 반전 신호 FRM과의 배타적 논리합이 비배타적 논리합 회로(18 …)에서 취해진다. 배타적 논리합 회로(18 …)로부터의 출력 신호는, 표시에 요하는 전압에의 변환을 위하여, 버퍼(19)에서 완충 증폭된 후, R(적)의 데이터 신호선 SL(R1)∼SL(R3), G(녹)의 데이터 신호선 SL(G1)∼SL(G3), B(청)의 데이터 신호선 SL(B1)∼SL(B3)에 각각 출력된다.
상기의 소스 드라이버(33)에 있어서는, 영상 신호 DIG 및 클럭 신호 CKS를 상기 제1 내지 제5 데이터 신호 출력 회로의 어떤 것에 있어서의 각 공급 회로를 이용하여 선택적으로 공급함으로써, 영상 신호 및 클럭 신호에 기초하여 발생하는 소비 전력을 대폭적으로 저감할 수 있다. 그 결과, 면적 계조 표시법에 적응한 제3 액정 표시 장치의 저소비 전력화를 용이하게 꾀할 수 있다.
또한, 상기 소스 드라이버(33)에 있어서는 부화소(4a∼4c)의 각각에 공급된 계조 표시용 데이터(표시용 데이터 신호)의 2치 상태로 계조를 표현하는, 소위 면적 계조 표시법으로 표시가 행해진다. 이 때, 부화소(4a∼4c)에의 계조 표시용 데이터의 공급이 영상 신호 DIG의 각 비트에 따라서 행해지므로, 소스 드라이버(33)는 앰프 등의 소비 전력이 큰 회로를 필요로 하지 않는다. 이 때문에, 소스 드라이버(33)의 소비 전력에 있어서, 영상 신호 DIG, 클럭 신호 CKS 등의 공급에 수반하는 소비 전력이 차지하는 비율이 커진다. 그러나, 도 24의 소스 드라이버와 마찬가지로, 신호선의 부하가 실효적으로 경감되기 때문에, 소스 드라이버(33)의 소비 전력을 저감할 수 있다.
게다가, 계조 표시용 데이터가 2치이기 때문에, 계조 표시용 데이터가 소스 드라이버(33)을 구성하는 소자(트랜지스터) 특성의 불균일 등의 영향을 받기 어렵게 된다. 따라서 제1 및 제2 액정 표시 장치에 비해, 더욱 양호한 표시를 행할 수 있다.
또, 본 실시예에 있어서는 본 발명의 데이터 신호 출력 회로를 액정 표시 장치에 적용한 예에 대하여 설명한다. 그러나, 본 발명의 데이터 신호 출력 회로는 이에 한하지 않고, 동일한 목적을 달성하기 위한 다른 화상 표시 장치 또는 다른 분야의 회로, 장치 등에 있어서도 적용할 수 있다.
상기의 구성에서는 각각의 블록에 공급 회로가 설치되어 있기 때문에, 어떤 특정한 블록내의 선택 출력부가 동작해야 할 기간에 외부에서 입력된 디지탈 신호는, 공급 회로에 의해 그 블록으로 공급된다. 따라서, 디지탈 신호는 동시에 모든 블록으로 공급되지는 않는다. 그러므로, 디지탈 신호를 공급하기 위한 신호선(디지탈 신호선)의 실효적인 부하가 경감된다. 이 결과, 데이터 신호 출력 회로의 소비 전력을 크게 대폭적으로 저감할 수 있다.
또한, 발명의 상세한 설명 항에서 행해진 구체적인 실시 태양 또는 실시예는 어디까지나, 본 발명의 기술 내용을 명확하게 하기 위한 것으로, 그와 같은 구체 예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위내에서 여러가지 변경하여 실시할 수 있는 것이다.

Claims (58)

  1. 복수의 블록으로 분할되는 데이터 신호 출력 회로에 있어서,
    클럭 신호에 동기하여 주사 신호를 순차 시프트시켜 출력하는 시프트 레지스터에서, 상기 블록에 의해 복수의 부분으로 분할되는 시프트 레지스터;
    입력된 디지탈 신호를 상기 주사 신호에 동기하여 샘플링함과 동시에, 샘플링된 상기 디지탈 신호에 따른 데이터 신호를 복수의 출력선에 각각 출력하는 선택 출력부에서, 상기 시프트 레지스터와 마찬가지로 복수의 부분으로 분할되는 선택 출력부; 및
    상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 선택 출력부가 동작해야 할 기간에, 그 분할된 선택 출력부에 상기 디지탈 신호를 공급하는 제1 공급 회로
    를 포함하고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  2. 제1항에 있어서, 상기 제1 공급 회로는 외부로부터 입력되는 블록 선택 신호에 기초하여 상기 출력 선택부의 분할된 부분에 상기 디지탈 신호를 공급하도록 제어되는 것을 특징으로 하는 데이터 신호 출력 회로.
  3. 제2항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  4. 제2항에 있어서, 상기 각 블록에 공급되는 상기 디지탈 신호에 있어서의 선두부 및 말미부(末尾部)가 누락되지 않도록, 인접하는 상기 블록에 입력되는 블록 선택 신호가 소정 기간 중복하여 액티브로 되는 것을 특징으로 하는 데이터 신호 출력 회로.
  5. 제1항에 있어서, 상기 제1 공급 회로는 상기 시프트 레지스터에 있어서의 소정의 출력단으로부터 출력되는 펄스 신호에 기초하여, 상기 디지탈 신호의 공급을 제어하기 위한 블록 선택 신호를 생성하는 선택 회로를 갖고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  6. 제5항에 있어서, 상기 선택 회로는 RS 플립플롭과, 이 RS 플립플롭의 다음 단에 설치되는 인버터를 구비하고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  7. 제6항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 상기 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  8. 제6항에 있어서, 인접하는 전후단의 상기 블록 중 후단 블록에서의 상기 선택 회로의 상기 RS 플립플롭은, 전단 블록에서의 시프트 레지스터의 최종 출력단에서 출력되는 펄스 신호에 의해 세트되고,
    전단 블록에서의 상기 선택 회로의 상기 RS 플립플롭은, 후단 블록에서의 시프트 레지스터의 제1 출력단에서 출력되는 펄스 신호에 의해 리셋되는
    것을 특징으로 하는 데이터 신호 출력 회로.
  9. 제1항에 있어서, 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 시프트 레지스터가 동작해야 할 기간에, 그 분할된 시프트 레지스터에 상기 클럭 신호를 공급하는 제2 공급 회로를 더 포함하고,
    상기 제1 공급 회로는 외부로부터 입력되는 블록 선택 신호에 기초하여 상기 출력 선택부의 분할된 부분에 상기 디지탈 신호를 공급하도록 제어되고,
    상기 제2 공급 회로는 상기 블록 선택 신호에 기초하여 상기 시프트 레지스터의 분할된 부분에 상기 클럭 신호를 공급하도록 제어되는
    것을 특징으로 하는 데이터 신호 출력 회로.
  10. 제9항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고,
    상기 제2 공급 회로는 상기 클럭 신호와 상기 블록 선택 신호와의 논리곱을 취하는 AND 게이트를 갖고
    있는 것을 특징으로 하는 데이터 신호 출력 회로.
  11. 제9항에 있어서, 상기 블록에 공급되는 상기 디지탈 신호에 있어서의 선두부 및 말미부가 누락되지 않도록, 인접하는 상기 블록에 입력되는 블록 선택 신호가 소정 기간 중복하여 액티브로 되는 것을 특징으로 하는 데이터 신호 출력 회로.
  12. 제1항에 있어서, 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 시프트 레지스터가 동작해야 할 기간에, 그 분할된 시프트 레지스터에 상기 클럭 신호를 공급하는 제2 공급 회로를 더 포함하고,
    상기 제1 공급 회로는 외부로부터 입력되는 제1 블록 선택 신호에 기초하여 상기 출력 선택부의 분할된 부분에 상기 디지탈 신호를 공급하도록 제어되고,
    상기 제2 공급 회로는 외부로부터 입력되는 제2 블록 선택 신호에 기초하여 상기 시프트 레지스터의 분할된 부분에 상기 클럭 신호를 공급하도록 제어되는
    것을 특징으로 하는 데이터 신호 출력 회로.
  13. 제12항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 상기 제1 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고,
    상기 제2 공급 회로는 상기 클럭 신호와 상기 제2 블록 선택 신호와의 논리곱을 취하는 AND 게이트
    를 갖고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  14. 제12항에 있어서, 상기 각 블록에 공급되는 상기 디지탈 신호에 있어서의 선두부 및 말미부가 누락되지 않도록, 인접하는 상기 블록에 입력되는 상기 제1 블록 선택 신호가 소정 기간 중복하여 액티브로 되는 것을 특징으로 하는 데이터 신호 출력 회로.
  15. 제14항에 있어서, 상기 제2 블록 선택 신호가 액티브에서 비액티브로 변화하는 시기는, 상기 제1 블록 선택 신호가 액티브에서 비액티브로 변화하는 시기보다 늦도록 설정되어 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  16. 제1항에 있어서, 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 시프트 레지스터가 동작해야 할 기간에, 그 분할된 시프트 레지스터에 상기 클럭 신호를 공급하는 제2 공급 회로를 더 포함하고,
    상기 제1 및 제2 공급 회로는 상기 시프트 레지스터에서의 소정의 출력단에서 출력되는 펄스 신호에 기초하여, 상기 디지탈 신호 및 상기 클럭 신호의 공급을 제어하기 위한 블록 선택 신호를 생성하는 선택 회로를 공유하고 있는
    것을 특징으로 하는 데이터 신호 출력 회로.
  17. 제16항에 있어서, 상기 선택 회로는 RS 플립플롭과, 이 RS 플립플롭의 다음 단에 설치되는 인버터를 구비하고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  18. 제17항에 있어서, 상기 선택 회로는 상기 인버터 대신에 상기 RS 플립플롭으로부터의 출력 신호와 전원 투입시에 액티브가 되는 외부로부터 공급되는 초기화 신호와의 논리곱 부정을 취하는 NAND 게이트를 구비하고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  19. 제18항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고,
    상기 제2 공급 회로는 상기 클럭 신호와 상기 블록 선택 신호와의 논리곱을 취하는 AND 게이트를 갖고
    있는 것을 특징으로 하는 데이터 신호 출력 회로.
  20. 제18항에 있어서, 인접하는 전후단의 상기 블록 중 후단 블록에서의 상기 선택 회로의 상기 RS 플립플롭은, 전단 블록에서의 시프트 레지스터의 최종 출력단에서 출력되는 펄스 신호에 의해 세트되고,
    전단 블록에서의 상기 선택 회로의 상기 RS 플립플롭은, 후단 블록에서의 시프트 레지스터의 제2 출력단에서 출력되는 펄스 신호에 의해 리셋되는
    것을 특징으로 하는 데이터 신호 출력 회로.
  21. 제20항에 있어서, 상기 각 블록에 공급되는 상기 디지탈 신호에 있어서의 선두부 및 말미부가 누락되지 않도록, 인접하는 상기 블록에 입력되는 상기 블록 선택 신호가 소정 기간 중복하여 액티브로 되는 것을 특징으로 하는 데이터 신호 출력 회로.
  22. 제1항에 있어서, 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 시프트 레지스터가 동작해야 할 기간에, 그 분할된 시프트 레지스터에 상기 클럭 신호를 공급하는 제2 공급 회로를 더 포함하고,
    상기 제1 공급 회로는 상기 시프트 레지스터에서의 소정의 출력단에서 출력되는 펄스 신호에 기초하여, 디지탈 신호의 공급을 제어하기 위한 제1 블록 선택 신호를 생성하는 제1 선택 회로를 갖고,
    상기 제2 공급 회로는 상기 시프트 레지스터에서의 소정의 출력단에서 출력되는 펄스 신호에 기초하여, 클럭 신호의 공급을 제어하기 위한 제2 블록 선택 신호를 생성하는 제2 선택 회로를 갖고
    있는 것을 특징으로 하는 데이터 신호 출력 회로.
  23. 제22항에 있어서, 상기 제1 선택 회로는 제1 RS 플립플롭 및 상기 제1 RS 플립플롭의 다음 단에 설치되는 제1 인버터를 구비하고,
    상기 제2 선택 회로는 제2 RS 플립플롭 및 상기 제2 RS 플립플롭의 다음 단에 설치되는 제2 인버터를 구비하고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  24. 제23항에 있어서, 상기 제2 선택 회로는 상기 제2 인버터 대신에 상기 제2 RS 플립플롭으로부터의 출력 신호와 전원 투입시에 액티브가 되는 외부로부터 공급되는 초기화 신호와의 논리곱 부정을 취하는 NAND 게이트를 구비하고 있는 것을 특징으로 하는 데이터 신호 출력 회로.
  25. 제24항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 상기 제1 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 제1 AND 게이트를 갖고,
    상기 제2 공급 회로는 상기 클럭 신호와 상기 제2 블록 선택 신호와의 논리곱을 취하는 제2 AND 게이트를 갖고
    있는 것을 특징으로 하는 데이터 신호 출력 회로.
  26. 제24항에 있어서, 인접하는 전후단의 상기 블록 중 후단 블록에서의 상기 제1 및 제2 선택 회로의 상기 제1 및 제2 RS 플립플롭은, 전단 블록에서의 상기 시프트 레지스터의 최종 출력단에서 출력되는 펄스 신호에 의해 세트되고,
    전단 블록에서의 상기 제1 선택 회로의 상기 제1 RS 플립플롭은, 후단 블록에서의 시프트 레지스터의 제1 출력단에서 출력되는 펄스 신호에 의해 리셋되고,
    전단 블록에서의 상기 제2 선택 회로의 상기 제2 RS 플립플롭은, 후단 블록에서의 시프트 레지스터의 제2 출력단에서 출력되는 펄스 신호에 의해 리셋되는
    것을 특징으로 하는 데이터 신호 출력 회로.
  27. 1) 매트릭스형으로 배치된 복수의 화소; 및
    2) 디지탈 신호로서 입력되는 디지탈 영상 신호에 따른 표시용 데이터 신호를 상기 각 화소로 공급하는, 복수의 블록으로 분할된 데이터 신호 출력 회로로서,
    (a) 클럭 신호에 동기하여 주사 신호를 순차 시프트시켜 출력하는 시프트 레지스터에서, 상기 블록에 의해 복수의 부분으로 분할되는 시프트 레지스터,
    (b) 입력된 디지탈 신호를 상기 주사 신호에 동기하여 샘플링함과 동시에, 샘플링된 상기 디지탈 신호에 따른 데이터 신호를 복수의 출력선으로 각각 출력하는 선택 출력부에서, 상기 시프트 레지스터와 마찬가지로 복수의 부분으로 분할되는 선택 출력부; 및
    (c) 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 선택 출력부가 동작해야 할 기간에, 그 분할된 선택 출력부에 상기 디지탈 신호를 공급하는 제1 공급 회로를 구비하고 있는 데이터 신호 출력 회로, 및
    3) 표시용 데이터 신호의 각 화소에의 기입을 제어하는 기입 제어 회로
    를 구비하고 있는 것을 특징으로 하는 화상 표시 장치.
  28. 제27항에 있어서, 상기 제1 공급 회로에의 상기 디지탈 신호의 공급은, 외부로부터 입력되는 선택 신호에 기초하여 제어되는 것을 특징으로 하는 화상 표시 장치.
  29. 제28항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고 있는 것을 특징으로 하는 화상 표시 장치.
  30. 제28항에 있어서, 상기 각 블록에 공급되는 상기 디지탈 신호에 있어서의 선두부 및 말미부가 누락되지 않도록, 인접하는 상기 블록에 입력되는 블록 선택 신호가 소정 기간 중복하여 액티브로 되는 것을 특징으로 하는 화상 표시 장치.
  31. 제27항에 있어서, 상기 제1 공급 회로는 상기 시프트 레지스터에 있어서의 소정의 출력단으로부터 출력되는 펄스 신호에 기초하여, 상기 디지탈 신호의 공급을 제어하기 위한 블록 선택 신호를 생성하는 선택 회로를 갖고 있는 것을 특징으로 하는 화상 표시 장치.
  32. 제31항에 있어서, 상기 선택 회로는 RS 플립플롭과, 이 RS 플립플롭의 다음 단에 설치되는 인버터를 구비하고 있는 것을 특징으로 하는 화상 표시 장치.
  33. 제32항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고 있는 것을 특징으로 하는 화상 표시 장치.
  34. 제32항에 있어서, 인접하는 전후단의 상기 블록 중 후단 블록에서의 상기 선택 회로의 상기 RS 플립플롭은, 전단 블록에서의 시프트 레지스터의 최종 출력단에서 출력되는 펄스 신호에 의해 세트되고,
    전단 블록에서의 상기 선택 회로의 상기 RS 플립플롭은, 후단 블록에서의 시프트 레지스터의 제1 출력단에서 출력되는 펄스 신호에 의해 리셋되는
    것을 특징으로 하는 화상 표시 장치.
  35. 제27항에 있어서, 상기 데이터 신호 출력 회로는, 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 시프트 레지스터가 동작해야 할 기간에, 그 분할된 시프트 레지스터에 상기 클럭 신호를 공급하는 제2 공급 회로를 더 포함하고,
    상기 제1 공급 회로는 외부로부터 입력되는 블록 선택 신호에 기초하여 상기 출력 선택부의 분할된 부분에 상기 디지탈 신호를 공급하도록 제어되고,
    상기 제2 공급 회로는 상기 블록 선택 신호에 기초하여 상기 시프트 레지스터의 분할된 부분에 상기 클럭 신호를 공급하도록 제어되는
    것을 특징으로 하는 화상 표시 장치.
  36. 제35항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고,
    상기 제2 공급 회로는 상기 클럭 신호와 상기 블록 선택 신호와의 논리곱을 취하는 AND 게이트를 갖고
    있는 것을 특징으로 하는 화상 표시 장치.
  37. 제35항에 있어서, 상기 블록에 공급되는 상기 디지탈 신호에 있어서의 선두부 및 말미부가 누락되지 않도록, 인접하는 상기 블록에 입력되는 블록 선택 신호가 소정 기간 중복하여 액티브로 되는 것을 특징으로 하는 화상 표시 장치.
  38. 제27항에 있어서, 상기 데이터 신호 출력 회로는, 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 시프트 레지스터가 동작해야 할 기간에, 그 분할된 시프트 레지스터에 상기 클럭 신호를 공급하는 제2 공급 회로를 더 구비하고,
    상기 제1 공급 회로는 외부로부터 입력되는 제1 블록 선택 신호에 기초하여 상기 출력 선택부의 분할된 부분에 상기 디지탈 신호를 공급하도록 제어되고,
    상기 제2 공급 회로는 외부로부터 입력되는 제2 블록 선택 신호에 기초하여 상기 시프트 레지스터의 분할된 부분에 상기 클럭 신호를 공급하도록 제어되는
    것을 특징으로 하는 화상 표시 장치.
  39. 제38항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 상기 제1 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고,
    상기 제2 공급 회로는 상기 클럭 신호와 상기 제2 블록 선택 신호와의 논리곱을 취하는 AND 게이트를 갖고
    있는 것을 특징으로 하는 화상 표시 장치.
  40. 제38항에 있어서, 상기 각 블록에 공급되는 상기 디지탈 신호에 있어서의 선두부 및 말미부가 누락되지 않도록, 인접하는 상기 블록에 입력되는 상기 제1 블록 선택 신호가 소정 기간 중복하여 액티브로 되는 것을 특징으로 하는 화상 표시 장치.
  41. 제40항에 있어서, 상기 제2 블록 선택 신호가 액티브에서 비액티브로 변화하는 시기는, 상기 제1 블록 선택 신호가 액티브에서 비액티브로 변화하는 시기보다 늦도록 설정되어 있는 것을 특징으로 하는 화상 표시 장치.
  42. 제27항에 있어서, 상기 데이터 신호 출력 회로는, 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 시프트 레지스터가 동작해야 할 기간에, 그 분할된 시프트 레지스터에 상기 클럭 신호를 공급하는 제2 공급 회로를 더 구비하고,
    상기 제1 및 제2 공급 회로는 상기 시프트 레지스터에서의 소정의 출력단에서 출력되는 펄스 신호에 기초하여, 상기 디지탈 신호 및 상기 클럭 신호의 공급을 제어하기 위한 블록 선택 신호를 생성하는 선택 회로를 공유하고 있는
    것을 특징으로 하는 화상 표시 장치.
  43. 제42항에 있어서, 상기 선택 회로는 RS 플립플롭과, 이 RS 플립플롭의 다음 단에 설치되는 인버터를 구비하고 있는 것을 특징으로 하는 화상 표시 장치.
  44. 제43항에 있어서, 상기 선택 회로는 상기 인버터 대신에 상기 RS 플립플롭으로부터의 출력 신호와 전원 투입시에 액티브가 되는 외부로부터 공급되는 초기화 신호와의 논리곱 부정을 취하는 NAND 게이트를 구비하고 있는 것을 특징으로 하는 화상 표시 장치.
  45. 제44항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 AND 게이트를 갖고,
    상기 제2 공급 회로는 상기 클럭 신호와 상기 블록 선택 신호와의 논리곱을 취하는 AND 게이트를 갖고
    있는 것을 특징으로 하는 화상 표시 장치.
  46. 제44항에 있어서, 인접하는 전후단의 상기 블록 중 후단 블록에서의 상기 선택 회로의 상기 RS 플립플롭은, 전단 블록에서의 시프트 레지스터의 최종 출력단에서 출력되는 펄스 신호에 의해 세트되고,
    전단 블록에서의 상기 선택 회로의 상기 RS 플립플롭은, 후단 블록에서의 시프트 레지스터의 제2 출력단에서 출력되는 펄스 신호에 의해 리셋되는
    것을 특징으로 하는 화상 표시 장치.
  47. 제46항에 있어서, 상기 각 블록에 공급되는 상기 디지탈 신호에 있어서의 선두부 및 말미부가 누락되지 않도록, 인접하는 상기 블록에 입력되는 상기 블록 선택 신호가 소정 기간 중복하여 액티브로 되는 것을 특징으로 하는 화상 표시 장치.
  48. 제27항에 있어서, 상기 데이터 신호 출력 회로는, 상기 블록의 각각에 설치되고, 적어도 각 블록 내의 분할된 시프트 레지스터가 동작해야 할 기간에, 그 분할된 시프트 레지스터에 상기 클럭 신호를 공급하는 제2 공급 회로를 더 포함하고,
    상기 제1 공급 회로는 상기 시프트 레지스터에서의 소정의 출력단에서 출력되는 펄스 신호에 기초하여, 디지탈 신호의 공급을 제어하기 위한 제1 블록 선택 신호를 생성하는 제1 선택 회로를 갖고,
    상기 제2 공급 회로는 상기 시프트 레지스터에서의 소정의 출력단에서 출력되는 펄스 신호에 기초하여, 클럭 신호의 공급을 제어하기 위한 제2 블록 선택 신호를 생성하는 제2 선택 회로를 갖고
    있는 것을 특징으로 하는 화상 표시 장치.
  49. 제48항에 있어서, 상기 제1 선택 회로는 제1 RS 플립플롭 및 상기 제1 RS 플립플롭의 다음 단에 설치되는 제1 인버터를 구비하고,
    상기 제2 선택 회로는 제2 RS 플립플롭 및 상기 제2 RS 플립플롭의 다음 단에 설치되는 제2 인버터를 구비하고 있는 것을 특징으로 하는 화상 표시 장치.
  50. 제49항에 있어서, 상기 선택 회로는 상기 제2 인버터 대신에 상기 제2 RS 플립플롭으로부터의 출력 신호와 전원 투입시에 액티브가 되는 외부로부터 공급되는 초기화 신호와의 논리곱 부정을 취하는 NAND 게이트를 구비하고 있는 것을 특징으로 하는 화상 표시 장치.
  51. 제50항에 있어서, 상기 제1 공급 회로는 상기 디지탈 신호의 각 비트를 구성하는 비트 신호의 각각과 상기 제1 블록 선택 신호와의 논리곱을 취하는, 상기 디지탈 신호의 비트수와 동수의 제1 AND 게이트를 갖고,
    상기 제2 공급 회로는 상기 클럭 신호와 상기 제2 블록 선택 신호와의 논리곱을 취하는 제2 AND 게이트를 갖고
    있는 것을 특징으로 하는 화상 표시 장치.
  52. 제49항에 있어서, 인접하는 전후단의 상기 블록 중 후단 블록에서의 상기 제1 및 제2 선택 회로의 상기 제1 및 제2 RS 플립플롭은, 전단 블록에서의 상기 시프트 레지스터의 최종 출력단에서 출력되는 펄스 신호에 의해 세트되고,
    전단 블록에서의 상기 제1 선택 회로의 상기 제1 RS 플립플롭은, 후단 블록에서의 시프트 레지스터의 제1 출력단에서 출력되는 펄스 신호에 의해 리셋되고,
    전단 블록에서의 상기 제2 선택 회로의 상기 제2 RS 플립플롭은, 후단 블록에서의 시프트 레지스터의 제2 출력단에서 출력되는 펄스 신호에 의해 리셋되는
    것을 특징으로 하는 화상 표시 장치.
  53. 제27항에 있어서, 적어도 상기 데이터 신호 출력 회로 및 상기 화소를 구성하는 트랜지스터가, 동일 기판상에 형성된 박막 트랜지스터인 것을 특징으로 하는 화상 표시 장치.
  54. 제53항에 있어서, 상기 트랜지스터가 600℃ 이하의 온도에서 형성되는 다결정 실리콘 박막 트랜지스터인 것을 특징으로 하는 화상 표시 장치.
  55. 제27항에 있어서, 상기 선택 출력부는 외부로부터 입력되는 복수의 계조 전압에서 복수 비트의 영상 신호에 따라서 어느 하나를 선택하고, 그것을 표시용 데이터 신호로서 상기 각 화소에 공급하는 것을 특징으로 하는 화상 표시 장치.
  56. 제55항에 있어서, 상기 선택 출력부는,
    상기 시프트 레지스터로부터의 상기 펄스 신호에 동기하여 상기 영상 신호를 샘플링하는 래치;
    상기 래치에 의해 샘플링된 1 수평 주사 기간분의 상기 영상 신호를 수평 귀선 기간내에 일괄하여 전송하는 전송 회로;
    상기 전송 회로로부터의 영상 신호에 디코드 처리를 실시함으로써, 각각 다른 기간에 액티브가 되는 디코드 신호를 출력하는 디코더; 및
    상기 디코드 신호에 대응하는 상기 계조 전압을 출력하도록, 상기 디코드 신호와 동수 설치되고, 대응하는 상기 디코드 신호가 액티브가 될 때에 도통되는 아날로그 스위치
    를 구비하고 있는 것을 특징으로 하는 화상 표시 장치.
  57. 제27항에 있어서, 상기 화소는 입력되는 영상 신호의 비트수에 대응하는 복수의 부화소로 분할되어 있고,
    상기 데이터 신호 출력 회로는 영상 신호의 각 비트에 따라 2치의 상기 표시용 데이터 신호를 각 부화소에 공급하는 것을 특징으로 하는 화상 표시 장치.
  58. 제57항에 있어서, 상기 선택 출력부는,
    상기 시프트 레지스터로부터의 상기 펄스 신호에 동기하여 상기 영상 신호를 샘플링하는 래치,
    상기 래치에 의해 샘플링된 1 수평 주사 기간분의 상기 영상 신호를 수평 귀선 기간내에 일괄하여 전송하는 전송 회로, 및
    상기 화소를 교류 구동하는 주기에 대응하여 반전하는 반전 신호와 상기 래치에 의해 샘플링된 상기 영상 신호와의 배타적 논리합을 취하는 배타적 논리합 회로
    를 구비하고 있는 것을 특징으로 하는 화상 표시 장치.
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