CN110190110A - 高压隔离环 - Google Patents
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- 230000007423 decrease Effects 0.000 claims abstract description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 26
- 229910052760 oxygen Inorganic materials 0.000 claims description 26
- 239000001301 oxygen Substances 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000005611 electricity Effects 0.000 claims description 7
- 230000008859 change Effects 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 62
- 230000006872 improvement Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract
本发明公开了一种高压隔离环，高压隔离环包括由第一导电类型的第一外延层组成的第一环形结构；第一环形结构所围绕的区域内形成有高压电路，高压隔离环还包括由LDMOS组成的电平转换电路和由第二导电类型的环形掺杂区组成的第二环形结构；电平转换电路的漂移区由部分第一外延层组成，体区由形成于第一环形结构外，源区形成在体区中以及漏区形成在漂移区中且靠近第一环形结构的内侧边缘处；第二环形结构的俯视面结构包括一条底边和两条侧边，在沿漏区到源区的方向上，两条侧边分别从底边处横向延伸到体区中且在靠近源区一侧具有宽度逐渐减少的变化段，用以抵消侧边两侧的第一外延层的电压逐渐减小的影响。本发明能提高器件的耐压能力。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种高压隔离环。
背景技术
在桥式电路中，上桥(highside)BCD结构中会采用高压隔离环，BCD是双极型器件、CMOS器件和DMOS器件的集成工艺。如图1所示，是现有高压隔离环的俯视结构图；如图2所示，是图1中电平转换电路(Level Shift)处的剖面结构图；现有高压隔离环包括由形成于第二导电类型的半导体衬底201表面的第一导电类型的第一外延层1组成的第一环形结构1。通常，所述半导体衬底201为硅衬底，第一导电类型为N型，第二导电类型为P型。
所述第一环形结构1所围绕的区域内形成有高压电路3，所述第一环形结构1所围绕的区域外形成有低压电路2，所述高压电路3的耐压为600V以上，所述低压电路2的耐压低于所述高压电路3的耐压。
所述高压隔离环中还包括由LDMOS组成的电平转换电路101，所述电平转换电路101的漂移区4由部分所述第一环形结构1的所述第一外延层1组成，所述电平转换电路101的体区5由形成于所述第一环形结构1外的第二导电类型的第一阱区组成，所述电平转换电路101的体区5和漂移区4横向接触，所述电平转换电路101的源区7形成在体区5中以及所述电平转换电路101的漏区6形成在漂移区4中，所述电平转换电路101的漏区6形成在漂移区4的靠近所述第一环形结构1的内侧边缘处。
所述高压隔离环还包括由第二导电类型的环形掺杂区组成的第二环形结构8，所述第二环形结构8环绕在所述电平转换电路101的漂移区4周侧；所述第二环形结构8和所述电平转换电路101的体区5形成一个闭环结构。对于第二导电类型为P型的情形，所述第二环形结构也称为p-ring。
所述第二环形结构8的俯视面结构包括一条底边和两条侧边，所述底边位于所述电平转换电路101的漏区6的内侧并用于实现所述电平转换电路101的漏区6和所述高压电路3之间的隔离，图1中为实现所述漏区6和所述高压电路3最外侧的第一导电类型重掺杂区10隔离。
现有结构中，所述第二环形结构8采用等宽度的结构，即底边和侧边的宽度都相等。
在所述第一环形结构1的周侧环绕有第二导电类型的第二阱区9，所述第一阱区和所述第二阱区9相接触并组成闭环结构。
所述电平转换电路101的漏区6的耐压比所述高压电路3的耐压低10V～30V。
如图2所示，所述第二环形结构8由第二导电类型的第一埋层81和第二导电类型的第三阱区82叠加而成，所述第一埋层81形成在所述半导体衬底201表面并延伸到所述第一外延层1中，所述第三阱区82形成在所述第一埋层81顶部。
在所述第二环形结构8的顶部形成有场氧层12。
在所述电平转换电路101的漏区6和体区5之间的漂移区4的表面顶部形成有所述场氧层12。所述高压电路3中也形成有所述场氧层12。
所述场氧层12为局部场氧层(LOCOS)12。
在所述电平转换电路101的体区5顶部形成有栅介质层如栅氧化层和多晶硅栅13叠加而成的栅极结构，所述多晶硅栅13还延伸到所述电平转换电路101的漂移区4的表面顶部的所述场氧层12上，被所述多晶硅栅13所覆盖的所述体区5表面用于形成沟道。
多晶硅场板13a形成在靠近所述电平转换电路101的漏区6一侧的漂移区4的表面顶部的所述场氧层12上。
在所述电平转换电路101的体区5中还形成有由第二导电类型重掺杂区组成的体引出区11。
还包括：层间膜14，穿过所述层间膜14的接触孔15，由正面金属层16图形环形成的电极，包括所述电平转换电路101的源极、漏极和栅极以及所述高压电路3的电极VB，源极通过对应的接触孔15和底部的源区7和体引出区11连接，漏极通过对应的接触孔15和底部的漏区6和多晶硅场板13a连接，栅极通过对应的接触孔15和底部的多晶硅栅13连接；电极VB通过对应的接触孔15和底部的第一导电类型重掺杂区10连接。
实际应用中，p-ring即所述第二环形结构8的总参杂量比较关键，它是由宽度和掺杂浓度决定的。宽度越宽或掺杂浓度越高，总参杂量越高；反之亦然。既要求p-ring的总参杂量保持足够低，以满足在高压电路3部分处于高压状态下时，p-ring能完全耗尽以便电平转换电路101的漏区6和高压电路3部分能同时处于高压而不击穿；同时p-ring的总参杂量又不能过低，以保证电平转换电路101的漏区6和高压电路3的电极VB底部的掺杂区10能有效隔离。因此，工艺窗口(margin)较小，较难形成稳定的工艺。
在p-ring总参杂量较低时，在高压下p-ring被完全耗尽；且由于衬底即所述半导体衬底201的浓度很低，耗尽层向下扩张得很宽，这时p型衬底的零点位离电平转换电路101的漏区6端和高压电路3部分掺杂区10区的N型很远，电场较低，所以击穿电压(BV)较高，可以满足高压应用。但如果p-ring总参杂量过低，又会导致电平转换电路101的漏区6和高压电路3的掺杂区10不能有效隔离，引起过大漏电，甚至穿通。
如果p-ring总参杂量过高，虽然电平转换电路101的漏区6和高压电路3的掺杂区10能有效隔离，但p-ring的P型耗不尽，这时没有耗尽的p型区会横向和低压区的零电位的P型阱区(PW)即体区5相连，将p-ring未耗尽区保持在零电位，这种情形对应于图3所示。如图3所示，是图1中电平转换电路处的俯视面放大图且对应于第二环形结构各位置处的中间区域未耗尽的示意图，图3中所述第二环形结构8的未被耗尽区单独用标记8a表示，耗尽区单独用标记8b表示，可以看出，所述第二环形结构8的未被耗尽区8a会和具有零电位的体区5相连而具有0V的电位，这样会使零电位到电平转换电路101的漏区6和高压电路3的掺杂区10都很近，从而会导致BV过低。
在宽度均匀的P-ring结构中，由于当电位逐渐升高的过程中，P-ring两侧的N型漂移区即第一外延层1的耗尽区在向P-ring两侧扩展时，同时从PW即所述体区5的边界也就源区7向漏区6的方向上逐步展开，导致其所述第一外延层1电位也是在从源区7向漏区6的方向上逐步升高。这样P-ring相对于两侧的N型漂移区的电压差也在从源区7向漏区6的方向上逐步增加，导致P-ring中未耗尽区域的宽度逐渐收窄，形成一个三角形分布，这种情形请参考图4所示，图4是图1中电平转换电路处的俯视面放大图且对应于第二环形结构两侧边未完全耗尽的示意图，耗尽区的边界如虚线103所示，可知虚线103深入到所述第二环形结构8的侧边内侧且深入到所述第二环形结构8的侧边内侧的部分呈三角形分布。因为P-ring中未耗尽区域电位为零，所以三角区顶部和图4中上下两侧的所述第一外延层1之间的电压差最大，电场最强，最容易击穿。仿真显示，在P-ring宽度由2.0μm下降到1.5μm时，p-ring总参杂量下降，P-ring中未耗尽区域顶部向P-ring底部收缩，击穿点向下移，致使电场下降，击穿电压增加。
现有一种改进结构采用有断点的非联通的p-ring，如图5所示，是图1中电平转换电路处的俯视面放大图且对应于将第二环形结构断开的现有结构示意图，如虚线框104所示，所述第一外延层1将所述第二环形结构8的侧边切断，这样能切断所述第二环形结构8的侧边的非耗尽区和零电位的联通，这时非耗尽区的电位将被抬起而非保持在零电位，使非耗尽区的和电平转换电路101的漏区6和高压电路3的掺杂区10之间的压降大幅降低，BV能达到较高值，保证了高电压应用。其缺点是电平转换电路101的漏区6会和高压电路3的掺杂区10联通，从而限制了器件的应用范围。
发明内容
本发明所要解决的技术问题是提供一种高压隔离环，能提高耐压能力。
为解决上述技术问题，本发明提供的高压隔离环包括由形成于第二导电类型的半导体衬底表面的第一导电类型的第一外延层组成的第一环形结构。
所述第一环形结构所围绕的区域内形成有高压电路，所述第一环形结构所围绕的区域外形成有低压电路，所述高压电路的耐压为600V以上，所述低压电路的耐压低于所述高压电路的耐压。
所述高压隔离环中还包括由LDMOS组成的电平转换电路，所述电平转换电路的漂移区由部分所述第一环形结构的所述第一外延层组成，所述电平转换电路的体区由形成于所述第一环形结构外的第二导电类型的第一阱区组成，所述电平转换电路的体区和漂移区横向接触，所述电平转换电路的源区形成在体区中以及所述电平转换电路的漏区形成在漂移区中，所述电平转换电路的漏区形成在漂移区的靠近所述第一环形结构的内侧边缘处。
所述高压隔离环还还包括由第二导电类型的环形掺杂区组成的第二环形结构，所述第二环形结构环绕在所述电平转换电路的漂移区周侧；所述第二环形结构和所述电平转换电路的体区形成一个闭环结构。
所述第二环形结构的俯视面结构包括一条底边和两条侧边，所述底边位于所述电平转换电路的漏区的内侧并用于实现所述电平转换电路的漏区和所述高压电路之间的隔离。
在沿所述电平转换电路的漏区到源区的方向上，两条所述侧边分别从所述底边处横向延伸到所述体区中，且在靠近所述源区一侧所述侧边具有宽度逐渐减少的变化段，所述侧边的变化段用以抵消所述侧边两侧的所述第一外延层的电压在从所述电平转换电路的漏区到源区方向上逐渐减小的影响，能将所述侧边的未被耗尽区域从内部向所述第一外延层的外侧边缘压缩并趋于完全耗尽，从而提高所述高压隔离环的耐压能力。
进一步的改进是，在所述第一环形结构的周侧环绕有第二导电类型的第二阱区，所述第一阱区和所述第二阱区相接触并组成闭环结构。
进一步的改进是，所述电平转换电路的漏区的耐压比所述高压电路的耐压低10V～30V。
进一步的改进是，所述第二环形结构由第二导电类型的第一埋层和第二导电类型的第三阱区叠加而成，所述第一埋层形成在所述半导体衬底表面并延伸到所述第一外延层中，所述第三阱区形成在所述第一埋层顶部。
进一步的改进是，所述侧边的变化段的宽度连续变化。
进一步的改进是，所述侧边的变化段的长度为0.5微米～10微米，所述侧边的变化段的最大宽度为1微米～4微米，所述侧边的变化段的最小宽度为0.5微米～2微米。
进一步的改进是，所述侧边的变化段的宽度阶梯变化。
进一步的改进是，所述侧边的变化段分成两个子段，所述侧边的变化段的长度为0.5微米～10微米，所述侧边的变化段的第一子段的宽度保持恒定，所述侧边的变化段内侧的各位置的宽度保持恒定且为1微米～4微米，所述侧边的变化段的第二子段的宽度保持恒定且为0.5微米～2微米。
进一步的改进是，在所述第二环形结构的顶部形成有场氧层。
进一步的改进是，在所述电平转换电路的漏区和体区之间的漂移区的表面顶部形成有所述场氧层。
进一步的改进是，所述场氧层为局部场氧层。
进一步的改进是，在所述电平转换电路的体区顶部形成有栅介质层和多晶硅栅叠加而成的栅极结构，所述多晶硅栅还延伸到所述电平转换电路的漂移区的表面顶部的所述场氧层上，被所述多晶硅栅所覆盖的所述体区表面用于形成沟道。
进一步的改进是，多晶硅场板形成在靠近所述电平转换电路的漏区一侧的漂移区的表面顶部的所述场氧层上。
在所述电平转换电路的体区中还形成有由第二导电类型重掺杂区组成的体引出区。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
进一步的改进是，所述半导体衬底为硅衬底。
本发明对高压隔离环中环绕电平转换电路的第二环形结构的侧边的宽度进行了特别设置，且是在侧边中靠近源区一侧设置了变化段，变化段的宽度会在沿着电平转换电路的漏区到源区的方向上逐渐变小，且这种逐渐变小的结构是根据用以抵消侧边两侧的第一外延层的电压在从电平转换电路的漏区到源区方向上逐渐减小的影响进行设置；因此，即使在靠近源区一侧的侧边两侧的第一外延层如漂移区的电压较小，但是侧边的宽度也做了相应的减小，使得在靠近源区一侧的侧边也能被减小的电压完全耗尽，所以，本发明能使靠近漏区的侧边能被较大的电压完全耗尽，而靠近源区的侧边则能被较小的电压完全耗尽，最后能将侧边的未被耗尽区域从内部向第一外延层的外侧边缘即源区侧的边缘压缩并趋于完全耗尽，能防止在侧边中靠近源区一侧为完全耗尽的三角形区域的尖角带来的强电场，从而能提高高压隔离环的耐压能力。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有高压隔离环的俯视结构图；
图2是图1中电平转换电路处的剖面结构图；
图3是图1中电平转换电路处的俯视面放大图且对应于第二环形结构各位置处的中间区域未耗尽的示意图；
图4是图1中电平转换电路处的俯视面放大图且对应于第二环形结构两侧边未完全耗尽的示意图；
图5是图1中电平转换电路处的俯视面放大图且对应于将第二环形结构断开的现有结构示意图；
图6是本发明实施例第一实施例器件对应于图1中电平转换电路处的俯视面放大图；
图7A是本发明实施例第一实施例器件对应于第二环形结构完全耗尽的示意图；
图7B是本发明实施例第一实施例器件对应于第二环形结构的未耗尽区域压缩到侧边底部的示意图；
图8是本发明实施例第二实施例器件对应于图1中电平转换电路处的俯视面放大图。
具体实施方式
本发明第一实施例高压隔离环：
本发明第一实施例高压隔离环俯视结构图也请参考图1所示，如图6所示，是本发明实施例第一实施例器件对应于图1中电平转换电路101处即虚线框101处的俯视面放大图，本发明第一实施例高压隔离环剖面结构图也请参考图2所示；本发明第一实施例高压隔离环包括由形成于第二导电类型的半导体衬底201表面的第一导电类型的第一外延层1组成的第一环形结构1。本发明第一实施例中，所述半导体衬底201为硅衬底。
所述第一环形结构1所围绕的区域内形成有高压电路3，所述第一环形结构1所围绕的区域外形成有低压电路2，所述高压电路3的耐压为600V以上，所述低压电路2的耐压低压所述高压电路3的耐压。
所述高压隔离环中还包括由LDMOS组成的电平转换电路101，所述电平转换电路101的漂移区4由部分所述第一环形结构1的所述第一外延层1组成，所述电平转换电路101的体区5由形成于所述第一环形结构1外的第二导电类型的第一阱区组成，所述电平转换电路101的体区5和漂移区4横向接触，所述电平转换电路101的源区7形成在体区5中以及所述电平转换电路101的漏区6形成在漂移区4中，所述电平转换电路101的漏区6形成在漂移区4的靠近所述第一环形结构1的内侧边缘处。
所述高压隔离环还还包括由第二导电类型的环形掺杂区组成的第二环形结构8d，所述第二环形结构8d环绕在所述电平转换电路101的漂移区4周侧；所述第二环形结构8d和所述电平转换电路101的体区5形成一个闭环结构。
所述第二环形结构8d的俯视面结构包括一条底边和两条侧边，所述底边位于所述电平转换电路101的漏区6的内侧并用于实现所述电平转换电路101的漏区6和所述高压电路3之间的隔离，图1中为实现所述漏区6和所述高压电路3最外侧的第一导电类型重掺杂区10隔离。
在沿所述电平转换电路101的漏区6到源区7的方向上，两条所述侧边分别从所述底边处横向延伸到所述体区5中，且在靠近所述源区7一侧所述侧边具有宽度逐渐减少的变化段8d1，所述侧边的变化段8d1用以抵消所述侧边两侧的所述第一外延层1的电压在从所述电平转换电路101的漏区6到源区7方向上逐渐减小的影响，能将所述侧边的未被耗尽区域从内部向所述第一外延层1的外侧边缘压缩并趋于完全耗尽，从而提高所述高压隔离环的耐压能力。
在所述第一环形结构1的周侧环绕有第二导电类型的第二阱区9，所述第一阱区和所述第二阱区9相接触并组成闭环结构。
所述电平转换电路101的漏区6的耐压比所述高压电路3的耐压低10V～30V。
所述侧边的变化段8d1的宽度连续变化。
所述侧边的变化段8d1的长度L3为0.5微米～10微米，所述侧边的变化段8d1的最大宽度L2为1微米～4微米，所述侧边的变化段8d1的最小宽度L1为0.5微米～2微米。
如图2所示，所述第二环形结构8d由第二导电类型的第一埋层81和第二导电类型的第三阱区82叠加而成，所述第一埋层81形成在所述半导体衬底201表面并延伸到所述第一外延层1中，所述第三阱区82形成在所述第一埋层81顶部。
在所述第二环形结构8d的顶部形成有场氧层12。
在所述电平转换电路101的漏区6和体区5之间的漂移区4的表面顶部形成有所述场氧层12。所述高压电路3中也形成有所述场氧层12。
所述场氧层12为局部场氧层12。
在所述电平转换电路101的体区5顶部形成有栅介质层如栅氧化层和多晶硅栅13叠加而成的栅极结构，所述多晶硅栅13还延伸到所述电平转换电路101的漂移区4的表面顶部的所述场氧层12上，被所述多晶硅栅13所覆盖的所述体区5表面用于形成沟道。
多晶硅场板13a形成在靠近所述电平转换电路101的漏区6一侧的漂移区4的表面顶部的所述场氧层12上。
在所述电平转换电路101的体区5中还形成有由第二导电类型重掺杂区组成的体引出区11。
还包括：层间膜14，穿过所述层间膜14的接触孔15，由正面金属层16图形环形成的电极，包括所述电平转换电路101的源极、漏极和栅极以及所述高压电路3的电极VB，源极通过对应的接触孔15和底部的源区7和体引出区11连接，漏极通过对应的接触孔15和底部的漏区6和多晶硅场板13a连接，栅极通过对应的接触孔15和底部的多晶硅栅13连接；电极VB通过对应的接触孔15和底部的第一导电类型重掺杂区10连接。
本发明第一实施例中，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：第一导电类型为P型，第二导电类型为N型。
本发明第一实施例对高压隔离环中环绕电平转换电路101的第二环形结构8d的侧边的宽度进行了特别设置，且是在侧边中靠近源区7一侧设置了变化段8d1，变化段8d1的宽度会在沿着电平转换电路101的漏区6到源区7的方向上逐渐变小，且这种逐渐变小的结构是根据用以抵消侧边两侧的第一外延层1的电压在从电平转换电路101的漏区6到源区7方向上逐渐减小的影响进行设置；因此，即使在靠近源区7一侧的侧边两侧的第一外延层1如漂移区4的电压较小，但是侧边的宽度也做了相应的减小，使得在靠近源区7一侧的侧边也能被减小的电压完全耗尽，所以，本发明第一实施例能使靠近漏区6的侧边能被较大的电压完全耗尽，而靠近源区7的侧边则能被较小的电压完全耗尽，最后能将侧边的未被耗尽区域从内部向第一外延层1的外侧边缘即源区7侧的边缘压缩并趋于完全耗尽，能防止在侧边中靠近源区7一侧为完全耗尽的三角形区域的尖角带来的强电场，从而能提高高压隔离环的耐压能力。
如图7A所示，是本发明实施例第一实施例器件对应于第二环形结构完全耗尽的示意图，本发明第一实施例器件在应用时，电极VB和所述漏极都会加高压，且电极VB的电压比所述漏极的电压要高10V～30V，所述高压电路3的耐压为600V以上如625V，所述第二环形结构8d的底边会被两个高压差直接耗尽，所述第二环形结构8d的两条侧边则会被两侧的所述第一外延层1耗尽，而从所述漏区6到所述源区7的方向上，两条所述侧边两侧的所述第一外延层1之间的电压差即所述侧边内侧的漂移区4和外侧的所述第一外延层1之间的电压差会逐渐减少，但是所述侧边的变化段的宽度也会逐渐减少，使得所述侧边的变化段在对应的较小的电压下就能完全耗尽，从而实现了完全所述第二环形结构的完全耗尽，耗尽区的边界如虚线105所示，可知虚线105在所述第二环形结构8d的外侧。
如图7B所示，是本发明实施例第一实施例器件对应于第二环形结构的未耗尽区域压缩到侧边底部的示意图，耗尽区的边界如虚线106所示，可以看出，虽然所述第二环形结构8d有部分区域未被完全耗尽，但是未被完全耗尽的区域位于侧边底部即靠近所述源区7一侧的所述第一外延层1的边缘如虚线圈107所示。
本发明第二实施例高压隔离环：
本发明第二实施例高压隔离环和本发明第一实施例高压隔离环的区别之处为，本发明第二实施例高压隔离环中具有如下结构：
如图8所示，是本发明实施例第二实施例器件对应于图1中电平转换电路处的俯视面放大图，所述第二环形结构8e的所述侧边的变化段8e1的宽度阶梯变化。
所述侧边的变化段8d1分成两个子段，所述侧边的变化段8d1的长度为0.5微米～10微米，所述侧边的变化段8d1的第一子段8e1a的宽度保持恒定，所述侧边的变化段8d1内侧的各位置的宽度保持恒定且为1微米～4微米，所述侧边的变化段8d1的第二子段8e1b的宽度保持恒定且为0.5微米～2微米。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种高压隔离环，其特征在于：高压隔离环包括由形成于第二导电类型的半导体衬底表面的第一导电类型的第一外延层组成的第一环形结构；
所述第一环形结构所围绕的区域内形成有高压电路，所述第一环形结构所围绕的区域外形成有低压电路，所述高压电路的耐压为600V以上，所述低压电路的耐压低于所述高压电路的耐压；
所述高压隔离环中还包括由LDMOS组成的电平转换电路，所述电平转换电路的漂移区由部分所述第一环形结构的所述第一外延层组成，所述电平转换电路的体区由形成于所述第一环形结构外的第二导电类型的第一阱区组成，所述电平转换电路的体区和漂移区横向接触，所述电平转换电路的源区形成在体区中以及所述电平转换电路的漏区形成在漂移区中，所述电平转换电路的漏区形成在漂移区的靠近所述第一环形结构的内侧边缘处；
所述高压隔离环还还包括由第二导电类型的环形掺杂区组成的第二环形结构，所述第二环形结构环绕在所述电平转换电路的漂移区周侧；所述第二环形结构和所述电平转换电路的体区形成一个闭环结构；
所述第二环形结构的俯视面结构包括一条底边和两条侧边，所述底边位于所述电平转换电路的漏区的内侧并用于实现所述电平转换电路的漏区和所述高压电路之间的隔离；
在沿所述电平转换电路的漏区到源区的方向上，两条所述侧边分别从所述底边处横向延伸到所述体区中，且在靠近所述源区一侧所述侧边具有宽度逐渐减少的变化段，所述侧边的变化段用以抵消所述侧边两侧的所述第一外延层的电压在从所述电平转换电路的漏区到源区方向上逐渐减小的影响，能将所述侧边的未被耗尽区域从内部向所述第一外延层的外侧边缘压缩并趋于完全耗尽，从而提高所述高压隔离环的耐压能力。
2.如权利要求1所述的高压隔离环，其特征在于：在所述第一环形结构的周侧环绕有第二导电类型的第二阱区，所述第一阱区和所述第二阱区相接触并组成闭环结构。
3.如权利要求1所述的高压隔离环，其特征在于：所述电平转换电路的漏区的耐压比所述高压电路的耐压低10V～30V。
4.如权利要求1所述的高压隔离环，其特征在于：所述第二环形结构由第二导电类型的第一埋层和第二导电类型的第三阱区叠加而成，所述第一埋层形成在所述半导体衬底表面并延伸到所述第一外延层中，所述第三阱区形成在所述第一埋层顶部。
5.如权利要求1所述的高压隔离环，其特征在于：所述侧边的变化段的宽度连续变化。
6.如权利要求5所述的高压隔离环，其特征在于：所述侧边的变化段的长度为0.5微米～10微米，所述侧边的变化段的最大宽度为1微米～4微米，所述侧边的变化段的最小宽度为0.5微米～2微米。
7.如权利要求1所述的高压隔离环，其特征在于：所述侧边的变化段的宽度阶梯变化。
8.如权利要求7所述的高压隔离环，其特征在于：所述侧边的变化段分成两个子段，所述侧边的变化段的长度为0.5微米～10微米，所述侧边的变化段的第一子段的宽度保持恒定，所述侧边的变化段内侧的各位置的宽度保持恒定且为1微米～4微米，所述侧边的变化段的第二子段的宽度保持恒定且为0.5微米～2微米。
9.如权利要求1所述的高压隔离环，其特征在于：在所述第二环形结构的顶部形成有场氧层。
10.如权利要求9所述的高压隔离环，其特征在于：在所述电平转换电路的漏区和体区之间的漂移区的表面顶部形成有所述场氧层。
11.如权利要求10所述的高压隔离环，其特征在于：所述场氧层为局部场氧层。
12.如权利要求10所述的高压隔离环，其特征在于：在所述电平转换电路的体区顶部形成有栅介质层和多晶硅栅叠加而成的栅极结构，所述多晶硅栅还延伸到所述电平转换电路的漂移区的表面顶部的所述场氧层上，被所述多晶硅栅所覆盖的所述体区表面用于形成沟道。
13.如权利要求12所述的高压隔离环，其特征在于：多晶硅场板形成在靠近所述电平转换电路的漏区一侧的漂移区的表面顶部的所述场氧层上；
在所述电平转换电路的体区中还形成有由第二导电类型重掺杂区组成的体引出区。
14.如权利要求1-13中任一权项所述的高压隔离环，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
15.如权利要求1所述的高压隔离环，其特征在于：所述半导体衬底为硅衬底。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910297085.7A CN110190110A (zh) | 2019-04-15 | 2019-04-15 | 高压隔离环 |
Applications Claiming Priority (1)
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| CN201910297085.7A CN110190110A (zh) | 2019-04-15 | 2019-04-15 | 高压隔离环 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110190110A true CN110190110A (zh) | 2019-08-30 |
Family
ID=67714198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910297085.7A Pending CN110190110A (zh) | 2019-04-15 | 2019-04-15 | 高压隔离环 |
Country Status (1)
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| CN (1) | CN110190110A (zh) |
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