KR101071761B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

제조공정에 있어서 웨이퍼의 휘어짐이 억제되고 작업성이 저하하지 않으며, 고처리량화 할 수 있는 SiP 형태의 반도체장치와 그 제조방법을 제공한다.
반도체 기판(10a) 상에 복수의 수지층(20~23)이 적층하여 절연층이 형성되고, 전자회로에 접속하도록 절연층 내에 매립되어 배선층(30~35)이 형성되며, 절연층 상에 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층(24)이 형성되고, 버퍼층을 관통하여 배선층에 접속하여 도전성 포스트(36)가 형성되며, 버퍼층의 표면으로부터 돌출하도록 도전성 포스트에 접속하여 돌기전극(37)이 형성되어 있다. 여기서, 절연층을 구성하는 수지층(20~23)은 반도체 기판(10a)의 외주부를 제외한 영역에 대하여 형성되고, 또한, 버퍼층(24)은 복수의 수지층(20~23) 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 대하여 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor apparatus and thereof manufacturing method}
도 1은 본 발명의 실시 형태와 관련되는 반도체 장치의 단면도이다.
도 2(a) ~ (c)는 본 발명의 실시 형태와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 3(a) ~ (c)는 본 발명의 실시 형태와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 4(a) ~ (c)는 본 발명의 실시 형태와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 5(a) ~ (c)는 본 발명의 실시 형태와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 6(a) ~ (c)는 본 발명의 실시 형태와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 7(a)는 인쇄용 마스크를 반도체 웨이퍼에 위치를 맞추어서 배치하는 공정의 단면도이고, 도 7(b)는 인쇄용 마스크의 사시도이며, 도 7(c)는 인쇄용 마스크를 이용하여 버퍼층을 인쇄하여 형성하는 공정을 나타내는 단면도이다.
도 8(a) 및 도 8(b)는 본 발명의 실시 형태와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 9(a) 및 도 9(b)는 본 발명의 실시 형태와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 10(a) 및 도 10(b)는 본 발명의 실시 형태의 변형예와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 11(a) 및 도 11(b)는 종래예와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 12(a) 및 도 12(b)는 종래예와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 13은 종래예와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
[부호의 설명]
10. 반도체 웨이퍼 10a. 반도체 기판
20. 제 1수지층 21. 제 2수지층
22. 제 3수지층 23. 제 4수지층
24. 버퍼층 30, 31. 제 1배선층
32, 33. 제 2배선층 34, 35. 제 3배선층
36. 도전성 포스트 37. 범프
SL. 스크라이브 라인 VH. 비아 홀
R1. 제 1레지스트막 R2. 제 2레지스트막
MK. 메탈 마스크 SC. 메쉬 스크린
SQ. 스퀴지 RS. 수지재료
B. 다이싱 블레이드
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히, 웨이퍼 레벨로 패키지화된 시스템 인 패키지(SiP)라 불리는 형태의 반도체 장치 및 그 제조 방법에 관한 것이다.
디지털 비디오 카메라, 디지털 휴대전화, 혹은 노트 PC 등, 휴대용 전자기기의 소형화, 박형화, 경량화에 대한 요구는 강해지는 일변도이며, 이에 응하기 위해서 최근의 VLSI 등의 반도체 장치에 있어서는 3년에 7할의 축소화를 실현해 온 한편으로, 이와 같은 반도체 장치를 프린트 배선기판상에 실장한 전자회로 장치로서도, 실장기판(프린트 배선기판) 상의 부품의 실장 밀도를 얼마나 향상시키는가가 중요한 과제로서 연구 및 개발이 이루어져 왔다.
예를 들면, 반도체 장치의 패키지 형태로서는, DIP(Dual Inline Package) 등의 리드 삽입형으로부터 표면 실장형으로 이행하고, 또 반도체 칩의 패드 전극에는 땜납이나 금 등으로 이루어지는 범프(돌기전극)를 설치하고 페이스 다운으로 범프를 통하여 배선기판에 접속하는 플립 칩(flip chip) 실장법이 개발되었다.
상기와 같은 반도체 장치에 있어서, 반도체 기판(칩)상에 있어서 재배선층(再配線層)으로도 불리는 다층 배선을 형성하는 경우, 예를 들면, 트랜지스터 등의 반도체소자가 형성된 반도체 웨이퍼의 표면에, CVD(Chemical　Vapor　Deposition)법, 스퍼터링(sputtering)법, 열산화법 혹은 스핀(spin) 도포 등의 방법에 의해 절연층을 1㎛ 이하의 두께로 형성하고, 다이싱(dicing) 처리를 행하여 개편화(個片化)된 반도체 장치로 하고 있었다.
상기의 제조 방법에 있어서는, 절연층에 발생하는 단차(段差)나 웨이퍼의 휘어짐이 발생하여도, 다이싱시의 블레이드(blade)나 칩핑(chipping)에만 주의하고 있으면 충분하고, 레지스트의 절단이나 웨이퍼의 휘어짐에 주목할 필요는 없었다.
또한, 반도체 기판(칩)상에 형성되는 재배선층을 절연하는 절연층의 층 사이에, 코일 등의 수동소자나 다른 반도체 칩이 매립되고, 웨이퍼 레벨로 패키지화된 시스템 인 패키지(SiP)라 불리는 복잡한 형태의 패키지로 개발이 진행되고 있다.
이 SiP의 제조 방법으로서는, 예를 들면, 트랜지스터 등의 반도체 소자가 형성된 반도체 웨이퍼의 표면에, 폴리이미드 수지 등의 절연층을 복수 층으로 적층하고, 각 절연층 사이에 배선을 매립하여 형성하는 것으로, 복수 층의 배선으로 구성되는 재배선층이 절연층 내에 매립되어 형성된 구성으로 이루어진다. 이 절연층과 함께 반도체 웨이퍼를 스크라이브 라인(scribe line)을 따라서 절단(다이싱)하는 것으로, 웨이퍼 레벨로 SiP화 된 반도체 장치를 제조할 수 있다.
그런데, 상기의 복수의 절연층에 대해서, 1층 마다의 막 두께를 최저로 10㎛라 해도, 예를 들면, 3층 적층 되어 있으면 30㎛가 된다. 절연층 사이에 코일 등의 수동소자를 형성하는 경우나, 반도체 칩을 매립하는 경우에는 더욱 두꺼워져 버리므로, 예를 들면, 반도체 웨이퍼(기판)가 50㎛정도로까지 얇아지면 상대적으로 재배선층의 절연층의 막 두께를 무시할 수 없게 되어, 예를 들면, 반도체 웨이퍼와 절연층 부분과의 열팽창 계수의 차이 등으로부터, 반도체 웨이퍼에 휘어짐이 생겨 버린다.
그래서, 반도체칩 상에 복수의 수지층이 적층하여 구성되고, 이 수지층 내에 재배선층이 매립된 SiP 형태의 반도체 장치에 있어서, 각 수지층의 측면과 상면 및 반도체칩의 상면으로부터 계단 모양으로 형성되어 있는 반도체 장치가 개발되었다.
도 11(a)는 상기의 반도체 장치가 되는 반도체 칩이 복수 개 집적화된 반도체 웨이퍼의 스크라이브 라인 근방에 있어서의 단면도이다.
트랜지스터 등의 반도체 소자를 포함하는 전자회로가 형성된 반도체칩이 집적된 반도체 웨이퍼(10)의 각 반도체칩 영역에 있어서, 제 1수지층(20), 제 2수지층(21), 제 3수지층(22) 및 제 4수지층(23)이 적층하여 구성된 절연층이 형성되고, 이들 적층한 수지층으로 이루어지는 절연층 내에, 제 1배선층(30, 31), 제 2배선층(32, 33) 및 제 3배선층(34, 35)으로 이루어지는 배선층이 매립되어 형성되며, 또, 제 4수지층(23)의 상층에도 이들에 접속하는 도시하지 않은 배선층이 형성되어 있다.
상기의 반도체 칩이 집적된 반도체 웨이퍼(10)에 있어서, 각 수지층의 측면과 상면 및 반도체 웨이퍼의 상면으로부터 계단 모양으로 형성되어 있고, 스크라이브 라인(SL)이 노출하고 있으므로, 반도체 웨이퍼에 응력이 걸리지 않고 휘어짐은 발생하지 않는다.
한편, 상기의 SiP 형태의 반도체 장치에 있어서, 실장기판과의 2차 접속 신뢰성 향상을 위해서, 응력 완화 기능을 가지는 버퍼층을 설치하고, 버퍼층을 관통하는 동으로 이루어지는 포스트를 통하여 핸더 등의 범프에 접속하는 구성이 알려져 있다.
도 11(a)에 나타내는 구성의 반도체 웨이퍼에 대하여 버퍼층, 포스트 및 범프를 형성하는 데에는, 이하와 같은 공정이 행해진다.
우선, 도 11(a)의 구성의 반도체 칩이 집적된 반도체 웨이퍼(10)에 대하여, 도 11(b)에 도시한 바와 같이, 제 4절연층(23)의 상층에 형성된 도시하지 않은 배선층에 접속하고, 동으로 이루어지는 포스트(36)를 형성한다.
다음으로, 도 12(a)에 도시한 바와 같이, 예를 들면, 스크린 인쇄 등에 의해, 포스트(36)를 피복하여 전면(全面)에, 폴리아미드이미드 수지 등의 응력 완화 기능을 가지는 수지를 공급하여, 버퍼층(24)을 형성한다. 버퍼층(24)은 스크라이브 라인까지 매립하여 형성된다.
다음으로, 도 12(b)에 도시한 바와 같이, 버퍼층(24) 상면으로부터 연삭(硏削)에 의해 포스트(36)의 두출(頭出)을 실시하고, 또한 포스트(36)에 접속하도록 핸더 볼 등의 범프(37)를 형성한다.
다음으로, 도 13에 도시한 바와 같이, 다이싱 블레이드(B)를 이용하여 반도체 웨이퍼(10)를 스크라이브 라인(SL)을 따라서 절단(다이싱)하는 것으로, 버퍼층을 통하여 범프 접속하는 형태의 웨이퍼 레벨로 SiP화 된 반도체 장치를 제조할 수 있다.
그러나, 상기의 도 12(a)에 도시한 바와 같이, 스크라이브 라인이 매립되어 전면에 버퍼층을 형성하면, 전면에 수지의 절연층을 형성하고 있을 때와 같은 이유에 의해, 반도체 웨이퍼에 휘어짐이 발생한다.
반도체 웨이퍼에 휘어짐이 발생하면, 상기의 범프(37)로서 탑재하는 핸더 볼의 탑재불량, 범프를 인쇄하여 형성하는 경우의 높이 불균형, 상층의 배선 공정, 도금 공정에 있어서의 핸들링 장치의 흡착 에러 및 최종적으로 웨이퍼를 개편화할 때의 높이의 불균형등의 원인이 된다.
또, 버퍼층에 의해 스크라이브 라인이 숨겨져 버리고, 통상 스크라이브 라인 상에 형성되어 있는 얼라인먼트 마크나 제조하고 있는 제품의 타입명이 보이지 않게 되어 버린다.
이 때문에, 도 13에 나타내는 절단(다이싱) 공정에 있어서 범프의 위치를 스크라이브의 얼라인먼트 타겟으로 하지 않으면 안되고, 다이싱 작업 실수의 원인이 되어 작업성이 저하해 버린다.
또, 반도체 웨이퍼의 타입명의 확인은 범프의 위치로부터 판별할 수 밖에 없게 되고, 이것에 의해서도 작업성이 저하해 버린다.
또한, 도 13에 도시한 절단(다이싱) 공정에 있어서는, 버퍼층과 반도체 기판을 동시에 절단하므로, 다이싱의 컷 스피드를 10mm/s 정도까지 밖에 올릴 수 없어, 제조공정의 처리량을 높이는 것이 곤란하게 되어 있었다.
해결하려고 하는 문제점은, SiP 형태의 반도체 장치에 있어서, 버퍼층을 통하여 범프 접속하는 형태로 한 경우, 제조공정에 있어서 웨이퍼의 휘어짐이 발생하기 쉽고, 작업성이 저하하며, 낮은 처리량이 되어 버리는 점이다.
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본 발명의 반도체 장치는, 전자회로가 설치된 반도체를 포함하여 패키지화되고, 실장기판에 실장되어 이용되는 반도체 장치에 있어서, 기판과 상기 기판의 외주부를 제외한 영역에 대하여, 상기 기판상에 복수의 수지층이 적층하여 형성된 절연층과, 상기 전자회로에 접속하도록 상기 절연층 내에 매립되어 형성된 배선층과, 상기 복수의 수지층 중의 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 대하여 상기 절연층 상에 형성되고, 상기 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층과, 상기 버퍼층을 관통하여 상기 배선층에 접속하여 형성된 도전성 포스트와, 상기 버퍼층의 표면으로부터 돌출하도록 상기 도전성 포스트에 접속하여 형성된 돌기전극을 가진다.
상기의 본 발명의 반도체 장치는, 전자회로가 설치된 반도체를 포함하여 패키지화되고, 실장기판에 실장되어 이용되는 반도체 장치이며, 기판상에 복수의 수지층이 적층하여 절연층이 형성되고, 전자회로에 접속하도록 절연층 내에 매립되어 배선층이 형성되며, 절연층 상에 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층이 형성되고, 버퍼층을 관통하여 배선층에 접속하여 도전성 포스트가 형성되며, 버퍼층의 표면으로부터 돌출하도록 도전성 포스트에 접속하여 돌기전극이 형성되어 있다.
여기서, 절연층은 기판의 외주부를 제외한 영역에 대하여 형성되고, 또, 버퍼층은 복수의 수지층 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 대하여 형성되어 있다.
또한, 본 발명의 반도체 장치의 제조방법은, 전자회로가 설치된 반도체를 포함하여 패키지화되고, 실장기판에 실장되어 이용되는 반도체 장치의 제조방법에 있어서, 반도체 웨이퍼의 표면에, 스크라이브 라인을 제외하고, 복수의 수지층이 적층한 절연층과 상기 전자회로에 접속하도록 상기 절연층 내에 매립된 배선층을 형성하는 공정과, 상기 절연층 상에 있어서 상기 배선층에 접속하는 도전성 포스트를 형성하는 공정과, 상기 도전성 포스트의 외주부이며 상기 복수의 수지층 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 대하여 상기 절연층 상에 상기 반도체 장치가 상기 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층을 형성하는 공정과, 상기 스크라이브 라인에 대하여 상기 기판을 절단하는 공정을 가진다.
상기의 본 발명의 반도체 장치의 제조방법은, 전자회로가 설치된 반도체를 포함하여 패키지화되고, 실장기판에 실장되어 이용되는 반도체 장치의 제조방법이며, 우선, 반도체 웨이퍼의 표면에 스크라이브 라인을 제외하고 복수의 수지층이 적층한 절연층과 전자회로에 접속하도록 절연층 내에 매립된 배선층을 형성한다.
다음으로, 절연층 상에 있어서 배선층에 접속하는 도전성 포스트를 형성하고, 도전성 포스트의 외주부이며 복수의 수지층 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 있어서의 절연층 상에, 반도체 장치가 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층을 형성한다. 또한, 스크라이브 라인에 대하여 기판을 절단한다.
이하에, 본 발명의 실시의 형태와 관련되는 반도체 장치와 그 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 1은, 본 실시 형태와 관련되는 반도체 장치의 모식 단면도이다.
트랜지스터 등의 반도체소자를 포함하는 전자회로가 형성된 실리콘으로 이루어지는 반도체 기판(기판)(10a)의 표면에, 전자회로로부터 꺼내진 전극(도시하지 않음)이 형성되어 있고, 반도체 기판(10a) 상에, 제 1수지층(20), 제 2수지층(21), 제 3수지층(22) 및 제 4수지층(23)이 적층한 절연층이 형성되어 있다.
상기의 적층한 수지층으로 이루어지는 절연층 내에, 제 1배선층(30, 31), 제 2배선층(32, 33) 및 제 3배선층(34, 35)으로 이루어지는 배선층이 매립되어 형성되어 있다. 이 배선층은, 도시하지 않은 부분에서 반도체 기판(10a)의 전자회로로부터 꺼내진 전극에 전기적으로 접속하여 형성되어 있다.
또, 절연층을 구성하는 최상층의 수지층(제 4수지층(23))의 상층에, 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층(24)이 형성되어 있다.
버퍼층(24)을 관통하여 도전성 포스트(36)가 형성되어 있다. 도전성 포스트(36)는 도시하지 않은 부분에서 제 1 ~ 제 3배선층(30 ~ 35)으로 이루어지는 배선층에 전기적으로 접속하고 있다. 또한, 버퍼층(24)의 표면으로부터 돌출하도록 도전성 포스트(36)에 접속하여 범프(돌기전극)(37)가 형성되어 있다.
상기의 구성에 있어서, 제 1수지층(20), 제 2수지층(21), 제 3수지층(22) 및 제4수지층(23)으로 이루어지는 절연층은, 반도체 기판(10a)의 외주부를 제외한 영역에 있어서 형성되어 있다.
본 실시 형태에 있어서는, 예를 들면, 제 1수지층(20), 제 2수지층(21), 제 3수지층(22) 및 제 4수지층(23)으로 이루어지는 절연층은 반도체칩(10a)으로부터 멀어지는 것에 따라, 형성되어 있는 면적이 반도체 기판(10a)의 상면의 면적으로부터 서서히 작아지게 되고, 제 1수지층(20), 제 2수지층(21), 제 3수지층(22) 및 제 4수지층(23)의 각 층의 측면과 상면 및 반도체칩(10a)의 상면으로부터 계단 모양으로 형성되어 있다.
상기의 계단 모양으로 형성되어 있는 부분에 있어서 노출하고 있는 각 수지층(20, 21, 22)의 상면의 폭(D1 , D2 , D3)은 5㎛ 이상인 것이 바람직하고, 예를 들면, 5㎛이다. 또한, 제 1수지층(20)에서 튀어나와 노출하고 있는 반도체 칩(10a)의 폭(D0)은 다이싱 전의 반도체 웨이퍼에 있어서의 스크라이브 라인의 폭에 의존하고, 예를 들면, 수 10㎛ 정도로 되어 있다. 상기의 폭(D1 , D2 , D3)이 5㎛ 이상이면, 제조방법에 있어서 스크라이브 라인을 피복하는 레지스트막의 커버리지(coverage)가 양호해진다.
또, 버퍼층(24)은 절연층을 구성하는 제1 ~ 제4 수지층(20 ~ 23) 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 있어서 형성되어 있다.
본 실시 형태에 있어서는, 예를 들면, 버퍼층(24)은 절연층을 구성하는 최상층의 수지층(제 4수지층(23))의 외주부를 제외한 영역에 있어서 이 최상층의 수지층(제 4수지층(23)) 상에 형성되어 있다.
상기의 버퍼층이 형성되어 있지 않은 제 4수지층(23)의 표면의 폭(DB)은 20㎛ 이상인 것이 바람직하다. 상기의 폭(DB)이 20㎛ 이상이면, 제조공정에 있어서 버퍼층이 다른 영역으로 돌아 들어가 형성되는 것을 방지하여 형성할 수 있다.
상기의 본 실시 형태와 관련되는 반도체 장치는 버퍼층을 통하여 범프 접속하는 형태로서 실장기판과의 2차 접속 신뢰성이 향상한 SiP 형태의 반도체 장치이며, 절연층을 구성하는 제 1 ~ 제 4수지층(20 ~ 23)은 반도체 기판(10a)의 외주부를 제외한 영역에 있어서 형성되고, 또, 버퍼층(24)은 제 1 ~ 제 4수지층(20 ~ 23) 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 있어서 형성되어 있다. 즉, 반도체 기판(10a)의 외주부에는 제 1 ~ 제 4수지층(20 ~ 23)의 절연층도 버퍼층(24)도 형성되어 있지 않은 구성이다.
따라서, 다이싱 전의 반도체 웨이퍼에 있어서도 스크라이브 라인에는 제 1 ~ 제 4수지층(20~23)의 절연층도 버퍼층(24)도 형성되어 있지 않으므로, 제조공정에 있어서 웨이퍼의 휘어짐이 억제된다.
또, 스크라이브 라인을 시인(視認)할 수 있으므로, 스크라이브 라인의 얼라인먼트 마크를 타겟으로 하여 다이싱 처리를 행할 수 있고, 또, 스크라이브 라인 상에 기록된 제품의 타입명도 보이므로 용이하게 타입을 확인할 수 있어, 작업성의 저하를 방지할 수 있다.
또한 다이싱 공정에 있어서 절단하는 것은 반도체 기판(웨이퍼)뿐이므로, 다이싱 속도를 높여 고처리량화할 수 있다.
상기에 있어서는, 반도체 기판(10a)에 트랜지스터 등의 반도체소자를 포함한 전자회로가 형성된 구성에 대하여 설명하고 있으나, 이것에 한정하지 않고, 예를 들면, 트랜지스터 등의 반도체 소자를 포함하는 전자회로가 형성된 반도체칩이 제 1 ~ 제 4수지층(20 ~ 23)으로 이루어지는 수지층 내에 매립되고, 제 1 ~ 제 3배선층(30 ~ 35) 등으로 이루어지는 배선층에 전기적으로 접속하고 있는 구성으로 하여도 좋다. 이 경우에는, 반도체 기판(10a)에는 상기와 같이 전자회로가 형성되어 있어도, 혹은 형성되어 있지 않아도 좋다.
또, 제 1 ~ 제 3배선층(30 ~ 35) 등으로 이루어지는 배선층의 일부는 정전용량소자나 인덕턴스 등의 수동소자를 구성하고 있을 수 있다. 예를 들면, 이들의 수동소자를 조합하는 것으로, 예를 들면, LPF(Low Pass Filter), BPF(Band Pass Filter) 혹은 HPF(High Pass Filter) 등을 구성할 수 있고, 또, 이들과 전자회로에 설치된 능동소자와의 조합으로, 이른바 SiP 형태의 반도체 장치를 구성할 수 있다.
다음으로, 상기의 반도체 장치의 제조방법에 대하여, 도면을 참조하여 설명한다.
우선, 도 2(a)에 도시한 바와 같이, 반도체 웨이퍼(10)에 트랜지스터 등의 반도체 소자를 포함하고, 복수의 반도체칩에 대응하는 전자회로(도시하지 않음)를 집적하여 형성한다. 또한, 전자회로로부터 꺼내지도록 반도체 웨이퍼(10)의 표면에 전극(도시하지 않음)을 형성한다.
다음으로, 도 2(b)에 도시한 바와 같이, 반도체 웨이퍼(10)의 표면에 다이싱 영역이 되는 스크라이브 라인(SL)을 제외하고, 제 1수지층(20)을, 예를 들면, 10㎛ 정도의 막 두께로 패턴 형성한다.
제 1수지층으로서는, 예를 들면, 폴리이미드수지, 에폭시수지 혹은 아크릴수지 등의 네가티브형의 감광성 수지재료를 이용하여, 스핀코트법, 인쇄법 혹은 CVD법 등에 의해 성막(成膜)하고, 포토마스크(photomask)를 이용하여 스크라이브 라인을 제외한 영역에 빛이 조사되도록 노광한다. 노광은, 예를 들면, 감광성 폴리이미드수지를 이용하는 경우에는, g선, h선 및 i선의 빛을 커버하는 브로드 밴드(broad band) 노광에 의해 300mJ/cm2의 에너지로 노광한다. 에폭시수지의 경우에는 2000mJ/cm2의 에너지로 노광한다.
또한 2.38%의 수산화트리메틸암모늄 수용액 등을 현상액으로 하여 현상처리를 행한다. 이용하고 있는 수지가 감광성이므로, 현상 단계에서 스크라이브 라인(SL)이 개구(開口)한다. 여기서, 네가티브형 감광성수지의 경우, 광반응에 의해 경화가 진행하므로, 패턴형상은 노광 조건이나 현상 조건에 의해 좌우되지만, 개구에 테이퍼가 붙은 형상으로 된다.
스크라이브 라인(SL)은, 예를 들면, 78㎛의 폭으로 형성한다.
다음으로, 도 2(c)에 도시한 바와 같이, 예를 들면, 스퍼터링법에 의해, 시트층(30)을 전면에 형성한다. 동을 도금하기 위한 시트층으로서는, 예를 들면, Ti/Cu를 160nm/600nm의 막 두께로 성막한다.
다음으로, 도 3(a)에 도시한 바와 같이, 예를 들면, 스핀 도포에 의해, 시트층(30) 상에 네가티브형 혹은 포지티브형의 레지스트막을 성막하고, 소정의 배선회로 패턴의 제 1배선층의 형성 영역을 제외한 영역에 패턴이 남도록 포토마스크를 이용하여 패턴 노광하고, 현상 처리를 행하여, 제 1레지스트막(R1)을 패턴 형성한다. 제 1레지스트막(R1)이 형성되어 있지 않은 영역이 제 1배선층의 형성 영역이 된다. 스크라이브 라인(SL)에는 제 1배선층을 형성하지 않으므로, 제 1레지스트막(R1)으로 피복 하도록 한다.
다음으로, 도 3(b)에 도시한 바와 같이, 시트층(30)을 한쪽의 전극으로 하는 전해 도금처리에 의해 제 1레지스트막(R1)의 형성 영역을 제외한 영역에 동을 성막하고, 소정의 배선회로 패턴으로 동도금층(31)을 형성한다.
다음으로, 도 3(c)에 도시한 바와 같이, 용제처리 등에 의해 제 1레지스트막(R1)을 박리하여, 동도금층(31)을 노출시키고, 도 4(a)에 도시한 바와 같이 동도금층(31)을 마스크로 하여 웨트(wet) 에칭 등을 행하고, 각 동도금층(31) 사이에 있어서의 시트층(30)을 제거하여 절연한다. 이것에 의해, 시트층(30) 및 동도금층(31)으로 이루어지는 제 1배선층이 형성된다. 제 1배선층은 도면상은 생략하고 있지만, 반도체 웨이퍼(10)의 표면에 설치된 전극(도시하지 않음)에 접속하도록 형성되어 있다.
다음으로, 도 4(b)에 도시한 바와 같이, 제 1배선층(30, 31)의 상층에, 다이싱 영역이 되는 스크라이브 라인(SL) 및 비아 홀(VH)을 제외하고, 제 2수지층(21)을, 예를 들면, 10㎛ 정도의 두께로 패턴 형성한다.
제 2수지층(21)은 제 1수지층(20)과 동일한 수단 및 재료로 형성할 수 있지만, 제 2수지층(21)을 형성하는 공정에 있어서는, 제 1수지층(20)보다 작은 면적으로 형성하고, 제 1수지층(20) 및 제 2수지층(21)의 각 층의 측면과 상면으로부터 계단 모양이 되도록 형성한다.
상기의 계단 모양으로 형성되어 있는 부분에 있어서, 제 2수지층(21)으로부터 튀어나와 노출하고 있는 제 1수지층(20)의 상면의 폭(D1)은 5㎛ 이상인 것이 바람직하며, 예를 들면, 5㎛로 한다.
또, 제 1배선층(30, 31)에 접속하는 비아 홀(VH)도 이와 같이하여 형성 가능하다.
다음으로, 도 4(c)에 도시한 바와 같이, 예를 들면, 스퍼터링법에 의해, 상기와 동일하게 하여 시트층(32)을 전면(全面)에 형성한다.
상기의 제 2수지층(21)에서 튀어나와 노출하고 있는 제 1수지층(20)의 표면의 폭(D1)이 5㎛ 이상으로 되어 있으므로, 스크라이브 라인을 피복 하는 시트층(32)의 커버리지가 양호하게 되어, 시트층(32)에 절단이 발생하는 것을 방지할 수 있다.
다음으로, 도 5(a)에 도시한 바와 같이, 예를 들면, 스핀 도포에 의해, 시트층(32) 상에 레지스트막을 성막하고, 제 2배선층의 형성 영역 이외와 스크라이브 라인(SL)을 보호하는 제 2레지스트막(R2)을 패턴 형성한다.
상기의 제 2수지층(21)에서 튀어나와 노출하고 있는 제 1수지층(20)의 표면의 폭(D1)이 5㎛ 이상으로 되어 있으므로, 스크라이브 라인을 피복하는 레지스트막(R2)의 커버리지가 양호해지고, 레지스터막(R2)에 절단이 발생하는 것을 방지할 수 있다.
다음으로, 도 5(b)에 도시한 바와 같이, 시트층(32)을 한쪽의 전극으로 하는 전해 도금처리에 의해, 제 2레지스트막(R2)의 형성 영역을 제외한 영역에 동을 성막하고, 소정의 배선회로 패턴으로 동도금층(33)을 형성한다.
다음으로, 도 5(c)에 도시한 바와 같이, 제 2레지스트막(R2)을 박리하고, 도 6(a)에 도시한 바와 같이, 에칭에 의해 각 동도금층(33) 사이에 있어서 시트층(32)을 제거하여, 시트층(32) 및 동도금층(33)으로 이루어지는 제 2배선층으로 한다. 제 2배선층은 비아 홀(VH)을 통하여 제 1배선층과 전기적으로 접속하여 형성된다.
다음으로, 도 6(b)에 도시한 바와 같이, 상기와 같은 공정을 반복하는 것에 의해, 제 3수지층(22) 및 제 4수지층(23)은, 제 1수지층(20) 및 제 2수지층(21)과 동일하게 하여, 또, 제 3배선층(34, 35)은 제 1배선층(30, 31) 및 제 2배선층(32, 33)과 동일하게 하여, 각각 형성한다. 제 3배선층(34, 35)은 비아 홀에 있어서 제 2배선층(32, 33)과 접속하도록 형성한다.
여기서, 제 3수지층(22)을 형성하는 공정에 있어서는, 제 2수지층(21)보다 작은 면적으로, 제 2수지층(21) 및 제 3수지층(22)의 각 층의 측면과 상면으로부터 계단 모양이 되도록 형성하며, 또, 제 4수지층(23)을 형성하는 공정에 있어서는, 제 3수지층(22)보다 작은 면적으로, 제 3수지층(22) 및 제 4수지층(23)의 각 층의 측면과 상면으로부터 계단 모양이 되도록 상층의 수지층에서 튀어나와 노출하고 있는 하층의 수지층의 상면의 폭(D2 , D3)이 5㎛ 이상, 예를 들면, 5㎛가 되도록 형성한다.
이것에 의해, 각 동도금층(31, 33, 35) 등을 도금할 경우에 패턴 형성하는 스크라이브 라인을 피복하는 레지스트막의 커버리지가 양호해져, 레지스트막에 단절이 발생하는 것을 방지할 수 있다.
다음으로, 제 4수지층(23) 상에 제 1 ~ 제 3배선층(30 ~ 35)에 접속하여, 이들과 동일하게 하여 도전성 포스트를 형성하나, 이때는 시트층(도시하지 않음)을 제거하지 않고 둔다.
다음으로, 도 6(c)에 도시한 바와 같이, 예를 들면, 감광성 드라이 필름을 접합하거나 혹은 레지스트막을 성막하고, 패턴 노광 및 현상하여 도전성 포스트용의 개구부를 형성하고, 제 4수지층(23) 상에 형성한 시트층(도시하지 않음)을 한쪽의 전극으로서 동(銅) 전해(電解)도금을 행하여, 높이 100~150㎛, 지름 150㎛의 도전성 포스트(36)를 형성하고, 이후에 드라이 필름 혹은 레지스트막을 제거하고, 또한 시트층(도시하지 않음)을 박리한다. 도전성 포스트는 전도 방지를 위해 어스펙트(aspect)비를 1 이하로 하는 것이 바람직하다.
동으로 이루어지는 도전성 포스트의 표면의 높이의 불균형은 웨이퍼면 내에서 ±2.5％ 정도이다.
다음으로, 제 4수지층(23)의 상층에, 도전성 포스트(36)를 피복하고, 본 실시 형태와 관련되는 반도체 장치가 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층(24)을 형성한다. 버퍼층 재료로서는, 예를 들면, 폴리아미드이미드수지, 폴리이미드수지, 에폭시수지, 페놀수지 혹은 폴리파라페닐렌 벤조비스옥산닐수지 등을 이용한다.
여기서, 버퍼층(24)은 절연층을 구성하는 제 1 ~ 제 4수지층(20 ~ 23) 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 있어서의 절연층상에 형성한다.
예를 들면, 제 1 ~ 제 4수지층(20 ~ 23) 중 최상층의 수지층(제 4수지층(23))의 외주부를 제외한 영역에 있어서, 예를 들면, 외주부의 폭 20㎛ 이상의 영역을 제외한 영역에 있어서, 형성한다.
상기와 같이 버퍼층(24)을 형성하는 데는, 예를 들면, 인쇄용 마스크와 가압 스퀴지(squeeze)를 이용한 인쇄법을 이용할 수 있다.
도 7(a)는 인쇄용 마스크를 반도체 웨이퍼에 위치를 맞추어 배치하는 공정의 단면도이다. 예를 들면, 반도체 웨이퍼에 설치된 4점의 얼라인먼트 마크를 기준으로 하여, 인쇄용 마스크를 반도체 웨이퍼에 위치를 맞추어서 배치한다.
또, 도 7(b)는 인쇄용 마스크의 사시도이다. 인쇄용 마스크는 두께 10㎛ 이하의 메쉬 스크린(mesh screen)(SC)과 버퍼층의 막 두께에 상당하는 두께의 메탈 마스크(MK)를 조합한 구성이며, 메탈 마스크(MK)는 제 1의 방향으로 연장하는 복수의 제 1의 메탈 마스크와, 이것에 직교하여 연장하는 복수의 제 2의 메탈 마스크로 구성되어 있다.
반도체 웨이퍼와 마스크의 위치 맞춤에 의해, 도 7(a)에 도시한 바와 같이, 메탈 마스크(MK)가 스크라이브 라인(SL)을 따라서 최상층의 수지층(제 4수지층(23))의 외주로부터 20㎛ 이상의 폭(DB)으로 접하도록 배치한다.
도 7(c)는 상기의 인쇄용 마스크를 이용해 버퍼층을 인쇄하여 형성하는 공정을 나타내는 단면도이다.
버퍼층을 구성하는 수지재료(RS)로서, 예를 들면, 점도가 130Pa·s의 폴리아미드이미드수지를 메쉬 스크린(SC) 상에 공급하고, 스퀴지(SQ)를, 예를 들면, 1×105 ~ 1×106Pa의 압력으로 가압하여, 메쉬 스크린(SC) 상에 있어서 소정의 방향, 즉, 도 7(b)에 도시한 제 1의 메탈 마스크 및 제 2의 메탈 마스크의 연장 방향에 대하여 각도(θ)가 45°가 되어 교차하는 방향(DRSQ)에 스퀴지(SQ)를 5 ~ 10mm/s의 속도로 접동(摺動)시켜 인쇄한다. 이것에 의해, 인쇄시에 인가하는 압력으로 인쇄용 마스크가 파손하는 것을 방지 할 수 있고, 또, 버퍼층이 다른 영역으로 돌아 들어가는 것도 방지할 수 있다.
이것에 의해, 상기와 같이, 도전성 포스트(36)를 피복하여, 본 실시 형태와 관련되는 반도체 장치가 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층(24)을 형성한다.
이 때, 상기와 같이 메탈 마스크(MK)가 제 4수지층(23)의 외주로부터 20㎛ 이상의 폭(DB)으로 접하도록 하고 있는 것으로, 버퍼층이 다른 영역으로 돌아 들어가 형성되는 것을 방지하여 형성할 수 있다. 이 폭(DB)은 버퍼층을 구성하는 수지재료(RS)의 점도 등에 따라서 적당히 변경할 수 있다.
버퍼층의 인쇄 공정에 있어서, 2회 이상으로 나누어 인쇄할 수도 있다. 1회로 충분한 막 두께를 얻을 수 없는 경우에 있어서도, 2회 이상 인쇄하는 것으로 충분한 막 두께를 얻을 수 있다.
또, 점도가 다른 버퍼층 재료를 2회 이상 인쇄하여 형성하는 것이 바람직하다. 이때, 최초로 저점도의 버퍼층 재료를 인쇄하고, 다음에, 고점도 버퍼층 재료를 인쇄하는 것이 바람직하다. 먼저 저점도의 버퍼층 재료를 인쇄하는 것으로, 도전성 포스트의 주위 등에 보이드(void)가 형성되는 것을 방지할 수 있다.
동 도전성 포스트(36)의 배치가 에리어 어레이(area array)인 경우나 0.3mm이하의 피치인 경우에는, 마스크의 두께를 얇게 설정하고, 메탈 마스크의 스크라이브 라인에 따른 제방의 부분을 넓게 설치하며, 버퍼층 재료의 점도를 100Pa·s 이하로 하는 것으로, 도전성 포스트의 근방에 출현하는 보이드를 억제할 수 있다.
상기와 같이 버퍼층을 형성한 후, 예를 들면, 50~100℃, 15분 정도의 프리베이크(pre-bake) 처리를 실시하고, 버퍼층 재료중의 용제(溶劑)를 기화시켜 버퍼층을 경화시킨다.
프리베이크 처리로서는 예를 들면, 온도를 바꾸면서 실시하는 프리베이크 처리, 분위기를 변화하면서 실시하는 프리베이크 처리가 바람직하다.
구체적으로는, 저온에서 버퍼층으로부터의 용매의 기화를 방해한 상태로 행하는 프리베이크 처리를 포함하는 것이 바람직하고, 예를 들면, 반도체기(半導體基) 웨이퍼 전체를 가리도록 뚜껑을 덮은 상태로 행하는 프리베이크 처리를 포함한다. 예를 들면, 50℃, 70℃, 100℃의 3 스텝으로 행하는 경우, 50℃의 때에는 핫 플레이트(hot-plate)에 뚜껑을 설치하여, 웨이퍼 전체를 가리도록 뚜껑을 덮어, 용제의 기화를 방지하고 억제한다. 이와 같이, 저온에서의 베이킹에 의해 보이드를 유동(流動)시키는 것으로, 보이드를 소멸시킬 수 있다. 이후, 용제의 기화를 촉진하기 위해, 뚜껑을 제거하고, 온도를 70℃ 및 100℃로 올려 처리한다. 기화가 진행하면, 보이드의 유동이 없어진다.
상기와 같이 하여, 도 8(a)에 도시한 바와 같이, 제 4수지층(23)의 상층에 도전성 포스트(36)를 피복하고, 제 3수지층(24)의 외주부의 폭 20㎛ 이상의 영역(DB)을 제외한 영역에 있어서, 버퍼층(24)을 형성한 후, 도 8(b)에 도시한 바와 같이, 버퍼층(26)의 수지경화 후에, 연삭(硏削)에 의해 도전성 포스트(36)의 두출(頭出)을 행한다. 이것에 의해, 도전성 포스트(36)의 외주부에 있어서, 절연층을 구성하는 제 1 ~ 제 4수지층(20 ~ 23) 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 있어서의 절연층 상에 형성된 버퍼층(24)이 된다.
이 때의 조건은, 예를 들면 ＃600의 호일(숫돌)을 이용하여, 스핀들 회전수 1500rpm, 전송속도(0.2mm/s+0.1mm/s)로 한다. 이것에 의해, 동 도전성 포스트와 버퍼층이 균일하게 연삭되어, 표면이 평탄화된다.
다음으로, 도 9(a)에 도시한 바와 같이, 도전성 포스트(36)에 접속하도록, 예를 들면, 핸더 호일의 탑재, LGA, 혹은 핸더 범프의 인쇄 등에 의해, 범프(돌기전극)(37)를 형성한다.
핸더 범프의 인쇄의 경우에는, 예를 들면, 무연 핸더를 0.2mm의 지름으로 인쇄하고, 260℃ 이하의 온도로 리플로우(reflow) 하여 범프로 성형한다.
다음으로, 도 9(b)에 도시한 바와 같이, 다이싱 블레이드(B)(블레이드 회전수 3000rpm)를 이용하여 스크라이브 라인(SL)을 따라서 반도체 웨이퍼(10)를 하프커트 다이싱하고, 또한 이면(裏面) 연삭 하는 것으로, 개개의 반도체 칩(10a)으로 절단한다. 혹은, 이면 연삭 후, 하프커트 다이싱에 의해 개편화(個片化) 하여도 좋다.
여기서, 스크라이브 라인(SL)에 있어서의 반도체 웨이퍼(10)상에는 제 1 ~ 제 4수지층(20, 21, 22, 23)은 형성되지 않고, 또한 버퍼층(24)도 형성되지 않으며, 반도체 웨이퍼(10)에 상면이 노출하여 있고, 절단하는 것은 반도체 웨이퍼뿐이며, 수지층을 절단할 필요가 없고, 이것에 의해 특수한 블레이드를 선정할 필요도 없는 이점이 있다.
이상으로, 도 1에 나타내는 개편화한 반도체 장치로 한다.
상기에 있어서, 예를 들면 트랜지스터 등의 반도체소자를 포함하는 전자회로가 형성된 반도체 칩을 제 1 ~ 제 4수지층(20 ~ 23)으로 이루어지는 수지층 내에 매립하여 형성하는 경우에는, 다이아몬드 터치 필름 등을 이용하여 마운트하고, 소정의 수지층에 매립하여, 반도체칩의 패드에 대한 비아 홀을 통하여 제 1 ~ 제 3배선층(30 ~ 35) 등으로 이루어지는 배선층에 전기적으로 접속하여 형성한다. 이 경우에는, 반도체 기판(10a)에는 상기와 같이 전자회로가 형성되어 있어도, 혹은 형성되어 있지 않아도 좋다.
상기의 본 실시 형태와 관련되는 반도체 장치의 제조방법에 따르면, 버퍼층을 통하여 범프 접속하는 형태로서 실장기판과의 2차 접속 신뢰성 향상한 SiP 형태의 반도체 장치의 제조방법에 있어서, 반도체 웨이퍼의 표면에 스크라이브 라인을 제외하고, 절연층을 구성하는 제 1 ~ 제 4수지층(20~23)을 형성하며, 또, 버퍼층(24)을 제 1 ~ 제 4수지층(20 ~ 23) 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 있어서 형성하고 있으므로, 다이싱 전의 반도체 웨이퍼에 있어서 스크라이브 라인에는 제 1 ~ 제 4수지층(20~23)의 절연층도 버퍼층(24)도 형성되어 있지 않으므로, 제조공정에 있어서 웨이퍼의 휘어짐이 억제된다.
또, 다이싱 공정에 있어서 스크라이브 라인을 시인할 수 있으므로, 스크라이브 라인의 얼라인먼트 마크(alignment mark)를 타겟으로 하여 다이싱 처리를 행할 수 있고, 또, 스크라이브 라인 상에 기록된 제품의 타입명도 보이므로 용이하게 타입을 확인할 수 있어, 작업성의 저하를 방지할 수 있다.
또한, 다이싱 공정에 있어서 절단하는 것은 반도체 기판(웨이퍼) 뿐이므로, 다이싱 속도를 높여 고처리량화 할 수 있다.
(변형예)
상기의 제조방법에 있어서는, 제 1 ~ 제 4수지층(20 ~ 23) 중 최상층의 수지층(제 4수지층(23))의 외주부를 제외한 영역에 있어 버퍼층(24)을 형성하는 경우에 대하여 설명했으나, 이것에 한정하지 않고, 버퍼층(24)은, 절연층을 구성하는 제 1 ~ 제 4수지층(20 ~ 23) 중 최대의 면적으로 설치된 수지층의 형성 영역을 넘지 않는 영역에 있어서의 절연층 상에 형성할 수 있다.
도 10(a)은 위에서 설명한 바와 같이, 절연층을 구성하는 제 1 ~ 제 4수지층(20 ~ 23) 중 최대의 면적으로 설치된 수지층 즉, 제 1수지층(20)의 형성 영역을 넘지 않는 영역에 있어서의 절연층(제 1 ~ 제 4수지층(20 ~ 23))상에 버퍼층(24)을 형성한 상태를 도시하고 있다.
버퍼층(24)을 상기와 같이 형성하는 것으로, 다이싱 전의 반도체 웨이퍼에 있어서 스크라이브 라인에는 제 1 ~ 제 4수지층(20 ~ 23)의 절연층도 버퍼층(24)도 형성되어 있지 않으므로, 제조공정에 있어서 웨이퍼의 휘어짐이 억제된다.
또, 도 10(b)에 도시한 다이싱 공정에 있어서, 도 9(b)에 도시한 공정과 마찬가지로, 스크라이브 라인을 시인할 수 있으므로, 스크라이브 라인의 얼라인먼트 마크를 타겟으로 하여 다이싱 처리를 행할 수 있고 또, 스크라이브 라인 상에 기록된 제품의 타입명도 보이므로 용이하게 타입을 확인할 수 있어 작업성의 저하를 방지할 수 있다.
또한 다이싱 공정에 있어서 절단하는 것은 반도체 기판(웨이퍼)뿐이므로, 다이싱 속도를 높여 고처리량화할 수 있다.
본 실시 형태와 관련되는 반도체 장치의 제조 방법에 의하면, 아래와 같은 이점을 얻을 수 있다.
(1) 웨이퍼 레벨로 수지층 및 버퍼층을 적층시켰을 때, 스크라이브 라인을 제외하여 수지층 및 버퍼층을 적층시키고 있는 것으로써, 특수한 물성의 수지층 재료를 이용하지 않아도, 반도체 웨이퍼의 휘어짐을 방지할 수 있다. 예를 들면, 수지층을 5층 적층한 8인치 웨이퍼의 웨이퍼 전체의 휘어짐은, 일단부를 기준면에 억제했을 때의 타단부의 기준면으로부터의 거리로서 측정하여, 600㎛ 이하로 억제할 수 있다. 이와 같은 휘어짐의 저감에 의해, 제조장치의 흡착 에러 등을 방지할 수 있고 또, 개편화 한 후의 두께의 불균형을 10％ 이하로 억제할 수 있다.
(2) 스크라이브 라인 이외에서의 표면에 있어서 적층한 수지층 및 버퍼층의 두께가 휘어짐의 원인이 되므로, 스크라이브 라인을 제거하지 않는 구성과 비교하여 적층한 수지층 및 버퍼층의 막 두께를 두껍게 할 수 있다. 즉, 1층 마다의 수지층의 막 두께를 바꾸지 않는다고 하면, 수지층의 적층시키는 층 수를 늘리는 것이 가능해진다.
(3) 동일한 물성치의 수지층을 이용한 경우에는, 스크라이브 라인을 넓게 하는 것만으로도 웨이퍼에 대한 휘어짐의 저감에 기여한다.
(4) 다이싱 공정에 있어서, 절단하는 것은 반도체 웨이퍼뿐이며, 수지층을 절단할 필요가 없고, 이것에 의해 특수한 블레이드를 선정할 필요도 없어진다. 또한, 다이싱시의 반도체 웨이퍼와 수지층의 박리가 일어나기 어렵고, 블레이드의 전송속도 조절 등이 불필요하게 되어, 예를 들면, 80~100mm/s 정도로까지 고속화할 수 있고, 이것에 의해 고처리량화 할 수 있다.
(5) 다이싱 공정에 있어서 스크라이브 라인이 항상 노출하고 있으므로, 스크라이브 라인의 얼라인먼트를 자동 제어로 실시할 수 있다.
(6) 스크라이브 라인이 항상 노출하고 있는 것으로부터, SiP의 타입 정보등을 스크라이브 라인에 기록하는 것으로 식별이 용이해진다.
본 발명은 상기의 설명으로 한정되지 않는다.
예를 들면, 반도체 기판상에 수지층을 적층하여 형성하는 공정이나 그들 계면에 배선층을 형성하는 공정에 있어서, 하층 혹은 상층의 배선층과 전기적으로 접속하는 형태가 되도록 전자소자 및／또는 반도체 칩을 매립하여 형성하여도 좋다.
또, 실시 형태에 있어서는, 수지층을 4층 적층하고 있지만, 이 층수에 한정은 없고, 2층, 3층, 혹은 5층 이상의 적층체로 하여도 좋다.
그 외, 본 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 변경이 가능하다.
본 발명의 반도체 장치는 버퍼층을 통하여 범프 접속하는 형태로 한 SiP 형태의 반도체 장치에 있어서, 기판의 외주부에는 절연층도 버퍼층도 형성되어 있지 않은 구성으로 되어 있다. 따라서, 다이싱 전의 반도체 웨이퍼에 있어서도 스크라이브 라인에는 절연층도 버퍼층도 형성되어 있지 않으므로, 제조공정에 있어서 웨이퍼의 휘어짐이 억제되고, 스크라이브 라인을 시인(視認)할 수 있으므로 작업성이 저하하지 않으며, 다이싱 속도를 높여 고처리량화 할 수 있다.
본 발명의 반도체 장치의 제조방법은, 버퍼층을 통하여 범프 접속하는 형태로 한 SiP 형태의 반도체 장치를 제조할 때, 다이싱 전의 반도체 웨이퍼에 있어서 스크라이브 라인에는 절연층도 버퍼층도 형성되어 있지 않으므로, 웨이퍼의 휘어짐이 억제되고, 스크라이브 라인을 시인할 수 있으므로 작업성이 저하하지 않으며, 다이싱 속도를 높여 고처리량화 할 수 있다.
본 발명의 반도체 장치는, 시스템 인 패키지 형태의 반도체 장치에 적용할 수 있다.
또, 본 발명의 반도체 장치의 제조 방법은, 시스템 인 패키지 형태의 반도체 장치를 제조하는데 적용할 수 있다.

Claims (20)

  1. 전자회로가 설치된 반도체를 포함하여 패키지화되고, 실장기판에 실장되어 이용되는 반도체 장치에 있어서,
    기판과,
    상기 기판의 외주부를 제외한 영역에 있어서, 상기 기판 상에 복수의 수지층이 적층하여 형성된 절연층과,
    전자회로에 접속되도록 형성되고, 상기 절연층을 형성하는 복수의 수지층 중 최소한 하나에 각각 매립되는 복수의 배선층과,
    상기 복수의 수지층 중의 최대의 면적으로 형성된 수지층의 형성 영역을 넘지 않는 영역에 대하여, 절연층을 형성하는 복수의 수지층 중 최상층 하나에 형성되고, 상기 실장기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층과,
    상기 절연성의 버퍼층을 관통하여 배선층에 접속하여 형성된 도전성 포스트와,
    상기 절연성의 버퍼층의 표면으로부터 돌출하도록 상기 도전성 포스트에 접속하여 형성된 돌기전극을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 절연성의 버퍼층은 상기 복수의 수지층 중 최상층의 수지층의 외주부를 제외한 영역에 있어서, 상기 최상층의 수지층 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 절연성의 버퍼층은 상기 최상층의 수지층의 외주부의 폭 20㎛ 이상의 영역을 제외한 영역에 있어서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 복수의 수지층은, 상기 기판으로부터 멀어짐에 따라 형성되어 있는 면적이 상기 기판의 상면의 면적으로부터 서서히 작아지고,
    수지층의 각 층의 측면과 상면 및 상기 기판의 상면으로부터 계단 모양으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판이 반도체 기판이며, 상기 복수의 배선층 중 최소한 하나에 접속하도록 상기 전자회로가 설치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 절연성의 버퍼층은 절연층을 형성하는 복수의 수지층 상의 최대 면적을 가지는 복수의 수지층 중 하나의 형성 영역을 넘지 않는 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 복수의 수지층을 가지는 절연층 및 버퍼층은, 절단 전의 상기 기판을 가지는 반도체 웨이퍼 상의 스크라이브 라인 상에 형성되지 않도록 하여, 공정 도중 반도체 웨이퍼의 휘어짐이 억제되도록 하는 것을 특징으로 하는 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059106B2 (en) 2012-10-31 2015-06-16 International Business Machines Corporation Compensating for warpage of a flip chip package by varying heights of a redistribution layer on an integrated circuit chip
US9530756B2 (en) 2014-12-08 2016-12-27 SK Hynix Inc. Semiconductor apparatus having electrical connections with through-via and a metal layer and stacking method thereof

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224042B1 (en) 2005-06-29 2007-05-29 Actel Corporation Integrated circuit wafer with inter-die metal interconnect lines traversing scribe-line boundaries
JP2007103717A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
CN101124861B (zh) * 2005-11-02 2011-03-30 揖斐电株式会社 半导体装置用多层印刷线路板及其制造方法
WO2007125841A1 (en) * 2006-04-27 2007-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having the semiconductor device
JP2007317692A (ja) * 2006-05-23 2007-12-06 Casio Comput Co Ltd 半導体装置およびその製造方法
JP5055895B2 (ja) * 2006-08-25 2012-10-24 ソニー株式会社 印刷用マスク、印刷用マスクの使用方法及び半導体装置の製造方法
KR100789571B1 (ko) * 2006-08-31 2007-12-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP5055900B2 (ja) * 2006-09-01 2012-10-24 ソニー株式会社 印刷用マスクの拭き取り装置及び拭き取り方法
JP5006026B2 (ja) * 2006-12-27 2012-08-22 ローム株式会社 半導体装置
US20080265445A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Marks for the Alignment of Wafer-Level Underfilled Silicon Chips and Method to Produce Same
US8009935B2 (en) 2007-07-30 2011-08-30 Casio Computer Co., Ltd. Pixel interpolation circuit, pixel interpolation method, and recording medium
US8704336B2 (en) * 2007-08-31 2014-04-22 Intel Corporation Selective removal of on-die redistribution interconnects from scribe-lines
JP5064157B2 (ja) * 2007-09-18 2012-10-31 新光電気工業株式会社 半導体装置の製造方法
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
TWI419268B (zh) * 2007-09-21 2013-12-11 Teramikros Inc 半導體裝置及其製造方法
JP2009135420A (ja) * 2007-11-05 2009-06-18 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4666028B2 (ja) 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
JP2010118635A (ja) * 2008-11-12 2010-05-27 Ibiden Co Ltd 多層プリント配線板
US8309396B2 (en) * 2009-01-26 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for 3D integrated circuit stacking
JP5226640B2 (ja) * 2009-10-09 2013-07-03 株式会社テラミクロス 半導体装置および半導体装置の製造方法
US8482105B2 (en) * 2010-01-29 2013-07-09 Headway Technologies, Inc. Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
US8541886B2 (en) * 2010-03-09 2013-09-24 Stats Chippac Ltd. Integrated circuit packaging system with via and method of manufacture thereof
TWI431574B (zh) 2010-08-06 2014-03-21 E Ink Holdings Inc 電子紙顯示裝置及其製造方法
CN102375282B (zh) * 2010-08-11 2014-09-24 元太科技工业股份有限公司 电子纸显示装置及其制造方法
JP6046416B2 (ja) * 2011-08-23 2016-12-14 日本碍子株式会社 ハニカム構造体の製造方法
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
KR102012935B1 (ko) 2012-06-13 2019-08-21 삼성전자주식회사 전기적 연결 구조 및 그의 제조방법
US8874535B2 (en) * 2012-10-16 2014-10-28 International Business Machines Corporation Performance of RCU-based searches and updates of cyclic data structures
US9070644B2 (en) 2013-03-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9646894B2 (en) 2013-03-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9355967B2 (en) * 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
US9466581B2 (en) * 2013-10-18 2016-10-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device and manufacturing method thereof
US20150311132A1 (en) * 2014-04-28 2015-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line structure and method of forming same
KR102283505B1 (ko) 2014-08-05 2021-07-30 삼성전자주식회사 반도체 패키지 및 반도체 모듈
DE102016115788A1 (de) * 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und Verfahren
US10304700B2 (en) 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10204732B2 (en) * 2015-10-23 2019-02-12 Analog Devices Global Dielectric stack, an isolator device and method of forming an isolator device
US9666530B1 (en) * 2015-12-28 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
KR102217489B1 (ko) * 2016-09-26 2021-02-19 쇼와덴코머티리얼즈가부시끼가이샤 수지 조성물, 반도체용 배선층 적층체 및 반도체 장치
JP6536710B2 (ja) * 2018-04-26 2019-07-03 大日本印刷株式会社 多層配線構造体
KR102497370B1 (ko) * 2018-05-28 2023-02-07 미쓰비시덴키 가부시키가이샤 반도체 장치의 제조 방법
KR102534733B1 (ko) 2018-07-31 2023-05-19 삼성전자 주식회사 재배선 구조물을 가지는 팬 아웃 반도체 패키지
KR102378837B1 (ko) * 2018-08-24 2022-03-24 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
KR102571558B1 (ko) 2018-09-17 2023-08-29 삼성전자주식회사 반도체 장치
KR20240044946A (ko) * 2022-09-29 2024-04-05 엘지이노텍 주식회사 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001071805A1 (en) 2000-03-23 2001-09-27 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686171A (en) * 1993-12-30 1997-11-11 Vlsi Technology, Inc. Integrated circuit scribe line structures and methods for making same
JPH0878785A (ja) * 1994-08-31 1996-03-22 Sharp Corp 半導体レーザ素子およびその製造方法
JPH08264489A (ja) 1995-03-28 1996-10-11 Nippon Precision Circuits Kk 半導体装置
US5727461A (en) * 1997-02-06 1998-03-17 Amtx, Inc. Method of forming fiducials, and stencils containing such fiducials
JPH1142867A (ja) * 1997-07-28 1999-02-16 Process Lab Micron:Kk スクリーン印刷用マスク、その製造方法および使用方法
JP3312874B2 (ja) * 1998-07-15 2002-08-12 松下電工株式会社 半導体装置の製造方法、この方法に用いるスキージ装置および半導体装置
JP2000216184A (ja) * 1999-01-25 2000-08-04 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
TW478089B (en) * 1999-10-29 2002-03-01 Hitachi Ltd Semiconductor device and the manufacturing method thereof
JP3770007B2 (ja) 1999-11-01 2006-04-26 凸版印刷株式会社 半導体装置の製造方法
JP3996315B2 (ja) * 2000-02-21 2007-10-24 松下電器産業株式会社 半導体装置およびその製造方法
JP2001244372A (ja) 2000-03-01 2001-09-07 Seiko Epson Corp 半導体装置およびその製造方法
JP3772066B2 (ja) 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP4401527B2 (ja) * 2000-04-03 2010-01-20 イビデン株式会社 半導体チップの製造方法
US6326698B1 (en) * 2000-06-08 2001-12-04 Micron Technology, Inc. Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices
JP3640876B2 (ja) 2000-09-19 2005-04-20 株式会社ルネサステクノロジ 半導体装置及び半導体装置の実装構造体
JP4413452B2 (ja) * 2001-05-30 2010-02-10 パナソニック株式会社 半導体装置およびその製造方法
US6372619B1 (en) * 2001-07-30 2002-04-16 Taiwan Semiconductor Manufacturing Company, Ltd Method for fabricating wafer level chip scale package with discrete package encapsulation
JP3530158B2 (ja) * 2001-08-21 2004-05-24 沖電気工業株式会社 半導体装置及びその製造方法
US6732619B2 (en) 2001-11-01 2004-05-11 Brady Worldwide, Inc. Cutter mechanism
TWI280641B (en) * 2001-12-28 2007-05-01 Via Tech Inc Chip structure
JP2003218277A (ja) 2002-01-25 2003-07-31 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003324115A (ja) * 2002-05-01 2003-11-14 Canon Inc 封止樹脂の印刷方法
US6885108B2 (en) * 2003-03-18 2005-04-26 Micron Technology, Inc. Protective layers formed on semiconductor device components so as to reduce or eliminate the occurrence of delamination thereof and cracking therein
JP4032006B2 (ja) * 2003-03-28 2008-01-16 三井金属鉱業株式会社 電子部品実装用フィルムキャリアテープ
SG148877A1 (en) * 2003-07-22 2009-01-29 Micron Technology Inc Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001071805A1 (en) 2000-03-23 2001-09-27 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059106B2 (en) 2012-10-31 2015-06-16 International Business Machines Corporation Compensating for warpage of a flip chip package by varying heights of a redistribution layer on an integrated circuit chip
US9165850B2 (en) 2012-10-31 2015-10-20 Globalfoundries Inc. Compensating for warpage of a flip chip package by varying heights of a redistribution layer on an integrated circuit chip
US9530756B2 (en) 2014-12-08 2016-12-27 SK Hynix Inc. Semiconductor apparatus having electrical connections with through-via and a metal layer and stacking method thereof

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