JP4325478B2 - 半導体装置およびその製造方法 - Google Patents
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Description
シリコン基板100上に酸化シリコンからなる下地絶縁膜101が形成され、その上層に、アルミニウムからなる下部電極102、Ta2O5からなる誘電体膜103、酸化シリコンからなる保護層104、および、アルミニウムからなる下部電極の取り出し電極105aおよび上部電極105bが積層されている。誘電体膜103を介して下部電極102と上部電極105bが対向して、静電容量素子Cが構成されている。
まず、図13(a)に示すように、シリコン基板100の表面に下地絶縁膜101を形成し、その上層にスパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極102を形成する。次にCVD法によりTa2O5を堆積させ、パターン加工して誘電体膜103を形成し、さらに酸化シリコンを堆積して誘電体膜の保護層104を形成し、RIE(反応性イオンエッチング)により電極取り出し用の窓開けを行う。次に、スパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極の取り出し電極105aおよび上部電極105bを形成する。以上で、静電容量素子Cが構成される。続いて、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第1絶縁層106を形成する。
さらに、スピンコート法によりエポキシ樹脂を供給して塗布し、バッファ層113を形成し、樹脂硬化後に、研削により銅のポスト112の頭出しを行い、さらにポスト112に接続するようにバンプ114を形成する。
以上で、図12に示す構成のSiP形態の半導体装置が形成される。
本発明は上記の事情に鑑みてなされたものであり、その目的は、SiP形態の半導体装置の製造において、配線と半導体チップとを被覆して形成された絶縁膜に対して、配線と半導体チップのパッドに達する開口を良好に形成することができる半導体装置の製造方法を提供することにある。
このように、両者の膜厚差が緩和された状態で、絶縁樹脂層に、半導体チップのパッドに達する開口部と、配線に達する開口部が形成されており、当該開口部の内部および絶縁樹脂層上に上層配線が形成されている。
該配線を形成する工程において、前記絶縁層の前記チップ搭載部に配線材料を残して導電層を形成する工程と、該導電層を前記基板に接続させて半導体装置の端部を形成する工程と、表面にパッドが形成された半導体チップを、パッド形成面の反対側の面から前記チップ搭載部に搭載する工程と、前記半導体チップ、前記配線および前記絶縁層を被覆する絶縁樹脂層を形成する工程と、前記半導体チップの前記パッド、および前記配線に達する開口部を前記絶縁樹脂層に形成する工程と、前記開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程とを有する。
このように、両者の膜厚差を緩和した状態で、絶縁樹脂層に、半導体チップのパッドに達する開口部と、配線に達する開口部を形成し、当該開口部の内部および絶縁樹脂層上に上層配線を形成する。
本発明の半導体装置の製造方法によれば、SiP形態の半導体装置の製造において、配線と半導体チップとを被覆して形成された絶縁膜に対して、配線と半導体チップのパッドに達する開口を良好に形成することができる。
例えば、シリコン基板10上に酸化シリコンからなる下地絶縁膜11が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極12、Ta2O5、BST、PZT、BaTiO3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜13、アルミニウムあるいは銅からなる下部電極の取り出し電極14aおよび上部電極14bが積層されており、誘電体膜13を介して下部電極12と上部電極14bが対向している部分が静電容量素子Cとなっている。
第1絶縁層15には、下部電極取り出し電極14aおよび上部電極14bに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極14aおよび上部電極14bに接続するプラグ部分と一体になって、第1絶縁層15上にバリアメタル層および銅層からなる第1配線16が形成されている。
第1配線16の一部はらせん状に形成され、インダクタンスLが構成されている。
第2配線18の一部はらせん状に形成され、インダクタンスLが構成されている。
第3配線20の一部はらせん状に形成され、インダクタンスLが構成されている。
第5絶縁層26には、半導体チップ24のパッド24aに達する第1開口部Ha、第4配線23に達する第2開口部Hb、および導電層23Hに達する第3開口部Hcが形成されている。
上記の開口部Ha,Hb,Hc内に埋め込まれて第5絶縁層26上に、パッド24a、第4配線23および導電層23Hに接続する、バリアメタル層および銅層からなる第5配線27が形成されている。
さらに、バッファ層29の表面において第2導電性ポスト28に接続するようにバンプ(突起電極)30が形成されている。
次に、例えばCVD法などによりTa2O5、BST、PZT、BaTiO3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜13を形成し、得られた誘電体膜13に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極14aおよび上部電極14bとする。
誘電体膜13を介して下部電極12と上部電極14bが対向する静電容量素子Cが構成される。
次に、露光量150mJでパターン露光および現像し、下部電極の取り出し電極14aおよび上部電極14bに達する開口部を第1絶縁層15に形成する。開口部のアスペクト比は、次工程のシードスパッタリングのカバレッジを考慮して、1.7以下とする。同時に、当該パターン露光により、下地絶縁膜11の端部から片側5μmだけ第1絶縁層15の端部が内側に位置するように、第1絶縁層15を加工する。
セミアディティブ方式による第1配線16の形成は、まず、例えば、シードスパッタリングによりTiCuあるいはCrCuを成膜し、第1絶縁層15に形成した開口部の内壁を被覆して、全面にバリアメタル層を形成する。
続いて、レジスト塗布および現像処理を行い、第1絶縁層15に形成した開口部と第1配線の形成領域を開口するパターンのレジスト膜を成膜する。
続いて、例えば、レジスト膜をマスクとし、バリアメタル層をシードとする電解メッキにより、第1絶縁層15上での膜厚が5μm程度となるように銅をメッキして、第1絶縁層15に形成した開口部と第1配線の形成領域に銅層を形成する。
さらに、例えば、アッシング処理などによりレジスト膜を除去し、さらに銅層をマスクとしてバリアメタル層をエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第1絶縁層15に形成した開口部とレジスト膜のパターンのオーバーラップ部分は、少なくとも5μmとする。
以上により、第1配線16およびインダクタンスLが形成される。
但し、第3配線20の形成工程においては、バリアメタル層の成膜、レジスト膜のパターン形成、電解メッキでの銅層の形成、レジスト膜の除去の各工程が終了した時点で、即ち、バリアメタル層を第3配線のパターンに沿って除去する工程を行わずにそのまま残して、次工程に移る。これは、バリアメタル層を次工程の第1導電性ポストを形成する工程においても使用するためである。
まず、例えば、レジスト塗布および現像処理を行い、第1導電性ポストの形成領域を開口するパターンのレジスト膜を成膜する。
続いて、例えば、第3配線20の形成時に用いたバリアメタル層をシードとする電解メッキにより銅をメッキして、レジスト膜の開口部に銅からなる柱状の第1導電性ポスト22を形成する。この後、レジスト膜を除去する。
最後に、例えば、第1導電性ポストおよび第3配線20を構成する銅層をマスクとしてバリアメタル層をエッチング加工する。
続いて、露光量150mJでパターン露光および現像し、チップ搭載部における第4絶縁層21を彫り込んで彫り込み部21aを形成する。彫り込み部21aは、図示はしないが、厚さ方向にテーパーがつくように加工される。この彫り込み部21aの形成のためのパターン露光において、第4絶縁層21の端部が第3絶縁層19の端部よりも例えば5μmだけ内側にくるように、第4絶縁層21を加工する。
また、彫り込み部21aを形成する工程において、半導体チップ24のサイズより彫り込み部21aを30μm以上大きく形成することが好ましい。これにより、後の半導体チップ24の搭載工程において、片側15μmづつの合わせずれ余裕を確保できる。
半導体チップ24は、表面にパッド24aが形成され、パッド24aを除く領域は酸化シリコンの保護層24bで覆われた構成であり、フェースアップで、即ち、パッド24a形成面の反対側の面側から、ダイアタッチフィルム25を介して積層させ、100〜180℃の温度で0.5〜5.0Nの荷重を1.0〜2.0秒間かけて接着する。ダイアタッチフィルム25の厚さは、例えば10μmである。半導体チップ24の搭載面に設けられたアライメントマークと半導体チップ24の電極とをツールからオフセットさせることで1台のカメラで認識させることができ、例えば搭載精度±1μmを満たして搭載できる。
次にドライフィルムあるいはレジスト膜を除去し、さらに第2導電性ポスト28および銅層27bをマスクとしてバリアメタル層27aをエッチング加工する。これにより、バリアメタル層27aおよび銅層27bからなる第5配線27が形成される。
この後、例えばシリコン基板10をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図1に示す構成のウェハレベルのSiP形態の半導体装置とすることができる。
(1)半導体チップの薄さにバラツキがあっても、そのパッドに対する安定した開口の形成が可能となる。
(2)内蔵する半導体チップのマウント時にZ方向の傾きなどがあっても、そのパッドに対する安定した開口の形成が可能となる。
(3)コンタクト、プロキシミティ、ステッパなどの露光性を限定しないで、内蔵する半導体チップのパッドに対する安定した開口の形成が可能となる。
(4)半導体チップのパッドを40μmまで縮小化し、ピッチ60μmまで対応可能となり、半導体チップの小型化、縮小化が可能となり、理論収率向上によるコストダウンが図れる。
(5)半導体チップの下層が多層配線構造であって、半導体チップからシリコン基板10までの距離が離れている場合であっても、半導体チップ下に導電層23Hを設けてシリコン基板10に接続することにより、高熱放散性の優れたSiP形態の半導体装置を実現することができる。
(6)上記のシリコン基板10に接続された導電層23Hを一定電位に固定することにより、シールド性の優れたSiP形態の半導体装置を実現することができる。
例えば、第4絶縁層21の表面の厚さは、特に限定はない。第4絶縁層21上の第4配線23部分のギャップと、半導体チップのパッド部分とのギャップとの差を低減できれば、本発明の効果を得ることができる。本実施形態では、第4配線23と第3配線20とを第1導電性ポスト22を介して接続する例について説明したが、第1導電性ポスト22を設けずに第3配線20に達する開口部に埋め込むようにして第4配線23を形成してもよい。
また、下層配線として3層の配線(第1配線、第2配線および第3配線)を形成しているが、これに限らず、少なくとも1層の下層配線が設けられていればよい。
バッファ層や第1〜第4絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Claims (7)
- 基板と、
前記基板に形成された下層配線と、
前記下層配線上に形成され、チップ搭載部が彫り込まれた絶縁層と、
前記絶縁層上に形成され、前記下層配線に接続される配線と、
前記チップ搭載部に形成される導電層と、
表面にパッドが形成され、パッド形成面の反対側の面から前記チップ搭載部に搭載された半導体チップと、
前記半導体チップ、前記配線および前記絶縁層を被覆して形成された絶縁樹脂層と、
前記半導体チップの前記パッドおよび前記配線に達するように前記絶縁樹脂層に形成された開口部と、
前記開口部の内部および前記絶縁樹脂層上に形成された上層配線と、を有し、
前記導電層は、前記チップ搭載部から前記絶縁層上に延伸し、さらに前記基板に接続されて半導体装置の端部を形成している
半導体装置。 - 前記導電層が形成している前記半導体装置の端部が、前記絶縁樹脂層に被覆されている
請求項1記載の半導体装置。 - 前記下層配線と前記基板の間に、下層絶縁層をさらに有し、
前記下層絶縁層は、前記基板と前記導電層が接続される前記半導体装置の端部において、階段状に形成されている
請求項1記載の半導体装置。 - 前記下層配線の一部が受動素子を構成している
請求項1記載の半導体装置。 - 前記絶縁層が彫り込まれて形成される前記チップ搭載部は、チップサイズよりも大きく形成されている
請求項1記載の半導体装置。
- 基板に下層配線を形成する工程と、
前記下層配線を被覆する絶縁層を形成する工程と、
前記絶縁層のチップ搭載部を彫り込む工程と、
前記絶縁層上に、前記下層配線に接続する配線を形成する工程と、
該配線を形成する工程において、前記絶縁層の前記チップ搭載部に配線材料を残して導電層を形成する工程と、
該導電層を前記基板に接続させて半導体装置の端部を形成する工程と、
表面にパッドが形成された半導体チップを、パッド形成面の反対側の面から前記チップ搭載部に搭載する工程と、
前記半導体チップ、前記配線および前記絶縁層を被覆する絶縁樹脂層を形成する工程と、
前記半導体チップの前記パッド、および前記配線に達する開口部を前記絶縁樹脂層に形成する工程と、
前記開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程と
を有する半導体装置の製造方法。 - 前記絶縁樹脂層を形成する工程において、前記半導体装置の端部において前記導電層を被覆する前記絶縁樹脂層を形成する
請求項6記載の半導体装置の製造方法。
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