JP2007103717A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2007103717A
JP2007103717A JP2005292420A JP2005292420A JP2007103717A JP 2007103717 A JP2007103717 A JP 2007103717A JP 2005292420 A JP2005292420 A JP 2005292420A JP 2005292420 A JP2005292420 A JP 2005292420A JP 2007103717 A JP2007103717 A JP 2007103717A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
insulating layer
semiconductor
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005292420A
Other languages
English (en)
Inventor
Osamu Yamagata
修 山形
Yukari Inoue
ゆかり 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2005292420A priority Critical patent/JP2007103717A/ja
Publication of JP2007103717A publication Critical patent/JP2007103717A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】樹脂のスクライブラインへ流れ込みとマスクの裏面への回りこむことを防止し、一回で必要な膜厚のバッファ層を形成できる半導体装置の製造方法と、そのような製造方法で製造された半導体装置を提供する。
【解決手段】半導体ウェハ２０の表面に、スクライブラインを除いて、複数の樹脂層（３０，３４）が積層した絶縁層と、絶縁層中に埋め込まれた配線層とを形成し、絶縁層上において配線層に接続する導電性ポスト３７を形成し、絶縁層の上面の縁部を除く領域を開口する印刷用マスクＭＫを絶縁膜３４の上面の縁部と印刷用マスクが接触するように保持して印刷して、導電性ポストの外周部において絶縁層の上面の縁部を除く領域における絶縁層上に、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層３８を形成し、スクライブラインにおいて半導体ウェハを切断する。
【選択図】図８

Description

本発明は半導体装置及びその製造方法に関し、特に、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる形態の半導体装置及びその製造方法に関するものである。
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
上記のような半導体装置において、半導体基板（チップ）上において再配線層とも称せられる多層配線を形成する場合、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、熱酸化法あるいはスピン塗布などの手法により絶縁層を１μｍ以下の膜厚で形成し、ダイシング処理を行って個片化された半導体装置としていた。
上記の製造方法においては、絶縁層に発生する段差やウェハの反りが発生しても、ダイシング時のブレードやチッピングにのみ注意していれば十分であり、レジストの段切れやウェハの反りに注目する必要はなかった。
さらに、半導体基板（チップ）上に形成される再配線層を絶縁する絶縁層の層間に、コイルなどの受動素子や他の半導体チップが埋め込まれ、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
このＳｉＰの製造方法としては、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ポリイミド樹脂などの絶縁層を複数層積層し、各絶縁層間に配線を埋め込んで形成することで、複数層の配線から構成される再配線層が絶縁層中に埋め込まれて形成された構成となる。この絶縁層とともに半導体ウェハをスクライブラインに沿って切断（ダイシング）することで、ウェハレベルでＳｉＰ化された半導体装置を製造することができる。
ところで、上記の複数の絶縁層について、１層あたりの膜厚を最低で１０μｍとしても例えば３層積層されていると３０μｍとなる。絶縁層間にコイルなどの受動素子を形成する場合や、半導体チップを埋め込む場合にはさらに厚くなってしまうので、例えば半導体ウェハ（基板）が５０μｍ程度にまで薄くなってくると相対的に再配線層の絶縁層の膜厚を無視することができなくなり、例えば半導体ウェハと絶縁層部分との熱膨張係数の違いなどから、半導体ウェハに反りが生じてしまう。
上記の問題を解決するため、特許文献１には、半導体チップ上に複数の樹脂層が積層して構成され、この樹脂層中に再配線層が埋め込まれたＳｉＰ形態の半導体装置の製造方法において、半導体装置となる半導体ウェハの表面に、スクライブラインを除いて絶縁層を形成し、絶縁層の形成領域を越えない領域において絶縁層の上層にバッファ層を形成する方法が開示されている。
図１１は、上記の絶縁層の形成領域を越えない領域において絶縁層の上層にバッファ層を形成する工程を示す断面図である。
基板１２０の上面に絶縁層１２１が形成されており、その上層にトランジスタなどの能動素子が形成された半導体チップ１１４がマウントされている。
半導体チップを被覆するように第１絶縁層１３０が形成されており、半導体チップ１１４のパッドを露出するように開口部が形成されている。
第１絶縁層１３０に形成された開口部を埋め込んで、シード層１３１及び銅層１３３からなる第１配線が形成されており、その上層に第２絶縁層１３４が形成されており、第１配線の上面を露出するように開口部が形成されている。
第２絶縁層１３４に形成された開口部を埋め込んで、シード層１３５及び銅層１３６からなる第２配線が形成されており、その上層に銅からなる導電性ポスト１３７が形成されている。
上記の構成に対して、最上層の第２絶縁層の形成領域を越えない領域において第２絶縁層の上層にバッファ層を形成する。
ここでは、図１１に示すように、印刷用マスクＭＫと加圧スキージを用いた印刷法により、バッファ層となる樹脂を印刷で供給してバッファ層を形成するが、従来のバッファ層形成のための印刷では、マスクＭＫと印刷される絶縁層１３４の上面との間に所定の間隔Ｇを設けていた。
この方法においては、必要な膜厚のバッファ層を形成するために、少量の樹脂での印刷を繰り返す必要があった。
また、数回の印刷を行うとアライメント精度の問題で、徐々にスクライブラインへと樹脂が流れ込んできてしまいやすく、これによってバッファ層の上面縁部の角がポスト近くに至るまで丸くなってしまっていた。
さらに、樹脂がマスクの裏面に回りこんで付着してしまうので印刷するごとにマスクを洗浄しなければならないため、生産性がよくなかった。
特開２００５−１７５３１７号公報
本発明の目的は、スクライブラインへ樹脂が流れ込むのを防止し、かつ、樹脂がマスクの裏面に回りこむことを防止して、一回の印刷で必要な膜厚のバッファ層を形成できる半導体装置の製造方法と、そのような製造方法で製造された半導体装置を提供することである。
上記の課題を解決するため、本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置であって、基板と、前記基板上に複数の樹脂層が積層して形成された絶縁層と、前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、前記絶縁層上において前記配線層に接続して形成された導電性ポストと、前記導電性ポストの外周部において前記絶縁層の上面の縁部を除く領域における前記絶縁層上に形成され、前記半導体装置が前記実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層とを有し、前記導電性ポストから所定の範囲内において前記バッファ層の上面が平坦な面を有し、前記バッファ層の上面と側面の角部における曲面が前記所定の範囲の外部に形成されている。
上記の本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置であって、基板上に、複数の樹脂層が積層して絶縁層が形成され、電子回路に接続するように絶縁層中に埋め込まれて配線層が形成され、絶縁層上において配線層に接続して導電性ポストが形成されている。
導電性ポストの外周部において、上記の絶縁層の上面の縁部を除く領域における絶縁層上に、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層が形成されており、ここで、導電性ポストから所定の範囲内においてバッファ層の上面が平坦な面を有し、バッファ層の上面と側面の角部における曲面が所定の範囲の外部に形成されているものである。
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置の製造方法であって、半導体ウェハの表面に、スクライブラインを除いて、複数の樹脂層が積層した絶縁層と、前記電子回路に接続するように前記絶縁層中に埋め込まれた配線層とを形成する工程と、前記絶縁層上において前記配線層に接続する導電性ポストを形成する工程と、前記絶縁層の上面の縁部を除く領域を開口する印刷用マスクを前記絶縁膜の上面の縁部と前記印刷用マスクが接触するように保持して印刷することにより、前記導電性ポストの外周部において前記絶縁層の上面の縁部を除く領域における前記絶縁層上に、前記半導体装置が前記実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層を形成する工程と、前記スクライブラインにおいて前記半導体ウェハを切断する工程とを有する。
上記の本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置の製造方法であって、まず、半導体ウェハの表面に、スクライブラインを除いて、複数の樹脂層が積層した絶縁層と、電子回路に接続するように絶縁層中に埋め込まれた配線層とを形成する。
次に、絶縁層上において配線層に接続する導電性ポストを形成する。
次に、絶縁層の上面の縁部を除く領域を開口する印刷用マスクを絶縁膜の上面の縁部と印刷用マスクが接触するように保持して印刷することにより、導電性ポストの外周部において絶縁層の上面の縁部を除く領域における絶縁層上に、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層を形成する。
次に、スクライブラインにおいて半導体ウェハを切断する。
本発明の半導体装置のバッファ層は絶縁膜の上面の縁部と印刷用マスクが接触するように印刷用マスクを保持する方法で形成可能であり、スクライブラインへ樹脂が流れ込むのを防止し、かつ、樹脂がマスクの裏面に回りこむことを防止して、一回の印刷で必要な膜厚のバッファ層を形成できる半導体装置の製造方法で製造された半導体装置である。
本発明の半導体装置の製造方法は、絶縁膜の上面の縁部と印刷用マスクが接触するように印刷用マスクを保持する方法でバッファ層を印刷して形成することで、スクライブラインへ樹脂が流れ込むのを防止し、かつ、樹脂がマスクの裏面に回りこむことを防止して、一回の印刷で必要な膜厚のバッファ層を形成できる。
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
図１（ａ）は、本実施形態に係る半導体装置の模式断面図である。
例えばシリコンからなる半導体基板２０上に、酸化シリコンなどの絶縁膜２１が形成されており、その上層に、例えばトランジスタなどの半導体素子を含む電子回路が形成されたシリコンからなる半導体チップ１４が、例えば２個、ダイアタッチフィルム１３によりマウントされている。
半導体チップ１４は、電子回路が形成された半導体本体１０の表面にパッド電極１１が形成されており、パッド電極１１を露出するように保護絶縁膜１２が形成されて、構成されている。
半導体チップ１４を被覆するように第１樹脂層３０が形成されており、第１樹脂層３０には半導体チップ１４のパッド電極１１に達する開口部が形成されている。
第１樹脂層３０の開口部内及び第１樹脂層３０上に、半導体チップ１４のパッド電極１１に接続して、シード層３１及び銅層３３からなる第１配線が形成されている。
第１配線を被覆して、第１樹脂層３０の上層に第２樹脂層３４が形成されており、第２樹脂層３４には第１配線に達する開口部が形成されている。
第２樹脂層３４の開口部内及び第２樹脂層３４上に、第１配線に接続して、シード層３５及び銅層３６からなる第２配線が形成されている。
上記のようにして、第１樹脂層３０と第２樹脂層３４が積層して絶縁層が形成されており、半導体チップ１４の電子回路に接続するように絶縁層中に埋め込まれて第１配線と第２配線から配線層が形成されている。
第１樹脂層３０と第２樹脂層３４が積層した絶縁層上において、第２配線に接続して導電性ポスト３７が形成されている。
また、導電性ポスト３７の外周部において絶縁層の上面の縁部を除く領域における絶縁層上に形成され、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層３８が形成されている。
さらにバッファ層３８の表面から突出するように導電性ポスト３７に接続してバンプ（突起電極）３９が形成されている。
ここで、図１（ａ）の部分拡大図である図１（ｂ）に示すように、導電性ポスト３７から例えば５０μｍの所定の範囲Ｄ内において、バッファ層３８の上面が平坦な面を有し、バッファ層３８の上面と側面の角部における曲面Ｒが所定の範囲Ｄの外部に形成されている。
上記の構成において、バッファ層３８は絶縁膜の上面の縁部と印刷用マスクが接触するように印刷用マスクを保持する後述の方法で形成可能であり、スクライブラインへ樹脂が流れ込むのを防止し、かつ、樹脂がマスクの裏面に回りこむことを防止して、一回の印刷で必要な膜厚のバッファ層を形成できる半導体装置の製造方法で製造された半導体装置である。
また、第１、第２配線あるいはさらに積層させた配線の一部は、静電容量素子やインダクタンスなどの受動素子を構成することができる。例えばこれらの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと電子回路に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えば、半導体ウェハ１０ｗにトランジスタなどの能動素子を含む電子回路を形成し、電子回路に接続するパッド電極１１と、パッド電極１１を露出し、電子回路を被覆するように保護絶縁膜１２を形成する。
次に、図２（ｂ）に示すように、例えば、半導体ウェハ１０ｗの厚みが５０μｍ程度になるまで、半導体ウェハ１０の裏面を＃２０００のホイールで研削する。
次に、図２（ｃ）に示すように、例えば、半導体ウェハ１０ｗの裏面にダイアタッチフィルム１３をラミネートして張り合わせる。ラミネート条件は、例えばスピード１ｍ／分、圧力１Ｎ／ｃｍ、温度６５℃とする。
次に、図２（ｄ）に示すように、半導体ウェハ１０ｗをダイシングして所定形状の半導体チップ１４とする。ダイシングの条件は、例えば、スピンドル回転数４０００ｒｐｍ、送りスピード１０ｍｍ／秒とする。
各半導体チップは、電子回路が形成された半導体本体１０の表面にパッド電極１１が形成されており、パッド電極１１を露出するように保護絶縁膜１２が形成されて、構成されている。
以上のようにして、本実施形態の半導体装置に内蔵する半導体チップを形成する。上記のように５０μｍ程度まで薄膜化しているので、これを内蔵する半導体装置の厚みの抑制に寄与する。
次に、図３（ａ）に示すように、表面に酸化シリコンなどの絶縁膜２１が形成されたウェハ状態の基板２０上に、基板２０に予め形成されているアライメントマークを認識して、上記のようにして形成した半導体チップ１４をフェイスアップでダイアタッチフィルム１３の熱圧着によりマウントする。熱圧着条件は、例えば、荷重１．６Ｎ、温度１６０℃、時間２秒とする。
図面上、半導体装置となる領域Ａとダイシングライン領域Ｂとを区分して示しており、以降の図面においても同じようにして示している。
次に、図３（ｂ）に示すように、例えば、ポリイミド、フェノール、エポキシ系の感光性樹脂をスピンコートで１０μｍの膜厚で塗布し、第１樹脂層３０を形成する。
感光性ポリイミドをスピンコートで形成する場合、例えば、（１０００ｒｐｍ，３０秒）＋（２０００ｒｐｍ，４０秒）＋（１０００ｒｐｍ，１０秒）＋（１５００ｒｐｍ，１０秒）の塗布条件で行い、プリベークとして（９０℃，１２０秒）＋（１００℃，１２０秒）の熱処理を行い、さらにプリベーク後、この状態で半導体チップを内蔵した部分としていない部分に生じる段差を平坦化するため１５μｍ程度研削又は切削して平坦化処理を行う。
次に、図４（ａ）に示すように、例えば、露光及び現像を行って、第１樹脂層３０に、半導体チップ１４のパッド電極１１を露出する開口部３０ａと、ダイシングラインを露出する溝３０ｂをパターン形成する。この露光は、例えば露光量１２５ｍＪ／ｃｍ２で行う。
上記の第１樹脂層３０のパターニングの後、第１樹脂層３０の硬化処理を行う。
次に、図４（ｂ）に示すように、例えば、スパッタリング法により、第１樹脂層３０に形成された開口部３０ａ及び溝３０ｂの内壁面を被覆して、例えばＴｉを６００ｎｍ、続いてＣｕを６００ｎｍの膜厚でそれぞれ堆積させ、次工程における電解メッキ処理のシード層３１を形成する。
次に、図５（ａ）に示すように、例えば、フォトリソグラフィー工程により、第１樹脂層３０に形成された開口部３０ａ及び第１配線形成領域を開口するパターンのレジスト膜３２を形成する。ここで、第１樹脂層３０に形成された溝３０ｂはレジスト膜３２で保護するようにする。
次に、図５（ｂ）に示すように、例えば、シード層３１を一方の電極とする電解メッキ処理により、レジスト膜３２の形成領域を除く領域に銅を成膜し、所定の配線回路パターンの銅層３３を形成する。
次に、図６（ａ）に示すように、例えば、溶剤処理などによりレジスト膜３２を剥離し、さらに図６（ｂ）に示すように銅層３３をマスクとしてウェットエッチングなどを行い、各銅層３３間におけるシード層３１を除去する。
これにより、シード層３１及び銅層３３からなる第１配線が形成される。
次に、上記と同様の工程を繰り返して、図７（ａ）に示すように、第２樹脂層３４と、シード層３５及び銅層３６からなる第２配線を積層させる。
ここでは、まず、第１配線を被覆して第１樹脂層３０の上層に第２樹脂層３４を形成する。例えば、形成法はスピンコート、ＣＶＤあるいは印刷法で行う。ポリイミドの場合では、例えば、スピンコート（７０００ｒｐｍ，２５秒）＋（１０００ｒｐｍ，１２５秒）＋（１０００ｒｐｍ，１０秒）＋（１５００ｒｐｍ，１０秒）、プリベーク処理として（６０℃，２４０秒）＋（９０℃，２４０秒）＋（１１０℃，１２０秒）の熱処理を行い、７８μｍの膜厚とする。
さらに、例えば露光量３００ｍＪ／ｃｍ２で露光及び現像し、第１配線に達する開口部及びダイシングラインを開口する溝をパターン形成する。
ここで、第２樹脂層３４のダイシングラインを露出させる溝の幅は、第１樹脂層３０の溝より広くして、上側の層程溝の幅を広くすることにより、第１樹脂層３０と第２樹脂層３４のダイシングラインにおける側面が階段状になるように形成する。
さらに、例えば、全面にＴｉとＣｕを堆積してシード層３５を形成し、第２配線形成領域を開口するレジスト膜をパターン形成し、シード層３５を一方の電極とする電解メッキ処理により銅層３６を形成し、レジスト膜を除去する。シード層３５は、次工程で導電性ポストを形成する電解メッキ処理工程においても用いるので、エッチングせずにおく。
次に、図７（ｂ）に示すように、例えば、フォトリソグラフィー工程により導電性ポストの形成領域を開口するパターンでレジスト膜をパターン形成し、さらにシード層３５を一方の電極とする電解メッキ処理により、第２配線に接続するように、銅からなる導電性ポスト３７を形成する。銅からなる導電性ポストの径は、例えば２５０μｍ、高さは８０μｍとする。
この後、レジスト膜を除去し、さらに導電性ポスト３７及び銅層３６をマスクとしてウェットエッチングなどを行い、各銅層３６間におけるシード層３５を除去する。
以上のようにして、また、以上のような工程を繰り返すことにより、第１樹脂層及び第２樹脂層さらにはそれ以上の樹脂層が積層した絶縁層が形成でき、また、絶縁層中に埋め込まれて、第１配線及び第２配線さらにはそれ以上の配線を積層することができる。
次に、図８（ａ）の断面図及び図８（ａ）よりも広い領域を示す模式図である図８（ｂ）に示すように、例えば、導電性ポスト３７の外周部において第１樹脂層３０及び第２樹脂層３４からなる絶縁層の上面の縁部を除く領域における絶縁層（第２樹脂層３４）上に、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層３８を形成する。
ここでは、絶縁層（第２樹脂層３４）の上面の縁部を除く領域を開口する印刷用マスクＭＫを、絶縁膜（第２樹脂層３４）の上面の縁部と印刷用マスクＭＫが接触するように保持して印刷する。
印刷用マスクＭＫは、例えば、所定のパターンで加工されたメタルマスクの表面にフッ素樹脂の被膜が形成された構成であり、スクリーンＳＣと一体化されている。
例えば、バッファ層の印刷はＳＵＳ印刷版板厚３００μｍ、スクライブラインの枠は２００μｍ幅とする。ウェハ周辺は５ｍｍの幅の領域を禁止領域とし、これにかかり欠落するパターンについてはパターンを取り版枠もそろえる。
使用する樹脂ペーストＲＳは、例えば、粘度１００Ｐａ・ｓ、Ｎｖ値２６のポリアミドイミドとし、１回で供給する樹脂ペースト量は４５ｇとする。
スキージＳＱとしてはＪタイプを使用して９０°でセットし、スキージ圧０、背圧０．０７ＭＰａとして、５〜２０ｍｍ／ｓのスピードでスキー時移動方向ＤＲＳＱに移動させて印刷用マスクＭＫの開口部から樹脂ペーストＲＳを印刷する。
第１樹脂層３０に形成されたスクライブライン用溝の幅Ｗ０は、例えば９６μｍであるとすると、印刷用マスクＭＫのスクライブライン幅方向の幅Ｗ１は、例えば２００μｍ程度とする。
従来では印刷用マスクと印刷される側の絶縁層との間にギャップをあけており、この場合には印刷用マスクの裏に樹脂ペーストが回りこみ、１回毎にマスクを洗浄しなければならなかったら、本実施形態においては印刷用マスクと印刷される側の絶縁層とを接触させるので、４５ｇ程度の供給後、極少量の追加で連続印刷ができる。
次に、図９（ａ）に示すように、例えば、５０〜１００℃、１５分程度のプリベーク処理を行い、バッファ層材料中の溶剤を気化させてバッファ層３８を硬化させる。
上記のようにして、印刷用マスクと印刷される側の絶縁層とを接触させ、上記のような条件で形成されたバッファ層３８は、導電性ポスト３６から例えば５０μｍの所定の範囲内において、バッファ層３８の上面が平坦な面を有し、バッファ層３８の上面と側面の角部における曲面が所定の範囲の外部に形成されている構成となる。
次に、図９（ｂ）に示すように、例えば、例えばバッファ層３８の上面から研削を行い、導電性ポスト３７の頂部を露出させる。条件は、例えば＃６００のホイールを用いて３５００ｒｐｍ，０．５ｍｍ／秒とする。
上記のように研削した後で、バッファ層３８の上面縁部の形状は上記のような形状を保っている。
次に、図１０（ａ）に示すように、例えば、露出した導電性ポスト上にはんだボールまたははんだペーストにてバンプ（突起電極）３９を形成する。
次に、図１０（ｂ）に示すように、基板２０の裏面側から研削して薄型化した後、ダイシングラインにおいてダイシングを行うことで、図１に示すような構成の半導体装置を製造することができる。
上記のように、内蔵する半導体チップを薄型化し、さらに基板をも薄く加工することで、半導体装置全体の総厚を７２５μｍまで薄くすることができる。
本実施形態に係る半導体装置の製造方法によれば、絶縁膜の上面の縁部と印刷用マスクが接触するように印刷用マスクを保持する方法でバッファ層を印刷して形成することで、スクライブラインへ樹脂が流れ込むのを防止できる。
また、樹脂がマスクの裏面に回りこむことを防止して、連続印刷が可能となる。
一回の印刷で必要な膜厚のバッファ層を形成でき、生産性が向上する。
さらに、スクライブラインに樹脂が残らないことでダイシング性が向上し、ウェハ外周部に印刷をおこなわないことで反りの低減に寄与する。
本発明は上記の説明に限定されない。
例えば、半導体チップを内蔵せずに、電子回路が基板に形成されていてもよい。この場合には絶縁層に埋め込まれる配線が基板に接続するように形成される。あるいは、基板と内蔵半導体チップの両者に電子回路が形成されていてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造する方法に適用できる。
図１（ａ）は、本発明の実施形態に係る半導体装置の模式断面図であり、図１（ｂ）は図１（ａ）の部分拡大図である。 図２（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図３（ａ）及び図３（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図４（ａ）及び図４（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図５（ａ）及び図５（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図６（ａ）及び図６（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図７（ａ）及び図７（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図８（ａ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、図８（ｂ）は図８（ａ）よりも広い領域を示す模式図である。 図９（ａ）及び図９（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示し断面図である。 図１０（ａ）及び図１０（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示し断面図である。 図１１は、従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
符号の説明
１０…半導体本体、１０ｗ…半導体ウェハ、１１…パッド電極、１２…保護絶縁膜、１３…ダイアタッチフィルム、１４…半導体チップ、２０…基板、２１…絶縁膜、３０…第１樹脂層、３０ａ…開口部、３０ｂ…溝、３１…シード層、３２…レジスト膜、３３…銅層、３４…第２樹脂層、３５…シード層、３６…銅層、３７…導電性ポスト、３８…バッファ層、３９…バンプ、ＳＱ…スキージ、ＭＫ…マスク、ＳＣ…スクリーン、ＲＳ…樹脂ペースト

Claims (11)

  1. 電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置であって、
    基板と、
    前記基板上に複数の樹脂層が積層して形成された絶縁層と、
    前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、
    前記絶縁層上において前記配線層に接続して形成された導電性ポストと、
    前記導電性ポストの外周部において前記絶縁層の上面の縁部を除く領域における前記絶縁層上に形成され、前記半導体装置が前記実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層と
    を有し、前記導電性ポストから所定の範囲内において前記バッファ層の上面が平坦な面を有し、前記バッファ層の上面と側面の角部における曲面が前記所定の範囲の外部に形成されている
    半導体装置。
  2. 前記所定の範囲が、前記導電性ポストから約５０μｍ以内の領域である
    請求項１に記載の半導体装置。
  3. 前記基板が、前記電子回路が設けられている半導体基板である
    請求項１に記載の半導体装置。
  4. 前記絶縁層中に、前記配線層に接続して前記電子回路が設けられた半導体チップが埋め込まれている
    請求項１に記載の半導体装置。
  5. 電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置の製造方法であって、
    半導体ウェハの表面に、スクライブラインを除いて、複数の樹脂層が積層した絶縁層と、前記電子回路に接続するように前記絶縁層中に埋め込まれた配線層とを形成する工程と、
    前記絶縁層上において前記配線層に接続する導電性ポストを形成する工程と、
    前記絶縁層の上面の縁部を除く領域を開口する印刷用マスクを前記絶縁膜の上面の縁部と前記印刷用マスクが接触するように保持して印刷することにより、前記導電性ポストの外周部において前記絶縁層の上面の縁部を除く領域における前記絶縁層上に、前記半導体装置が前記実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層を形成する工程と、
    前記スクライブラインにおいて前記半導体ウェハを切断する工程と
    を有する半導体装置の製造方法。
  6. 前記バッファ層を形成する工程において、前記導電性ポストから所定の範囲内において前記バッファ層の上面が平坦な面を有し、前記バッファ層の上面と側面の角部における曲面が前記所定の範囲の外部となるように、バッファ層を形成する
    請求項５に記載の半導体装置の製造方法。
  7. 前記所定の範囲が、前記導電性ポストから約５０μｍ以内の領域である
    請求項５に記載の半導体装置の製造方法。
  8. 前記絶縁層の上面の縁部の幅が少なくとも２０μｍである
    請求項５に記載の半導体装置の製造方法。
  9. 前記バッファ層を形成する工程において、Ｊスキージを用いた印刷法により形成する
    請求項５に記載の半導体装置の製造方法。
  10. 前記基板として、前記電子回路が設けられている半導体基板を用いる
    請求項５に記載の半導体装置の製造方法。
  11. 前記絶縁層を形成する工程が、前記絶縁層中に前記配線層に接続するように前記電子回路が設けられた半導体チップを埋め込む工程を含む
    請求項５に記載の半導体装置の製造方法。
JP2005292420A 2005-10-05 2005-10-05 半導体装置及びその製造方法 Pending JP2007103717A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005292420A JP2007103717A (ja) 2005-10-05 2005-10-05 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005292420A JP2007103717A (ja) 2005-10-05 2005-10-05 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2007103717A true JP2007103717A (ja) 2007-04-19

Family

ID=38030351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005292420A Pending JP2007103717A (ja) 2005-10-05 2005-10-05 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2007103717A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11075181B2 (en) 2018-09-17 2021-07-27 Samsung Electronics Co., Ltd. Semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982735A (ja) * 1995-09-08 1997-03-28 Toray Eng Co Ltd スクリーンマスク
JPH09129772A (ja) * 1994-10-03 1997-05-16 Toshiba Corp 半導体チップと一体化した半導体パッケ−ジ及びその製造方法
JPH11251493A (ja) * 1998-02-27 1999-09-17 Fujitsu Ltd 半導体装置及びその製造方法及びその搬送トレイ及び半導体基板の製造方法
JP2000248177A (ja) * 1999-03-03 2000-09-12 Hitachi Chem Co Ltd 溝被覆方法
JP2001118876A (ja) * 1999-08-12 2001-04-27 Fujitsu Ltd 半導体装置及びその製造方法
WO2001071805A1 (en) * 2000-03-23 2001-09-27 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP2005175317A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129772A (ja) * 1994-10-03 1997-05-16 Toshiba Corp 半導体チップと一体化した半導体パッケ−ジ及びその製造方法
JPH0982735A (ja) * 1995-09-08 1997-03-28 Toray Eng Co Ltd スクリーンマスク
JPH11251493A (ja) * 1998-02-27 1999-09-17 Fujitsu Ltd 半導体装置及びその製造方法及びその搬送トレイ及び半導体基板の製造方法
JP2000248177A (ja) * 1999-03-03 2000-09-12 Hitachi Chem Co Ltd 溝被覆方法
JP2001118876A (ja) * 1999-08-12 2001-04-27 Fujitsu Ltd 半導体装置及びその製造方法
WO2001071805A1 (en) * 2000-03-23 2001-09-27 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP2005175317A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11075181B2 (en) 2018-09-17 2021-07-27 Samsung Electronics Co., Ltd. Semiconductor device
US11626377B2 (en) 2018-09-17 2023-04-11 Samsung Electronics Co., Ltd. Semiconductor device

Similar Documents

Publication Publication Date Title
JP3953027B2 (ja) 半導体装置およびその製造方法
JP4395775B2 (ja) 半導体装置及びその製造方法
JP5460388B2 (ja) 半導体装置及びその製造方法
US7417311B2 (en) Semiconductor device and method of fabricating the same
JP4403407B2 (ja) 半導体装置およびその製造方法
JP4206885B2 (ja) 半導体装置の製造方法
JP2007103716A (ja) 半導体装置及びその製造方法
JP2004165277A (ja) 電子部品実装構造及びその製造方法
JP2008047732A (ja) 半導体装置及びその製造方法
JP5245209B2 (ja) 半導体装置及びその製造方法
JP4380551B2 (ja) 半導体装置およびその製造方法
JP2007318059A (ja) 半導体装置及びその製造方法
JP4591100B2 (ja) 半導体装置およびその製造方法
JP4844287B2 (ja) 半導体装置及びその製造方法
JP2007103717A (ja) 半導体装置及びその製造方法
JP5082333B2 (ja) 半導体装置及び半導体装置の製造方法
JP2005175319A (ja) 半導体装置およびその製造方法
JP5055895B2 (ja) 印刷用マスク、印刷用マスクの使用方法及び半導体装置の製造方法
JP4894343B2 (ja) 半導体装置の製造方法
JP5098211B2 (ja) 半導体装置及びその製造方法
JP2007103715A (ja) 半導体装置及びその製造方法
JP2005175320A (ja) 半導体装置およびその製造方法
JP4325478B2 (ja) 半導体装置およびその製造方法
JP2007294609A (ja) 半導体装置及びその製造方法
JP2006216769A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110712

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111108