KR101155093B1 - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는, 제1 영역의 제1 층에 형성되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이를 구동하는 구동회로부를 포함하고, 상기 구동회로부는 제2 영역에 형성되는 복수의 구동 트랜지스터 및 복수의 구동 커패시터를 포함하고, 상기 복수의 구동 트랜지스터는 제2 층에 형성되고, 상기 복수의 구동 커패시터 중 제1 구동 커패시터는 상기 제1 층에 형성된다.
Description
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀을 포함하는 메모리 셀 어레이 및 메모리 셀 어레이를 구동하는 구동회로부를 포함한다. 메모리 셀 어레이와 구동회로부는 하나의 기판 위에 집적될 수 있다.
본 발명이 해결하고자 하는 과제는, 집적도를 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는, 제1 영역의 제1 층에 형성되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이를 구동하는 구동회로부를 포함하고, 상기 구동회로부는 제2 영역에 형성되는 복수의 구동 트랜지스터 및 복수의 구동 커패시터를 포함하고, 상기 복수의 구동 트랜지스터는 제2 층에 형성되고, 상기 복수의 구동 커패시터 중 제1 구동 커패시터는 상기 제1 층에 형성된다.
상기 제1 구동 커패시터 또는 상기 제1 구동 커패시터의 일부는 상기 복수의 구동 트랜지스터 중 제1 구동 트랜지스터와 중첩되게 형성될 수 있다.
상기 제1 구동 커패시터는 병렬로 연결되는 제1 커패시터 및 제2 커패시터를 포함할 수 있다.
상기 복수의 구동 커패시터는 각각 제1 단자 및 제2 단자를 포함하고, 상기 제2 영역의 상기 제1 층은 상기 제1 단자 및 상기 제2 단자가 형성되어 있지 않은 연결 공간을 포함하고, 상기 연결 공간에는 상기 복수의 구동 트랜지스터와 전기적으로 연결되는 복수의 콘택이 형성되어 있을 수 있다.
상기 제1 커패시터의 제1 단자와 상기 제2 커패시터의 제1 단자는 상기 제2 층에 형성되어 있는 브리지 신호선을 통해 전기적으로 연결될 수 있다,
상기 제1 커패시터의 제1 단자는 상기 제1 층에 형성되어 있는 제1 비트라인층에 연결되어 있고, 상기 제2 커패시터의 제1 단자는 상기 제1 층에 형성되어 있는 제2 비트라인층에 연결되어 있고, 상기 제1 비트라인층 및 상기 제2 비트라인층 사이에는 가지 비트라인이 형성되어 있을 수 있다.
상기 제1 커패시터의 제2 단자는 상기 제1 층에 형성되어 있는 제1 워드라인층에 연결되어 있고, 상기 제2 커패시터의 제2 단자는 상기 제1 층에 형성되어 있는 제2 워드라인층에 연결되어 있고, 상기 제1 워드라인층 및 상기 제2 워드라인층 사이에는 가지 워드라인이 형성되어 있을 수 있다.
상기 제1 커패시터 및 상기 제2 커패시터 각각은 복수의 커패시터를 포함하고, 상기 복수의 커패시터는 병렬 연결되어 있을 수 있다.
상기 제1 구동 커패시터의 제1 단자는 비트라인층에 연결되어 있는 반도체 전극층 및 구동 활성층을 포함하고, 상기 반도체 전극층 및 상기 구동 활성층은 모두 동일한 타입의 불순물의 도핑으로 형성될 수 있다.
상기 제1 구동 커패시터의 상기 제1 단자에는 제1 전압이 인가되고, 상기 제2 구동 커패시터의 제2 단자에는 제2 전압이 인가되고, 상기 제1 전압은 상기 제 2 전압보다 높은 전압일 수 있다.
상기 복수의 구동 트랜지스터 중 하나인 제2 구동 트랜지스터는 게이트 도전체를 제1 단자로 하고, 전기적으로 연결된 2개의 소스/드레인을 제2 단자로 하는 제3 커패시터일 수 있다.
상기 제3 커패시터는 상기 제1 구동 커패시터에 병렬로 연결될 수 있다.
상기 메모리 셀 어레이는 비트라인, 워드라인 및 상기 비트라인과 상기 워드라인 사이에 형성되어 있는 저항 변이 물질을 포함할 수 있다.
상기 제1 구동 커패시터는 비트라인층, 워드라인층 및 상기 비트라인층과 상기 워드라인층 사이에 형성되어 있는 구동 커패시터 유전막을 포함할 수 있다.
상기 제1 구동 커패시터는 저항 변이 물질을 더 포함할 수 있다.
상기 제1 구동 커패시터는 동일한 타입의 불순물의 도핑으로 형성되는 하부 층 및 상부 층을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 집적도를 향상시킬 수 있는 반도체 메모리 장치가 제공될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 구동회로부에 포함될 수 있는 구동 트랜지스터 및 구동 커패시터의 예를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 4는 도 3의 X1-X1 선을 잘라 절개한 단면도이다.
도 5는 도 3의 X2-X2 선을 잘라 절개한 단면도이다.
도 6은 도 3의 Y1-Y1 선을 잘라 절개한 단면도이다.
도 7은 도 3의 Y2-Y2 선을 잘라 절개한 단면도이다.
도 8 내지 도 13은 본 발명의 실시예에 따른 반도체 메모리 장치의 제2 층을 형성하는 방법을 나타내는 도면이다.
도 14 내지 도 23은 본 발명의 실시예에 따른 반도체 메모리 장치의 제2 층 위에 제1 층을 형성하는 방법을 나타내는 도면이다.
도 24는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 25는 도 24의 X1-X1 선을 잘라 절개한 단면도다.
도 26은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 27은 도 26의 X1-X1 선을 잘라 절개한 단면도이다.
도 28은 도 26의 X2-X2 선을 잘라 절개한 단면도이다.
도 29는 도 26의 반도체 메모리 장치의 제조 방법을 설명하기 위한 레이아웃도이다.
도 30은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 31은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 32는 도 31의 X1-X1 선을 잘라 절개한 단면도이다.
도 33은 도 31의 X2-X2 선을 잘라 절개한 단면도이다.
도 34는 도 31의 Y1-Y1 선을 잘라 절개한 단면도이다.
도 35는 도 31의 Y2-Y2 선을 잘라 절개한 단면도이다.
도 36은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 37은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 38은 도 37의 X1-X1 선을 잘라 절개한 단면도이다.
도 39는 도 37의 X2-X2 선을 잘라 절개한 단면도이다.
도 40은 도 37의 Y1-Y1 선을 잘라 절개한 단면도이다.
도 41은 도 37의 Y2-Y2 선을 잘라 절개한 단면도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 구동회로부에 포함될 수 있는 구동 트랜지스터 및 구동 커패시터의 예를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 4는 도 3의 X1-X1 선을 잘라 절개한 단면도이다.
도 5는 도 3의 X2-X2 선을 잘라 절개한 단면도이다.
도 6은 도 3의 Y1-Y1 선을 잘라 절개한 단면도이다.
도 7은 도 3의 Y2-Y2 선을 잘라 절개한 단면도이다.
도 8 내지 도 13은 본 발명의 실시예에 따른 반도체 메모리 장치의 제2 층을 형성하는 방법을 나타내는 도면이다.
도 14 내지 도 23은 본 발명의 실시예에 따른 반도체 메모리 장치의 제2 층 위에 제1 층을 형성하는 방법을 나타내는 도면이다.
도 24는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 25는 도 24의 X1-X1 선을 잘라 절개한 단면도다.
도 26은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 27은 도 26의 X1-X1 선을 잘라 절개한 단면도이다.
도 28은 도 26의 X2-X2 선을 잘라 절개한 단면도이다.
도 29는 도 26의 반도체 메모리 장치의 제조 방법을 설명하기 위한 레이아웃도이다.
도 30은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 31은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 32는 도 31의 X1-X1 선을 잘라 절개한 단면도이다.
도 33은 도 31의 X2-X2 선을 잘라 절개한 단면도이다.
도 34는 도 31의 Y1-Y1 선을 잘라 절개한 단면도이다.
도 35는 도 31의 Y2-Y2 선을 잘라 절개한 단면도이다.
도 36은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 37은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이다.
도 38은 도 37의 X1-X1 선을 잘라 절개한 단면도이다.
도 39는 도 37의 X2-X2 선을 잘라 절개한 단면도이다.
도 40은 도 37의 Y1-Y1 선을 잘라 절개한 단면도이다.
도 41은 도 37의 Y2-Y2 선을 잘라 절개한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면들에서, 동일한 참조 부호는 동일한 구성 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참고하면, 반도체 메모리 장치(SMD)는 메모리 셀 어레이(MCA) 및 구동회로부(DRU)를 포함한다.
메모리 셀 어레이(MCA)는 행렬 형태로 배열된 복수의 메모리 셀(MCEL)을 포함할 수 있다. 각 메모리 셀(MCEL)은 복수의 워드 라인(WL1~WLn) 중 하나의 워드 라인과 복수의 비트 라인(BL1~BLm) 중 하나의 비트 라인에 연결되어 있다.
각 메모리 셀(MCEL)은 메모리 소자(ME) 및 스위치 소자(SE)를 포함할 수 있다. 도 1과 같이 메모리 소자(ME)가 커패시터인 경우, 메모리 셀(MCEL)은 DRAM 메모리 셀일 수 있다. 다만, 도 1은 예시일 뿐, 메모리 셀(MCEL)은 PRAM(phase-change RAM), RRAM(resistive RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 또는 플래시(flash) 메모리 셀일 수도 있다.
스위치 소자(SE)의 게이트 단자는 복수의 워드 라인(WL1~WLn) 중 하나와 연결되고, 드레인 단자는 복수의 비트 라인(BL1~BLm) 중 하나와 연결되고, 소스 단자는 메모리 소자(ME)와 연결될 수 있다.
구동회로부(DRU)는 메모리 셀 어레이(MCA)를 구동한다. 구동회로부(DRU)는 메모리 셀(MCEL)에 데이터를 기입(write)하거나, 메모리 셀(MCEL)에 저장되어 있는 데이터를 독출(read)할 수 있다. 구동회로부(DRU)는 복수의 구동 트랜지스터 및 복수의 구동 커패시터를 포함할 수 있다.
구동회로부(DRU)는 복수의 메모리 셀(MCEL) 중 특정 메모리 셀을 선택할 수 있는 디코더, 메모리 셀(MCEL)에 저장되어 있는 데이터를 독출할 수 있는 센스 앰프, 메모리 셀(MCEL)에 데이터를 기입할 수 있는 기입 드라이버, 전압 생성기 등을 포함할 수 있다. 구동회로부(DRU)의 구현은 당업자에게 자명하므로, 자세한 설명은 생략한다.
도 2는 도 1의 구동회로부에 포함될 수 있는 구동 트랜지스터 및 구동 커패시터의 예를 나타내는 도면이다.
도 2를 참고하면, 구동회로부는 복수의 구동 트랜지스터(DTR1, DTR2) 및 제1 구동 커패시터(DCP1)를 포함한다. 도 2는 2개의 구동 트랜지스터(DTR1, DTR2)와 하나의 구동 커패시터(DCP1)를 나타내었다. 다만, 도 2는 예시일 뿐, 구동회로부(도 1의 DRU)에 포함되는 구동 트랜지스터의 개수나 구동 커패시터의 개수를 제한하는 것은 아니다.
제1 구동 커패시터(DCP1)는 병렬로 연결된 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 구동 커패시터(DCP1)의 제1 단자는 제1 구동 트랜지스터(DTR1)의 소스 단자와 연결되고, 제1 구동 커패시터(DCP1)의 제2 단자는 접지 전압(VSS)을 인가받을 수 있다.
제1 구동 트랜지스터(DTR1)의 게이트 단자는 제1 게이트 전압(VG1)을 인가받을 수 있고, 드레인 단자는 제1 드레인 전압(VD1)을 인가받을 수 있고, 소스 단자는 제1 구동 커패시터(DCP1)와 연결될 수 있다.
제2 구동 트랜지스터(DTR2)는 제1 구동 트랜지스터(DTR1) 및 제1 구동 커패시터(DCP1)과 연결되지 않을 수 있다. 제2 구동 트랜지스터(DTR2)의 각 단자는 대응되는 전압(VG2, VS2, VD2)을 인가받을 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이고, 도 4는 도 3의 X1-X1 선을 잘라 절개한 단면도이고, 도 5는 도 3의 X2-X2 선을 잘라 절개한 단면도이고, 도 6은 도 3의 Y1-Y1 선을 잘라 절개한 단면도이고, 도 7은 도 3의 Y2-Y2 선을 잘라 절개한 단면도이다.
도 3 내지 도 7은 도 1의 메모리 셀 어레이(MCA)와 구동회로부(DRU)의 일 실시예로, 특히 구동회로부(DRU)에 포함되는 도 2의 복수의 구동 트랜지스터(DTR1, DTR2) 및 제1 구동 커패시터(DCP1)가 구현되는 일 실시예이다.
도 3 내지 도 7을 참고하면, 반도체 메모리 장치는 평면적으로 제1 영역(RG1) 및 제2 영역(RG2)을 포함하고, 수직적으로 제1 층(LA1) 및 제2 층(LA2)을 포함한다.
제1 영역(RG1)은 메모리 셀 어레이(MCA)가 형성되는 영역이고, 제2 영역(RG2)은 제1 영역(RG1)을 제외한 영역이다. 제2 영역(RG2)에는 주로 구동회로부(도 1의 DRU)가 형성된다.
제1 영역(RG1)의 제1 층(LA1)에는 메모리 셀 어레이(MCA)가 형성된다. 제2 영역(RG2)의 제2 층(LA2)에는 복수의 구동 트랜지스터(DTR1, DTR2)가 형성된다. 구동 트랜지스터(DTR3)는 제1 영역(RG1)의 제2 층(LA2)에 형성될 수도 있다. 즉, 복수의 구동 트랜지스터(DTR1~DTR3)는 평면적으로는 메모리 셀 어레이(MCA)가 형성되는 제1 영역(RG1) 및 메모리 셀 어레이(MCA)가 형성되지 않는 제2 영역(RG2)에 모두 형성될 수 있다. 그리고 복수의 구동 트랜지스터(DTR1~DTR3)는 수직적으로는 메모리 셀 어레이(MCA)가 형성되지 않는 제2 층(LA2)에 형성된다.
제2 영역(RG2)의 제1 층(LA1)에는 제1 구동 커패시터(DCP1)가 형성된다. 제1 구동 커패시터(DCP1)는 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
제1 구동 커패시터(DCP1)는 메모리 셀 어레이(MCA)가 형성되는 제1 영역(RG1)과는 다른 영역인 제2 영역(RG2)에 형성되나, 메모리 셀 어레이(MCA)가 형성되는 층과 동일한 제1 층(LA1)에 형성된다.
구동회로부(도 1의 DRU)에 포함되는 제1 구동 커패시터(DCP1)가 형성되는 제1 층(LA1)과 복수의 구동 트랜지스터(DTR1~DTR3)가 형성되는 제2 층(LA2)을 분리하여 반도체 메모리 장치의 평면적을 감소시킬 수 있고, 반도체 메모리 장치의 집적도가 향상될 수 있다. 또한, 구동 트랜지스터와 구동 커패시터를 서로 다른 층에 형성함으로써, 구동 커패시터의 면적이 증가할 수 있어, 구동 커패시터의 용량이 증가될 수 있다. 즉, 구동 커패시터의 형성으로 인해 반도체 메모리 장치의 전체 평면적을 증가시키지 않으면서도, 구동 커패시터의 면적은 증가시킬 수 있다.
제1 구동 커패시터(DCP1) 또는 제1 구동 커패시터(DCP1)의 일부[예를 들어, 제1 커패시터(C1)]는 제1 구동 트랜지스터(DTR1)와 중첩되게 형성될 수 있다. 제1 층(LA1)에 형성되는 제1 커패시터(C1)는 제2 층(LA2)에 형성되는 제1 구동 트랜지스터(DTR1)와 중첩될 수 있다. 제2 커패시터(C2)는 제2 구동 트랜지스터(DTR2)와 중첩될 수 있다.
제2 영역(RG2)의 제1 층(LA1)은 연결 공간(CS; connection space)을 포함할 수 있다. 연결 공간(CS)은 제2 영역(RG2)의 제1 층(LA1)에서 복수의 구동 커패시터[제1 구동 커패시터(DCP1) 포함]가 형성되지 않는 공간이다. 연결 공간(CS)에는 복수의 구동 트랜지스터(DTR1, DTR2)와 전기적으로 연결되는 복수의 제4 콘택(350)을 포함할 수 있다.
예를 들어, 제1 구동 트랜지스터(DTR1)의 게이트 도전체(130)는 제4 콘택(350)을 통해 제1 게이트 전압(VG1)을 인가받고, 제1 구동 트랜지스터(DTR1)의 소스/드레인(107)은 제4 콘택(350)을 통해 제1 드레인 전압(VD1)를 인가받을 수 있다.
제1 구동 커패시터(DCP1)에 포함되는 제1 커패시터(C1) 및 제2 커패시터(C2)는 병렬로 연결될 수 있다. 제1 커패시터(C1)의 제1 단자(T1a)와 제2 커패시터(C2)의 제1 단자(T2a)는 전기적으로 연결되고, 제1 커패시터(C1)의 제2 단자(T1b)와 제2 커패시터(C2)의 제2 단자(T2b)는 전기적으로 연결될 수 있다.
제1 커패시터(C1) 및 제2 커패시터(C2)는 병렬로 연결하여 제1 구동 커패시터(DCP1)을 구현하는 방법은 다양할 수 있다.
예를 들어, 도 3 내지 도 7과 같이, 제1 커패시터(C1)의 제1 단자(T1a)와 제2 커패시터(C2)의 제1 단자(T2a)는 제2 층(LA2)에 형성되어 있는 브리지 신호선(160B)을 통해 전기적으로 연결될 수 있다. 제1 커패시터(C1)의 제2 단자(T1b)와 제2 커패시터(C2)의 제2 단자(T2b)는 각각 제3 콘택(340)을 통해 접지 전압(VSS)을 인가받음으로써 전기적으로 연결될 수 있다.
제1, 2 커패시터(C1, C2)의 제1 단자(T1a, T2a)는 제1 구동 트랜지스터(DTR1)에 전기적으로 연결될 수 있다. 제1, 2 커패시터(C1, C2)의 제2 단자(T1b, T2b)는 접지 전압(VSS)을 인가받을 수 있다. 따라서, 제1, 2 커패시터(C1, C2)의 제1 단자(T1a, T2a)에 인가되는 전압이 제1, 2 커패시터(C1, C2)의 제2 단자(T1b, T2b)에 인가되는 전압보다 높을 수 있다.
다음 도 8 내지 도 23을 참고하여 도 2 내지 도 7의 반도체 메모리 장치의 제조 방법을 설명한다.
도 8 내지 도 13은 본 발명의 실시예에 따른 반도체 메모리 장치의 제2 층을 형성하는 방법을 나타내는 도면이다. 도 9, 도 11 및 도 13은 각각 도 8, 도 10 및 도 12의 X1-X1 선을 잘라 절개한 단면도이다.
먼저, 도 8 및 도 9를 참고하면, 제1 기판(100) 위에 STI(shallow trench isolation: 110)를 형성한다. 예를 들어, 제1 기판(100)은 실리콘, 유리 또는 석영 등으로 만들어질 수 있다. STI(110)는 BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), TEOS(tetraethylorthosilicate) 등의 실리콘 산화물과 같은 유전체로 만들어질 수 있다. STI(110) 형성 방법은 당업자에게 자명하므로, 상세한 설명은 생략한다.
이온 주입 공정을 통해 제1 기판(100) 내에 p-타입 웰(101) 및 n-타입 웰(102)을 형성한다. 다음, 증착(deposition) 및 사진 식각(photolithography) 공정을 통해 p-타입 웰(101) 및 n-타입 웰(102) 위에 게이트 유전체(120), 게이트 도전체(130), 게이트 하드 마스크(131) 및 게이트 스페이서(132)를 형성한다.
예를 들어, 게이트 도전체(130)는 구리, 알루미늄, 금 등의 금속, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등의 금속 질화물, 도핑된 폴리실리콘 또는 이들의 복합막으로 만들어질 수 있다. 게이트 하드마스크(131) 및 게이트 스페이스(132)는 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 만들어질 수 있다.
이온 주입 공정을 통해 p-타입 웰 영역(101) 내에 n-타입 LDD(Lightly Doped Drain: 105)를 형성하고, n-타입 웰 영역(102) 내에 p-타입 LDD(106)를 형성한다. 그리고 p-타입 웰 영역(101) 내에 n-타입 소스/드레인(107)을 형성하고, n-타입 웰 영역(102) 내에 p-타입 소스/드레인(108)을 형성한다.
예를 들어, n-타입 웰(102), n-타입 LDD(105) 및 n-타입 소스/드레인(107)은 각각 포스포러스(Phosphorus) 또는 아세닉(Arsenic) 등의 불순물을 이온 주입하여 형성할 수 있다. p-타입 웰(101), p-타입 LDD(106) 및 p-타입 소스/드레인(108)은 보론(Boron) 또는 보론과 플루오린(Fluorine)의 합성물을 이온 주입하여 형성할 수 있다. 이온 주입 공정 기술은 당업자에게 자명하므로, 상세한 설명은 생략한다.
이를 통해, 게이트 도전체(130) 및 소스/드레인(107 또는 108)을 포함하는 복수의 구동 트랜지스터(DTR1~DTR3)가 형성된다.
구동회로부(도 1의 DRU)의 복수의 구동 트랜지스터는 대부분은 제1, 2 구동 트랜지스터(DTR1, DTR2)와 같이 제2 영역(RG2)에 형성된다. 다만, 제1 영역(RG1)의 제3 구동 트랜지스터(DTR3)와 같이 구동회로부(도 1의 DRU)에 포함되는 일부 트랜지스터는 제1 영역(RG1)에 형성될 수 있다.
다음, 도 10 및 도 11을 참고하면, 복수의 구동 트랜지스터(DTR1~DTR3)가 형성되어 있는 제1 기판(100) 위에 증착 공정을 통해 제1 층간 절연막(140)을 형성한다. 제1 층간 절연막(140)은 BPSG, USG, SOG, TEOS 등의 실리콘 산화물과 같은 유전막을 충분히 두껍게 증착한 후, 화학적 기계적 연마(chemical mechanical polishing, CMP)를 통해 평탄화를 수행함으로써 형성할 수 있다. 예를 들어, 유전막은 CVD(Chemical Vapor Depositon), 스핀 코팅, 원자층 증착법(atomic layer deposition, ALD) 등의 공지의 증착 방법을 통해 형성될 수 있다.
사진 식각 공정을 통해 제1 층간 절연막(140)에 복수의 콘택홀을 형성한다. 각 콘택홀은 복수의 구동 트랜지스터(DTR1~DTR3)의 게이트 도전체(130) 또는 소스/드레인(107 또는 108)을 노출한다.
각 콘택홀에 도전물질을 플러깅(plugging)하여 복수의 제1 콘택(150)을 형성한다. 예를 들어, 각 콘택홀에 플러깅되는 도전물질은 구리, 알루미늄, 금, 텅스텐, 티타늄 등의 금속, 티타늄 질화물, 텅스텐 질화물, 코발트 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등의 금속 질화물, 도핑된 폴리실리콘 또는 이들의 조합 물질일 수 있다.
증착 및 사진 식각 공정을 통해 복수의 제1 신호선(160) 및 복수의 제1 하드마스크(161)를 형성한다. 각 제1 신호선(160)은 제1 콘택(150)과 접촉되도록 형성된다. 이하, 복수의 제1 신호선(160) 중 제1 콘택(150)을 통해 제1 구동 트랜지스터(DTR1)의 하나의 소스/드레인(107)과 연결되는 신호선을 브리지 신호선(160B)라 한다.
예를 들어, 제1 신호선(160)은 구리, 알루미늄, 금, 텅스텐, 티타늄 등의 금속, 티타늄 질화물, 텅스텐 질화물, 코발트 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등의 금속 질화물, 도핑된 폴리실리콘 또는 이들의 조합 물질일 수 있다. 제1 하드마스크(161)는 실리콘 질화막일 수 있다.
다음, 도 12 및 도 13을 참고하면, 제1 층간 절연막(140), 제1 신호선(160) 및 제1 하드마스크(161) 위에 증착 공정을 통해 제2 층간 절연막(170)을 형성한다. 제2 층간 절연막(170)은 BPSG, USG, SOG, TEOS 등의 실리콘 산화물과 같은 유전막을 충분히 두껍게 증착한 후, 화학적 기계적 연마(CMP)를 통해 평탄화를 수행함으로써 형성할 수 있다.
사진 식각 공정을 통해 제2 층간 절연막(170)에 브리지 신호선(160B)를 노출하는 복수의 콘택홀을 형성한 후, 각 콘택홀에 도전물질을 플러깅하여 제2 콘택(180)을 형성한다.
제2 콘택(180)의 플러깅된 도전물질은 도전성 물질이면 되고, 특별히 제한되지 않는다. 예를 들어, 제2 콘택(180)의 플러깅된 도전물질은 구리, 알루미늄, 금 등의 금속, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등의 금속 질화물, 도핑된 폴리실리콘 또는 이들의 조합 물질일 수 있다.
이하, 제1 기판(100)부터 제2 층간 절연막(170)까지를 반도체 메모리 장치의 제2 층(LA2)이라 한다.
도 14 내지 도 23은 본 발명의 실시예에 따른 반도체 메모리 장치의 제2 층 위에 제1 층을 형성하는 방법을 나타내는 도면이다. 도 15는 도 14의 X1-X1 선을 잘라 절개한 단면도이고, 도 17은 도 16의 X1-X1 선을 잘라 절개한 단면도이고, 도 18은 도 16의 Y1-Y1 선을 잘라 절개한 단면도이고, 도 19는 도 16의 Y2-Y2 선을 잘라 절개한 단면도이고, 도 21은 도 20의 X1-X1 선을 잘라 절개한 단면도이고, 도 22는 도 20의 Y1-Y1 선을 잘라 절개한 단면도이고, 도 23은 도 20의 Y2-Y2 선을 잘라 절개한 단면도이다.
먼저, 도 14 및 도 15를 참고하면, 제2 층간 절연막(170) 위에 증착 공정을 통해 비트라인 물질막(190), 하부 소스/드레인 물질막(200)을 형성한다. 제1 영역(RG1)에서 하부 소스/드레인 물질막(200) 위에 셀 활성층 물질막(211)을 형성하고, 제2 영역(RG2)에서 하부 소스/드레인 물질막(200) 위에 구동 활성층 물질막(213)을 형성한다.
비트라인 물질막(190)은 도전성 물질이면 되고, 특별히 제한되지 않는다. 예를 들어, 비트라인 물질막(190)은 구리, 알루미늄, 금과 같은 금속, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등과 같은 금속 질화물, 도핑된 폴리실리콘 또는 이들의 조합 물질일 수 있다.
하부 소스/드레인 물질막(200)은 도핑된 폴리실리콘 등의 반도체 물질, 이온이 주입된 활성 실리콘 또는 이들의 복합막으로 만들어질 수 있다.
셀 활성층 물질막(211) 및 구동 활성층 물질막(213)은, 하부 소스/드레인 물질막(200) 위에 제2 기판(미도시)을 형성한 후, 제1 영역(RG1)에 포함되는 제2 기판(미도시)에는 셀 채널 도핑을 진행하고, 제2 영역(RG2)에 포함되는 제2 기판(미도시)에는 하부 소스/드레인 물질막(200)과 동종 타입의 이온 주입을 진행함으로써 형성할 수 있다. 만일 하부 소스/드레인 물질막(200)이 n-타입 불순물로 도핑(doping)되어 있다면, 구동 활성층 물질막(213)의 불순물도 n-타입 불순물이다. 예를 들어, 하부 소스/드레인 물질막(200)은 포스포러스 등과 같은 n-타입 불순물로 도핑되고, 셀 활성층 물질막(211)은 보론과 같은 p-타입 물질로 도핑되며, 구동 활성층 물질막(213)은 포스포러스와 같은 n-타입 불순물로 도핑될 수 있다. 구동 활성층 물질막(213)을 하부 소스/드레인 물질막(200)과 동일한 타입의 불순물로 도핑하여 형성하는 이유는 후술한다.
이때, 제 2기판(미도시)은 실리콘 단결정막으로, 스마트컷(smartcut) 등의 방법을 이용하여 형성할 수 있다.
도 16 내지 도 19를 참고하면, 비트라인 물질막(도 15의 190)으로부터 제2 층간 절연막(170) 위 제1 영역(RG1)에는 비트라인(193)이 형성되고, 제2 영역(RG2)에는 제1 비트라인층(191) 및 제2 비트라인층(192)이 형성된다. 이하, 비트라인(193) 및 비트라인층(191, 192)을 비트라인 도전체라 한다.
비트라인 도전체(191~193)은 다음과 같은 방법으로 형성될 수 있다. 셀 활성층 물질막(도 15의 211) 및 구동 활성층 물질막(도 15의 213) 위에 증착 공정을 통해 실리콘 질화막 등의 물질로 이루어진 제2 기판 하드 마스크(미도시)를 형성한다. 사진 식각 공정을 통해 제1 영역(RG1)에서 제2 기판 하드 마스크(미도시), 셀 활성층 물질막(도 15의 211), 하부 소스/드레인 물질막(도 15의 200) 및 비트라인 물질막(도 15의 190)을 식각함으로써, 비트라인(193)이 형성될 수 있다. 동시에, 제2 영역(RG2)에서 제2 기판 하드 마스크(미도시), 구동 활성층 물질막(도 15의 213), 하부 소스/드레인 물질막(도 15의 200) 및 비트라인 물질막(도 15의 190)을 식각함으로써, 제2 영역(RG2)의 제1, 2 비트라인층(191, 192)이 형성될 수 있다.
비트라인 도전체(191~193)의 형성 후, 제2 층간 절연막(170) 및 제2 기판 하드 마스크(미도시) 위에 USG, SOG 및 BPSG 등의 제1 유전막(미도시)을 충분히 두껍게 증착한 후, 제2 기판 하드 마스크(미도시)를 저지막으로 하여 CMP를 통해 평탄화를 수행한다. 사진 식각 공정을 통해 제1 영역(RG1)의 제2 기판 하드 마스크(미도시), 셀 활성층 물질막(도 15의 211), 하부 소스/드레인 물질막(도 15의 200)을 식각하여, 제1 영역(RG1)의 비트라인(193) 위에 하부 소스/드레인 전극층(202) 및 셀 활성층(212)으로 이루어진 복수의 필라(pillar)를 형성한다. 동시에, 제2 영역(RG2)의 제2 기판 하드 마스크(미도시), 구동 활성층 물질막(도 15의 213), 하부 소스/드레인 물질막(도 15의 200)을 식각하여, 제2 영역(RG2)의 제1, 2 비트라인층(191, 192) 위에 하부 전극층(203) 및 구동 활성층(214)으로 이루어진 복수의 필라를 형성한다. 이때, 제1 유전막(미도시)을 식각하여 제3 층간 절연막(231)을 형성할 수 있다.
다음, 제3 층간 절연막(231) 및 복수의 필라 위에 USG, SOG 및 BPSG 등의 제2 유전막(미도시)을 충분히 두껍게 증착한 후, 제2 기판 하드 마스크(미도시)를 저지막으로 하여 CMP 공정을 통해 평탄화를 수행한다. 다음, 선택 식각 공정을 통해 제2 유전막(미도시)을 선택 식각하여 셀 활성층(212)의 윗면 및 구동 활성층(214)의 상부면보다 아래에 위치한 제4 층간 절연막(241)을 형성할 수 있다.
제4 층간 절연막(241) 형성 후, 산화 공정 및 증착 공정을 통해 필라의 측면에 제2 게이트 유전막(250)을 형성한다. 다음 워드라인 물질막(미도시)을 증착하고, 워드라인 물질막(미도시)을 선택 식각함으로써, 워드라인 물질막(미도시)을 셀 활성층(212)의 상부 및 구동 활성층(214)의 상부면보다 아래에 위치시킨다. 다음, 사진 식각 공정을 통해 제1 영역(RG1)의 워드라인(260), 제2 영역(RG2)의 제1, 2 워드라인층(261, 262)을 형성한다. 이하, 워드라인(260) 및 워드라인층(261, 262)을 워드라인 도전체라 한다.
워드라인 도전체(260~262) 형성 후, 제4 층간 절연막(241), 워드라인 도전체(260~262) 및 제2 기판 하드 마스크(미도시) 위에 USG, SOG 및 BPSG 등의 제3 유전막(미도시)을 충분히 두껍게 증착한 후, 제2 기판 하드 마스크(미도시)를 저지막으로 하여 CMP를 통해 평탄화를 수행한다. 다음, 제2 기판 하드마스크(미도시)을 선택적으로 제거하고, 제3 유전막(미도시)을 셀 활성층(212) 및 구동 활성층(214)의 상부까지 선택 식각함으로써 제5 층간 절연막(270)을 형성한다.
도 20 내지 도 23을 참고하면, 이온 주입 공정을 통해, 제1 영역(RG1)의 셀 활성층(212) 위에 상부 소스/드레인 전극층(280)을 형성하고, 동시에 제2 영역(RG2)의 구동 활성층(214) 위에 상부 전극층(281)을 형성한다. 이를 통해, 제1 영역(RG1)에서 메모리 셀(도 1의 MCEL)의 스위치 소자(도 1의 SE)가 형성되고, 제2 영역(RG2)에는 제1 구동 커패시터(DCP1)가 형성될 수 있다.
제1 영역(RG1)에서 상부 소스/드레인 전극층(280)과 하부 소스/드레인 전극층(202) 사이에는 상부 및 하부 소스/드레인 전극층(280, 202)과 다른 타입의 불순물로 도핑된 셀 활성층(212)이 형성되어 있다. 따라서 제1 영역(RG1)에서 상부 소스/드레인 전극층(280), 워드라인(260), 하부 소스/드레인 전극층(202)은 삼단자 소자인 스위치 소자(SE)를 형성한다.
제2 영역(RG2)에서 상부 전극층(281)과 하부 전극층(203) 사이에는 상부 및 하부 전극층(281, 203)과 동일한 타입의 불순물로 도핑된 구동 활성층(214)이 형성되어 있다. 상부 전극층(281) 및/또는 하부 전극층(203)은 반도체 전극층이라 할 수 있다. 예를 들어, 제2 영역(RG2)에서 반도체 전극층[예를 들어, 상부 전극층(281) 또는 하부 전극층(203)] 및 구동 활성층(214)은 모두 n-타입 불순물로 도핑될 수 있다.
따라서 제2 영역(RG2)의 하부 전극층(203), 구동 활성층(214) 및 상부 전극층(281)으로 구성된 복수의 필라는 각각 커패시터(C1, C2)의 제1 단자(T1a, T2a)를 형성하고, 제1, 제2 워드라인층(261, 262)은 각각 커패시터(C1, C2)의 제2 단자(T1b, T1b)를 형성한다. 즉, 각 커패시터(C1, C2)의 제2 단자(T1b, T1b)는 워드라인층(261, 262)을 포함할 수 있다.
제1 커패시터(C1)의 복수의 필라는 모두 제1 비트라인층(191)에 연결되고, 제1 워드라인층(261)은 필라가 형성된 부분을 제외하면 하나로 연결된 형태이다. 따라서, 제1 커패시터(C1)는 병렬 연결된 복수의 커패시터로 형성될 수 있다. 제2 커패시터(C2) 역시 병렬 연결된 복수의 커패시터로 형성될 수 있다.
다음, 제5 층간 절연막(270) 위에 식각 저지층(290) 및 스토리지 하부 전극(300)을 형성한다.
식각 저지층(290) 및 스토리지 하부 전극(300)은 다음과 같은 방법으로 형성될 수 있다. 먼저, 제5 층간 절연막(270) 위에 식각 저지막(미도시) 및 몰드 물질막(미도시)을 형성하고, 사진 식각 공정을 통해 식각 저지막(미도시) 및 몰드 물질막(미도시)에 제1 영역(RG1)의 상부 소스/드레인 전극층(280)을 노출시키는 홀들을 형성한다. 즉, 식각 저지막(미도시)에 홀들이 형성되어 식각 저지층(290)이 형성된다. 다음, 홀들의 내부에 도전물질을 컨포멀(conformal)하게 형성하여 스토리지 하부전극 물질막(미도시)을 형성하고, 스토리지 하부전극 물질막 위에 희생막을 통해 홀들을 매립한 후, 노드 분리를 통해 각 스토리지 하부 전극(300)을 형성한다. 예를 들어, 식각 저지막은 실리콘 질화물일 수 있고, 몰드 물질막은 실리콘 산화물일 수 있다.
다시 도 3 내지 도 7을 참고하면, 셀 커패시터 유전막(310)을 형성한 후, 제1 영역(RG1)에서 셀 커패시터 유전막(310) 위에 스토리지 상부 전극(320)을 형성한 후, 제6 층간 절연막(330)을 형성한다.
제1 영역(RG1)에서 스토리지 하부 전극(300)과 스토리지 상부 전극(320)은 메모리 소자(도 1의 ME)를 형성한다. 스토리지 상부 전극(320)의 형성으로, 각각 스위치 소자(도 1의 SE) 및 메모리 소자(도 1의 ME)를 포함하는 복수의 메모리 셀(도 1의 MCEL)이 형성되어, 메모리 셀 어레이(MCA)가 형성된다.
도시된 메모리 셀은 메모리 소자가 커패시터인 DRMA 메모리 셀이다. 그러나 이는 예시일 뿐이다.
다음, 사진 식각 공정으로 복수의 홀을 형성하고, 복수의 홀에 도전 물질을 플러깅함으로써, 제2 영역(RG2)에 복수의 제3 콘택(340), 복수의 제4 콘택(350)을 형성한다.
제1 커패시터(C1)의 제1 단자(T1a)는 제1 비트라인층(191)에 연결되고, 제2 커패시터(C1)의 제1 단자(T2b)는 제2 비트라인층(192)에 연결되어 있다. 또는, 제1 커패시터(C1)의 제1 단자(T1a)는 제1 비트라인층(191)을 포함하고, 제2 커패시터(C1)의 제1 단자(T2a)는 제2 비트라인층(192)을 포함하는 것으로 해석될 수도 있다. 제1 비트라인층(191) 및 제2 비트라인층(192)은 물리적으로 분리되고, 제1 워드라인층(261) 및 제2 워드라인층(262)은 물리적으로 분리되어 연결 공간(CS)를 형성할 수 있다. 연결 공간(CS)에는 복수의 구동 커패시터[예를 들어, 제1 구동 커패시터(DCP1)]의 제1 단자(T1a, T2a 등) 및 제2 단자(T1b, T2b 등)가 형성되지 않을 수 있다.
제1, 2 커패시터(C1, C2)의 제1 단자(T1a, T2a)는 제2 층(LA2)에 형성되어 있는 브리지 신호선(160B)을 통해 전기적으로 연결된다.
복수의 제3 콘택(340)은 각각 제1, 2 워드 라인층(261, 262)에 전기적으로 연결되고, 접지 전압(VSS)을 인가받을 수 있다. 따라서 병렬로 연결된 제1, 2 커패시터(C1, C2)를 포함하는 제1 구동 커패시터(DCP1)가 형성될 수 있다.
제1 구동 커패시터(DCP1)의 제1 단자(T1a, T2a)는 하부 전극층(203), 상부 전극층(281) 및 구동 활성층(214)을 포함하므로, 하부 전극층(203) 및 상부 전극층(281) 중 하나의 반도체 전극층에만 전압이 인가되더라도, 제1 구동 커패시터(DCP1)는 커패시터의 기능을 수행할 수 있다.
따라서 제1 구동 커패시터(DCP1)의 제1 단자(T1a, T2a)의 면적이 증가되고, 제1 구동 커패시터(DCP1)의 커패시턴스가 증가된다. 이를 통해 전압 손실이 최소화될 수 있다.
복수의 제4 콘택(350)은 연결 공간(CS)에 형성되어, 제2 층(LA2)의 복수의 구동 트랜지스터(DTR1, DTR2)와 전기적으로 연결된다.
이와 같이, 본 발명의 실시예에 따르면 집적도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공할 수 있다.
도 24는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이고, 도 25는 도 24의 X1-X1 선을 잘라 절개한 단면도다. 도 24 및 도 25는 도 3 및 도 4의 일부가 변형된 것이므로, 도 3 및 도 4와 중복되는 내용은 생략한다.
도 24 및 도 25를 참고하면, 제1 비트라인층(191)과 제2 비트라인층(192) 사이에는 가지 비트라인(190B)이 형성될 수 있다. 가지 비트라인(190B)을 통해 제1 비트라인층(191)과 제2 비트라인층(192)이 전기적으로 연결될 수 있다.
또한, 제1 워드라인층(261)과 제2 워드라인층(262) 사이에는 가지 워드라인(260B)이 형성될 수 있다. 가지 워드라인(260B)을 통해 제1 워드라인층(261)과 제2 워드라인층(262)이 전기적으로 연결될 수 있다.
가지 비트라인(190B) 및 가지 워드라인(260B)를 통해 제1 커패시터(C1)와 제2 커패시터(C2)는 병렬로 연결되어 하나의 구동 커패시터(DCP1)를 형성할 수 있다.
도 24 및 도 25에서는 도 3 및 도 4와 같이 제1 커패시터(C1)와 제2 커패시터(C2)를 연결하는 브리지 신호선(160B)가 형성될 필요가 없다. 도 23 및 도 24의 신호선(160C)은 제1 커패시터(C1)와 제1 구동 트랜지스터(DTR1)를 전기적으로 연결할 수 있다.
도 26은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이고, 도 27은 도 26의 X1-X1 선을 잘라 절개한 단면도이고, 도 28은 도 26의 X2-X2 선을 잘라 절개한 단면도이고, 도 29는 도 26의 반도체 메모리 장치의 제조 방법을 설명하기 위한 레이아웃도이다.
도 26 내지 도 28은 도 3 내지 도 5의 일부가 변형된 것이고, 도 29는 도 12의 일부가 변형된 것이다. 따라서 중복되는 내용은 생략한다.
도 26 내지 도 29를 참고하면, 제2 구동 트랜지스터(DTR2)의 게이트 도전체(130)는 제1 콘택(150)을 통해 제1 신호선(160)과 전기적으로 연결되고, 제1 신호선(160)을 통해 제2 커패시터(C2)의 제1 단자(T2a)와 전기적으로 연결되는 제2 비트라인층(192)과 전기적으로 연결된다.
제2 구동 트랜지스터(DTR2)의 2개의 p-타입 소스/드레인(108)은 2개의 제1 콘택(150)을 통해 제1 신호선(160)과 전기적으로 연결된다. 즉, 제2 구동 트랜지스터(DTR2)의 2개의 p-타입 소스/드레인(108)은 물리적으로 분리되어 있으나, 전기적으로는 연결된다. 이를 통해, 제2 구동 트랜지스터(DTR2)는 트랜지스터의 형태이나, 게이트 도전체(130)를 제1 단자로 하고, 전기적으로 서로 연결된 2개의 p-타입 소스/드레인(108)을 제2 단자로 하는 커패시터가 된다.
2개의 p-타입 소스/드레인(108)을 연결하는 제1 신호선(160)은 제4 콘택(350)을 통해 접지 전압(VSS)을 인가받을 수 있다.
따라서 제1 커패시터(C1) 및 제2 커패시터(C2)와 커패시터 역할을 하는 제2 구동 트랜지스터(DTR2)는 병렬 연결될 수 있다.
도 26 내지 도 29에서 커패시터 역할을 하는 제2 구동 트랜지스터(DTR2)는 n-타입 웰(102)에 형성되고, p-타입 소스/드레인(108)을 포함하는 것으로 나타내었으나, 도 26 내지 도 29는 예시일 뿐이다. 커패시터 역할을 하는 제2 구동 트랜지스터(DTR2)는 p-타입 웰에 형성되고, n-타입 소스/드레인을 포함할 수도 있다.
도 30은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다. 도 30은 도 1의 메모리 셀이 변형된 것이므로, 도 1과 중복되는 내용은 생략한다.
도 30을 참고하면, 각 메모리 셀(MCEL)은 저항 소자(RE) 및 다이오드 소자(DE)를 포함한다. 도 30의 메모리 셀(MCEL)은 저항 소자(RE)에 정보를 저장하는 PRAM 메모리 셀 또는 RRAM 메모리 셀일 수 있다.
다이오드 소자(DE)의 캐소드(cathode) 단자는 복수의 워드 라인(WL1~WLn) 중 하나와 연결되어 있고, 다이오드 소자(DE)의 애노드(anode) 단자는 저항 소자(RE)의 일단과 연결되어 있다. 저항 소자(RE)의 타단은 복수의 비트 라인(BL1~BLm) 중 하나와 연결되어 있다.
구동 회로부(DRU)는 복수의 메모리 셀(MCEL) 중 특정 메모리 셀을 선택할 수 있고, 특정 메모리 셀(MCEL)의 저항 소자(RE)에 데이터를 기입하거나, 저항 소자(RE)에 저장되어 있는 데이터를 독출할 수 있다.
도 31은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이고, 도 32는 도 31의 X1-X1 선을 잘라 절개한 단면도이고, 도 33은 도 31의 X2-X2 선을 잘라 절개한 단면도이고, 도 34는 도 31의 Y1-Y1 선을 잘라 절개한 단면도이고, 도 35는 도 31의 Y2-Y2 선을 잘라 절개한 단면도이다.
도 31 내지 도 35는 도 30의 메모리 셀 어레이(MCA)와 구동회로부(DRU)의 일 실시예이다. 도 31 내지 도 35는 도 3 내지 도 7의 일부가 변형된 것이므로, 도 3 내지 도 7과 중복되는 내용은 생략한다. 또한, 복수의 구동 트랜지스터(DTR1~DTR3)가 형성되어 있는 제2 층(LA2)은 도 3 내지 도 7과 동일하다.
도 31 내지 도 35를 참고하면, 제2 층간 절연막(170) 위 제1 영역(RG1)에는 비트라인(193)이 형성되어 있고, 제2 영역(RG2)에는 제1 비트라인층(191a) 및 제2 비트라인층(192a)이 형성되어 있다.
제1 영역(RG1)의 비트라인(193) 위에 저항 소자(302), p-타입 층(243) 및 n-타입 층(245)으로 이루어진 복수의 필라가 형성되어 있다. 예를 들어, 저항 소자(302)는 GST(Ge-Sb-Te)일 수 있다. 저항 소자(302)는 도 30의 저항 소자(RE)에 대응된다. p-타입 층(243) 및 n-타입 층(245)은 도 30의 다이오드 소자(DE)에 대응된다. 즉, 저항 소자(302), p-타입 층(243) 및 n-타입 층(245)으로 이루어진 필라는 도 30의 메모리 셀(MCEL)에 대응된다.
제2 영역(RG2)의 각 비트라인층(191a, 192a) 위에 저항 변이 물질(301), 하부 n-타입 층(244) 및 상부 n-타입 층(246)으로 이루어진 필라가 형성되어 있다.
제1 영역(RG1)에 형성되는 필라의 높이와 제2 영역(RG2)에 형성되는 필라의 높이는 동일할 수 있다. 다만, 제1 영역(RG1)에 형성되는 필라의 수평 면적과 제2 영역(RG2)에 형성되는 필라의 수평 면적은 다를 수 있다.
제1 영역(RG1)의 복수의 필라 사이 및 제2 영역(RG2)의 복수의 필라 사이에는 층간 유전막(248)이 형성되어 있다.
제1 영역(RG1)에서는 p-타입 층(243) 및 n-타입 층(245)이 서로 다른 타입의 불순물의 도핑으로 형성되어 다이오드 소자(도 30의 DE)를 구성한다. 반면, 제2 영역(RG2)에서는 하부 n-타입 층(244) 및 상부 n-타입 층(246)은 모두 동일한 타입의 불순물의 도핑으로 형성된다. 즉, 하부 n-타입 층(244) 및 상부 n-타입 층(246)은 모두 p-타입 층일 수도 있다.
제1 영역(RG1)의 저항 소자(302), p-타입 층(243) 및 n-타입 층(245)으로 이루어진 복수의 필라 위에는 워드 라인(260)이 형성되어 있다. 워드 라인(260)은 n-타입 층(245)과 접촉하도록 형성되어 있다. 제1 영역(RG1)에서 비트 라인(193)부터 워드 라인(260)까지 메모리 셀 어레이(MCA)가 형성될 수 있다.
제2 영역(RG2)에서 저항 변이 물질(301), 하부 n-타입 층(244) 및 상부 n-타입 층(246)으로 이루어진 필라 위에는 워드라인층(261a, 262a)이 형성되어 있다. 필라와 워드라인층(261a, 262a) 사이에는 구동 커패시터 유전막(255)이 형성되어 있다. 따라서 상부 n-타입 층(246)은 워드라인층(261a, 262a)과 접촉하지 않는다.
이와 같이, 제2 영역(RG2)에서 비트라인층(191a, 192a)과 워드라인층(261a, 262a) 사이에는 구동 커패시터 유전막(255)이 형성될 수 있다.
제2 영역(RG2)의 저항 변이 물질(301), 하부 n-타입 층(244) 및 상부 n-타입 층(246)으로 구성된 필라는 커패시터(C1, C2)의 제1 단자(T1a, T2a)를 형성하고, 제1, 제2 워드라인층(261a, 262a)은 커패시터(C1, C2)의 제2 단자(T1b, T2b)를 형성한다. 즉, 각 커패시터(C1, C2)의 제2 단자(T1b, T1b)는 워드라인층(261, 262)을 포함할 수 있다.
제1 커패시터(C1)의 제1 단자(T1a)는 제1 비트라인층(191a)에 연결되고, 제2 커패시터(C2)의 제1 단자(T2a)는 제2 비트라인층(192a)에 연결되어 있다. 제1 비트라인층(191a) 및 제2 비트라인층(192a)은 물리적으로 분리되어 연결 공간(CS)를 형성할 수 있다.
또는, 제1 커패시터(C1)의 제1 단자(T1a)는 제1 비트라인층(191)을 포함하고, 제2 커패시터(C1)의 제1 단자(T2a)는 제2 비트라인층(192)을 포함하는 것으로 해석될 수도 있다.
제1, 2 커패시터(C1, C2)의 제1 단자(T1a, T2a)는 제2 층(LA2)에 형성되어 있는 브리지 신호선(160B)을 통해 전기적으로 연결된다.
복수의 제3 콘택(340)은 각각 제1, 2 워드 라인층(261, 262)에 전기적으로 연결되고, 접지 전압(VSS)을 인가받을 수 있다. 따라서 병렬로 연결된 제1, 2 커패시터(C1, C2)를 포함하는 제1 구동 커패시터(DCP1)가 형성될 수 있다.
제1 영역(RG1)의 제1 층(LA1)에 형성되는 메모리 셀 어레이(MCA)의 구조와 제2 영역(RG2)의 제1 층(LA1)에 형성되는 제1 구동 커패시터(DCP1)의 구조를 제외하면, 도 3 내지 도 7의 구조와 거의 동일하다. 따라서 중복되는 내용은 생략한다.
도 36은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 블록도이다. 도 36은 도 30의 메모리 셀이 변형된 것이므로, 도 30과 중복되는 내용은 생략한다.
도 36을 참고하면, 각 메모리 셀(MCEL)은 저항 소자(RE)를 포함한다. 도 36의 메모리 셀(MCEL)은 저항 소자(RE)에 정보를 저장하는 PRAM 메모리 셀 또는 RRAM 메모리 셀일 수 있다.
저항 소자(RE)의 일단은 복수의 워드 라인(WL1~WLn) 중 하나와 연결되어 있고, 저항 소자(RE)의 타단은 복수의 비트 라인(BL1~BLm) 중 하나와 연결되어 있다. 도 36의 메모리 셀(MCEL)은 도 31의 메모리 셀(MCEL)에서 다이오드 소자(DE)가 제거된 형태이다.
저항 소자(RE)에 흐르는 전류의 크기와 전류의 양에 의해 저항 소자(RE)의 상태가 제어되어, 저항 소자(RE)에 저장되는 데이터가 제어될 수 있다. 따라서 도 36과 같이 다이오드 소자(도 30의 DE) 없이 메모리 셀(MCEL)이 구현될 수 있다.
도 37은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 레이아웃도이고, 도 38은 도 37의 X1-X1 선을 잘라 절개한 단면도이고, 도 39는 도 37의 X2-X2 선을 잘라 절개한 단면도이고, 도 40은 도 37의 Y1-Y1 선을 잘라 절개한 단면도이고, 도 41은 도 37의 Y2-Y2 선을 잘라 절개한 단면도이다.
도 37 내지 도 41은 도 36의 메모리 셀 어레이(MCA)와 구동회로부(DRU)의 일 실시예이다. 도 37 내지 도 41은 도 31 내지 도 35의 일부가 변형된 것이므로, 도 31 내지 도 35와 중복되는 내용은 생략한다.
도 37 내지 도 41을 참고하면, 제1 영역(RG1)의 제1 층(LA1)에 메모리 셀 어레이(MCA)가 형성되어 있다. 메모리 셀 어레이(MCA)는 비트라인(193), 워드라인(260) 및 비트라인(193)과 워드라인(260) 사이에 형성되어 있는 저항 소자(302)를 포함한다. 도 31 내지 도 35에는 다이오드 소자를 구성하는 p-타입 층(243) 및 n-타입 층(245)이 저항 소자(302) 위에 형성되어 있으나, 도 37 내지 도 41에는 p-타입 층(243) 및 n-타입 층(245)이 형성되어 있지 않다.
제2 영역(RG2)의 제1 층(LA1)에는 제1 구동 커패시터(DCP1)가 형성되어 있다. 제1 구동 커패시터(DCP1)는 병렬로 연결되어 있는 제1 커패시터(C1)와 제2 커패시터(C2)를 포함할 수 있다.
제2 영역(RG2)의 제1, 제2 비트라인층(191a, 192a)과 연결되어 있는 저항 변이 물질(301)은 커패시터(C1, C2)의 제1 단자(T1a, T2a)를 형성하고, 제1, 제2 워드라인층(261a, 262a)은 커패시터(C1, C2)의 제2 단자(T1b, T2b)를 형성한다.
도 31 내지 도 35에는 저항 변이 물질(301) 외에도 하부 n-타입 층(244) 및 상부 n-타입 층(246)이 커패시터(C1, C2)의 제1 단자(T1a, T1b)에 포함되나, 도 37 내지 도 41에는 하부 n-타입 층(244) 및 상부 n-타입 층(246)이 형성되어 있지 않다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 제 1 기판 110: STI
107: n-타입 소스/드레인 108: p-타입 소스/드레인
130: 게이트 도전체 150: 제1 콘택
160: 제1 신호선 160B: 브리지 신호선
170: 제2 층간 절연막 180: 제2 콘택
191, 192, 193: 비트라인 도전체
202: 하부 소스/드레인 전극층 203: 하부 전극층
212: 셀 활성층 영역 214: 구동 활성층
260, 261, 262: 워드라인 도전체
280: 상부 소스/드레인 전극층 281: 상부 전극층
300: 스토리지 하부 전극 320: 스토리지 상부 전극
340: 제3 콘택 350: 제4 콘택
107: n-타입 소스/드레인 108: p-타입 소스/드레인
130: 게이트 도전체 150: 제1 콘택
160: 제1 신호선 160B: 브리지 신호선
170: 제2 층간 절연막 180: 제2 콘택
191, 192, 193: 비트라인 도전체
202: 하부 소스/드레인 전극층 203: 하부 전극층
212: 셀 활성층 영역 214: 구동 활성층
260, 261, 262: 워드라인 도전체
280: 상부 소스/드레인 전극층 281: 상부 전극층
300: 스토리지 하부 전극 320: 스토리지 상부 전극
340: 제3 콘택 350: 제4 콘택
Claims (16)
- 제1 영역의 제1 층에 형성되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및
상기 메모리 셀 어레이를 구동하는 구동회로부를 포함하고,
상기 구동회로부는 제2 영역에 형성되는 복수의 구동 트랜지스터 및 복수의 구동 커패시터를 포함하고,
상기 복수의 구동 트랜지스터는 제2 층에 형성되고,
상기 복수의 구동 커패시터 중 제1 구동 커패시터는 상기 제1 층에 형성되는 것을 특징으로 하는 반도체 메모리 장치. - 제1 항에 있어서, 상기 제1 구동 커패시터 또는 상기 제1 구동 커패시터의 일부는 상기 복수의 구동 트랜지스터 중 제1 구동 트랜지스터와 중첩되게 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제2 항에 있어서, 상기 제1 구동 커패시터는 병렬로 연결되는 제1 커패시터 및 제2 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3 항에 있어서, 상기 복수의 구동 커패시터는 각각 제1 단자 및 제2 단자를 포함하고,
상기 제2 영역의 상기 제1 층은 상기 제1 단자 및 상기 제2 단자가 형성되어 있지 않은 연결 공간을 포함하고,
상기 연결 공간에는 상기 복수의 구동 트랜지스터와 전기적으로 연결되는 복수의 콘택이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 제3 항에 있어서, 상기 제1 커패시터의 제1 단자와 상기 제2 커패시터의 제1 단자는 상기 제2 층에 형성되어 있는 브리지 신호선을 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
- 제3 항에 있어서, 상기 제1 커패시터의 제1 단자는 상기 제1 층에 형성되어 있는 제1 비트라인층에 연결되어 있고, 상기 제2 커패시터의 제1 단자는 상기 제1 층에 형성되어 있는 제2 비트라인층에 연결되어 있고,
상기 제1 비트라인층 및 상기 제2 비트라인층 사이에는 가지 비트라인이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 제3 항에 있어서, 상기 제1 커패시터의 제2 단자는 상기 제1 층에 형성되어 있는 제1 워드라인층에 연결되어 있고, 상기 제2 커패시터의 제2 단자는 상기 제1 층에 형성되어 있는 제2 워드라인층에 연결되어 있고,
상기 제1 워드라인층 및 상기 제2 워드라인층 사이에는 가지 워드라인이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 제3 항에 있어서, 상기 제1 커패시터 및 상기 제2 커패시터 각각은 복수의 커패시터를 포함하고, 상기 복수의 커패시터는 병렬 연결되어 있는 것을 특징으로 하는 반도체 장치.
- 제1 항에 있어서,
상기 제1 구동 커패시터의 제1 단자는 비트라인층에 연결되어 있는 반도체 전극층 및 구동 활성층을 포함하고,
상기 반도체 전극층 및 상기 구동 활성층은 모두 동일한 타입의 불순물의 도핑으로 형성되는 것을 특징으로 하는 반도체 메모리 장치. - 제9 항에 있어서,
상기 제1 구동 커패시터의 상기 제1 단자에는 제1 전압이 인가되고, 상기 제2 구동 커패시터의 제2 단자에는 제2 전압이 인가되고,
상기 제1 전압은 상기 제 2 전압보다 높은 전압인 것을 특징으로 하는 반도체 메모리 장치. - 제1 항에 있어서, 상기 복수의 구동 트랜지스터 중 하나인 제2 구동 트랜지스터는 게이트 도전체를 제1 단자로 하고, 전기적으로 연결된 2개의 소스/드레인을 제2 단자로 하는 제3 커패시터인 것을 특징으로 하는 반도체 메모리 장치.
- 제11 항에 있어서, 상기 제3 커패시터는 상기 제1 구동 커패시터에 병렬로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 상기 메모리 셀 어레이는 비트라인, 워드라인 및 상기 비트라인과 상기 워드라인 사이에 형성되어 있는 저항 변이 물질을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제13 항에 있어서, 상기 제1 구동 커패시터는 비트라인층, 워드라인층 및 상기 비트라인층과 상기 워드라인층 사이에 형성되어 있는 구동 커패시터 유전막을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제14 항에 있어서, 상기 제1 구동 커패시터는 저항 변이 물질을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제15 항에 있어서, 상기 제1 구동 커패시터는 동일한 타입의 불순물의 도핑으로 형성되는 하부 층 및 상부 층을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110094658A KR101155093B1 (ko) | 2011-07-24 | 2011-09-20 | 반도체 메모리 장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110073340 | 2011-07-24 | ||
| KR1020110094658A KR101155093B1 (ko) | 2011-07-24 | 2011-09-20 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101155093B1 true KR101155093B1 (ko) | 2012-06-12 |
Family
ID=46607409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110094658A KR101155093B1 (ko) | 2011-07-24 | 2011-09-20 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101155093B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184958A (ja) | 2000-12-14 | 2002-06-28 | Sony Corp | 半導体装置およびその製造方法 |
| JP2008251763A (ja) | 2007-03-30 | 2008-10-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
2011
- 2011-09-20 KR KR1020110094658A patent/KR101155093B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184958A (ja) | 2000-12-14 | 2002-06-28 | Sony Corp | 半導体装置およびその製造方法 |
| JP2008251763A (ja) | 2007-03-30 | 2008-10-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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