KR101058497B1 - Phase change memory device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 스위칭 소자와 상변화막 및 상부전극을 포함하는 셀지역과, 게이트와 제1금속배선 및 제2금속배선을 포함하는 주변지역으로 구성되며, 상기 셀지역의 상부전극과 주변지역의 제1금속배선은 동일층 상에 배치되는 것을 특징으로 한다.The present invention discloses a phase change memory device and a method of manufacturing the same. The present invention includes a cell region including a switching element, a phase change film, and an upper electrode, and a peripheral region including a gate, a first metal wiring, and a second metal wiring, and the upper electrode and the peripheral region of the cell region. The first metal wiring is characterized in that disposed on the same layer.

Description

상변화 기억 소자 및 그 제조방법{Phase Change RAM device and method of manufacturing the same}Phase change RAM device and method of manufacturing the same

본 발명은 상변화 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 상부전극콘택의 공정 마진을 확보할 수 있는 상변화 기억 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory device and a method of manufacturing the same, and more particularly, to a phase change memory device capable of securing a process margin of an upper electrode contact and a method of manufacturing the same.

일반적으로, 메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리(Flash memory)를 들 수 있다.In general, a memory device is classified into a volatile RAM device that loses input information when a power supply is cut off, and a nonvolatile ROM device that maintains input data storage even when a power supply is cut off. do. The volatile RAM devices may include DRAM and SRAM, and the nonvolatile ROM devices may include a flash memory such as EEPROM.

한편, 비휘발성 기억 소자의 특성을 가지면서 고집적화가 가능하며, 구조의 단순함을 갖는 상변화 기억 소자(Phase Change RAM: PCRAM)에 대한 연구가 활발히 진행되고 있다.On the other hand, research on phase change RAM (PCRAM), which has a characteristic of non-volatile memory and has high integration and has a simple structure, is being actively conducted.

상기 상변화 기억 소자는 전기적 신호를 이용하여 상변화막을 비정질 상(amorphous phase) 또는 결정질 상(crystalline phase)으로 변환시키는 것으로, 전기전도도의 차이를 이용하여 정보를 저장하고 읽는 메모리 소자이다. The phase change memory device converts a phase change film into an amorphous phase or a crystalline phase using an electrical signal, and is a memory device that stores and reads information using a difference in electrical conductivity.

도 1은 종래의 상변화 기억 소자를 나타낸 도면이다.1 is a view showing a conventional phase change memory device.

도 1를 참조하면, 상변화 기억 소자는 스위칭 소자(110C), 히터(115), 상변화막(130), 상부전극(160C) 과 비트라인(180C) 및 워드라인(190C)을 포함하며, 상부전극(160C)과 비트라인(180C)을 연결시키는 상부전극콘택(170C)과 상기 반도체기판 부분과 워드라인을 연결시키는 워드라인콘택들(141∼143)들을 포함하는 셀지역과 제1금속배선(160P)과 제2금속배선(180P) 및 제3금속배선(190P)을 포함하며, 상기 제1금속배선(160P)과 제2금속배선(180P) 및 제3금속배선을 서로 연결시키는 제1비아콘택(151), 제2비아콘택(152)과 제3비아콘택(153) 및 제4비아콘택(154)을 포함하는 주변지역을 포함한다. Referring to FIG. 1, the phase change memory device includes a switching device 110C, a heater 115, a phase change film 130, an upper electrode 160C, a bit line 180C, and a word line 190C. Cell region and first metal wiring including an upper electrode contact 170C connecting the upper electrode 160C and the bit line 180C, and word line contacts 141 to 143 connecting the word portion and the semiconductor substrate portion. A first metal wiring 160P, a second metal wiring 180P, and a third metal wiring 190P, and connecting the first metal wiring 160P, the second metal wiring 180P, and the third metal wiring to each other. A peripheral area including the via contact 151, the second via contact 152, the third via contact 153, and the fourth via contact 154 is included.

도 1에서 미설명된 도면부호 131은 스페이서를 나타낸다.Reference numeral 131 not described in FIG. 1 denotes a spacer.

한편, 종래의 상변화 기억 소자에서는 셀지역의 비트라인(180C)과 주변지역의 제2금속배선(180P)을 동일층 상에 배치시켜야 하므로, 상기 상부전극콘택(170C)과 제3비아콘택(153) 또한 형성되고 있다. 그런데, 상변화막의 물질 특성상 제1금속배선(160P) 부분을 상부전극(160C) 보다 높은 위치에 배치하게 되면서 상부전극콘택의 높이가 높아지는 문제점이 나타나고 있다.Meanwhile, in the conventional phase change memory device, since the bit line 180C of the cell region and the second metal wiring 180P of the peripheral region should be disposed on the same layer, the upper electrode contact 170C and the third via contact ( 153) is also being formed. However, there is a problem in that the height of the upper electrode contact increases as the first metal wiring 160P is disposed at a position higher than the upper electrode 160C due to the material characteristics of the phase change film.

이처럼, 상기 제1금속배선(160P)과 상부전극(160C) 간의 단차로 인하여 상부전극콘택(170C)의 높이가 높아지게 되면 상부전극콘택의 공정 마진은 점차 어려워지게 된다.As such, when the height of the upper electrode contact 170C is increased due to the step between the first metal wiring 160P and the upper electrode 160C, the process margin of the upper electrode contact becomes increasingly difficult.

본 발명은 상부전극콘택의 높이를 감소시키는 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a phase change memory device capable of reducing the height of an upper electrode contact and a method of manufacturing the same.

본 발명은, 스위칭 소자와 상변화막 및 상부전극을 포함하는 셀지역과, 게이트와 제1금속배선 및 제2금속배선을 포함하는 주변지역으로 구성되며, 상기 셀지역의 상부전극과 주변지역의 제1금속배선은 동일층 상에 배치되는 것을 특징으로 하는 상변화 기억 소자를 제공한다.The present invention comprises a cell region including a switching element, a phase change film, and an upper electrode, and a peripheral region including a gate, a first metal wiring, and a second metal wiring, and comprising a top region and a peripheral region of the cell region. The first metal wiring is provided on the same layer to provide a phase change memory device.

여기서, 상기 스위칭 소자는 수직 PN 다이오드를 포함하는 것을 특징으로 한다.Here, the switching device is characterized in that it comprises a vertical PN diode.

상기 상변화막은 콘택홀 내에 매립된 형태인 것을 특징으로 한다.The phase change film may be embedded in a contact hole.

상기 셀지역의 상부전극과 주변지역의 제1금속배선 상부에 동일한 높이를 갖는 상부전극콘택 및 비아콘택이 각각 형성되는 것을 특징으로 한다.
상기 상변화 기억 소자는 상기 셀지역 및 상기 주변지역을 포함하는 반도체기판; 상기 셀지역 상에 인접하여 적층되는 상기 스위칭 소자 및 제1 워드라인콘택; 상기 스위칭 소자 및 상기 제1 워드라인콘택과 동시에 상기 주변지역 상에 인접하여 적층되는 상기 게이트 및 제1 비아콘택; 상기 스위칭 소자 상에 적층되는 히터; 상기 히터 상에 적층되는 상기 상변화막; 상기 상변화막과 동시에 상기 게이트 및 상기 제1 비아콘택 상에 적층되는 제2 비아콘택; 상기 상변화막 상에 적층되는 상기 상부전극; 상기 상부전극과 동시에 상기 제2 비아콘택 상에 적층되는 상기 제1 금속배선을 포함하는 것을 특징으로 한다.The upper electrode contact and the via contact having the same height are formed on the upper electrode of the cell region and the first metal wiring of the peripheral region, respectively.
The phase change memory device may include a semiconductor substrate including the cell region and the peripheral region; The switching element and the first word line contact stacked adjacent to the cell region; The gate and first via contacts stacked adjacent to the peripheral area simultaneously with the switching element and the first word line contact; A heater stacked on the switching element; The phase change film stacked on the heater; A second via contact stacked on the gate and the first via contact simultaneously with the phase change layer; The upper electrode stacked on the phase change film; And the first metal wire stacked on the second via contact simultaneously with the upper electrode.

또한, 본 발명은, 셀지역 및 주변지역을 포함하는 반도체기판의 상기 셀지역 상에 스위칭 소자 를 형성함과 아울러 주변지역 상에 게이트를 형성하는 단계; 상기 스위칭 소자가 형성된 셀지역의 반도체기판과 콘택하는 제1워드라인콘택을 형성함과 아울러 상기 게이트가 형성된 주변지역의 반도체기판과 콘택하는 제1비아콘택을 형성하는 단계; 상기 스위칭 소자 상부에 히터 및 상변화막을 적층으로 형성함과 아울러 상기 제1비아콘택 상에 제2비아콘택을 형성하는 단계; 상기 상변화막 상에 상부전극을 형성함과 동시에 상기 제2비아콘택 상에 제1금속배선을 형성하는 단계; 를 포함하는 상변화 기억 소자의 제조방법을 제공한다.In addition, the present invention, forming a switching element on the cell region of the semiconductor substrate including a cell region and the peripheral region and at the same time forming a gate on the peripheral region; Forming a first word line contact in contact with the semiconductor substrate in the cell region where the switching element is formed, and forming a first via contact in contact with the semiconductor substrate in the peripheral region where the gate is formed; Forming a heater and a phase change layer on the switching element in a stack and forming a second via contact on the first via contact; Forming an upper electrode on the phase change layer and simultaneously forming a first metal wiring on the second via contact; It provides a method of manufacturing a phase change memory device comprising a.

여기서, 상기 상변화막은 콘택홀 내에 매립된 형태로 형성하는 것을 특징으로 한다.Here, the phase change film is formed in a form embedded in the contact hole.

상기 상부전극과 제1금속배선은 동일한 높이로 형성하는 것을 특징으로 한다.The upper electrode and the first metal wiring may be formed at the same height.

상기 상부전극과 제1금속배선은 티타늄질화막을 포함하는 것을 특징으로 한다.The upper electrode and the first metal wiring may include a titanium nitride film.

상기 상부전극과 제1금속배선은 티타늄질화막과 텅스텐막의 적층막을 포함하는 것을 특징으로 한다.
상기 상부전극 및 상기 제1금속배선을 형성하는 단계 이후에 상기 셀지역의 제1워드라인콘택 상에 제2워드라인콘택을 형성하는 단계;상기 상부전극 상에 상부전극콘택을 형성함과 동시에 상기 주변지역의 제1금속배선 상에 제3비아콘택을 형성하는 단계; 및 상기 상부전극콘택 상에 상부전극과 콘택하는 비트라인을 형성함과 동시에 상기 제3비아콘택 상에 제1금속배선과 콘택하는 제2금속배선을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.The upper electrode and the first metal wiring may include a stacked film of a titanium nitride film and a tungsten film.
Forming a second word line contact on the first word line contact of the cell region after the forming of the upper electrode and the first metal wiring; forming an upper electrode contact on the upper electrode and simultaneously Forming a third via contact on the first metal wire in the peripheral area; And forming a bit line in contact with the upper electrode on the upper electrode contact and forming a second metal interconnection in contact with the first metal interconnection on the third via contact. .

본 발명은 셀지역의 상부전극과 주변지역의 금속배선을 동시에 형성함으로써, 상기 상부전극과 금속배선 간의 단차 발생을 억제할 수 있다.According to the present invention, by simultaneously forming the upper electrode of the cell region and the metal wiring of the peripheral region, generation of a step between the upper electrode and the metal wiring can be suppressed.

따라서, 본 발명은 상부전극콘택의 높이를 감소시킬 수 있고, 그래서, 상부전극콘택의 공정 마진을 확보하게 된다.Therefore, the present invention can reduce the height of the upper electrode contact, thereby securing the process margin of the upper electrode contact.

또한, 본 발명은 상부전극과 금속배선을 동시에 형성하기 때문에 1회 마스크 공정을 스킵할 수 있어 공정의 단순화를 이룰 수 있다.In addition, in the present invention, since the upper electrode and the metal wiring are formed at the same time, one mask process can be skipped, thereby simplifying the process.

본 발명은 셀지역의 상부전극과 주변지역의 제1금속배선을 동시에 형성하여 상기 상부전극과 제1금속배선을 동일층 상에 배치되도록 한다. According to the present invention, the upper electrode of the cell region and the first metal wiring of the peripheral region are simultaneously formed so that the upper electrode and the first metal wiring are disposed on the same layer.

상기 발명에 의하면, 상기 제1금속배선은 종래 보다 낮은 곳에 위치하게 되면서 상기 제1금속배선과 콘택하는 제2금속배선도의 형성 위치도 낮아지게 되고, 아울러, 제2금속배선과 동시에 형성되는 셀지역의 비트라인 형성 위치도 낮아지게 된다.According to the present invention, while the first metal wiring is located at a lower position than the conventional one, the position of forming the second metal wiring diagram contacting the first metal wiring is also lowered, and the cell region formed at the same time as the second metal wiring. The bit line formation position of the is also lowered.

따라서, 본 발명은 상기 비트라인과 상부전극을 연결시키는 상부전극콘택의 높이를 종래 대비 감소시킬 수 있어 상부전극콘택의 공정 마진을 확보할 수 있다.Therefore, the present invention can reduce the height of the upper electrode contact connecting the bit line and the upper electrode as compared to the conventional one can ensure the process margin of the upper electrode contact.

또한, 제1금속배선과 상부전극을 동시에 형성하기 때문에 1회 마스크 공정을 스킵할 수 있게 되어 공정 단순화를 이룰 수 있다.In addition, since the first metal wiring and the upper electrode are formed at the same time, it is possible to skip the mask process once, thereby simplifying the process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 상변화 기억 소자를 나타낸 공정 단면도이다. 2 is a cross-sectional view showing a phase change memory device according to the present invention.

도 2를 참조하면, 본 발명에 따른 상변화 기억 소자는, 셀지역에 형성된 스위칭 소자(210C), 히터(215), 상변화막(230) 및 상부전극(260C)을 포함하고, 주변지역에 형성된 게이트(210P)와 다수의 비아콘택들(221∼254) 및 상기 비아콘택(221∼254)에 의해 서로 연결되는 제1금속배선(260P)과 제2금속배선(280P) 및 제3금속배선(290P)을 포함한다. 상기 셀지역의 상변화막(230)은 매립된 형태로 형성되며, 상기 셀지역의 상부전극(260C)과 주변지역의 제1금속배선(260P)은 동일층 상에 배치된다. Referring to FIG. 2, the phase change memory device according to the present invention includes a switching element 210C, a heater 215, a phase change film 230, and an upper electrode 260C formed in a cell region, The formed gate 210P, the plurality of via contacts 221 to 254, and the first metal wiring 260P, the second metal wiring 280P, and the third metal wiring connected to each other by the via contacts 221 to 254. (290P). The phase change film 230 of the cell region is formed to be buried, and the upper electrode 260C of the cell region and the first metal wiring 260P of the peripheral region are disposed on the same layer.

도 2에서 미설명된 도면부호 231은 스페이서를 나타낸다.Reference numeral 231 not described in FIG. 2 denotes a spacer.

도 3a 내지 3f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다. 3A to 3F are cross-sectional views of processes for describing a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

도 3a를 참조하면, 셀지역 및 주변지역을 포함하는 반도체기판(200)의 상기 주변지역 상에 게이트(210P)를 형성한다. 상기 게이트(210P)가 형성된 반도체기판 상에 제1층간절연막(221)을 형성한 후, 상기 셀지역의 제1층간절연막(221) 내에 반도체기판(200)과 콘택하는 스위칭 소자인 수직 PN 다이오드(210C)를 형성한다. Referring to FIG. 3A, a gate 210P is formed on the peripheral region of the semiconductor substrate 200 including the cell region and the peripheral region. After forming the first interlayer insulating film 221 on the semiconductor substrate on which the gate 210P is formed, a vertical PN diode, which is a switching element that contacts the semiconductor substrate 200 in the first interlayer insulating film 221 of the cell region ( 210C).

도 3b를 참조하면, 상기 PN 다이오드(210C)를 포함하여 제1층간절연막(221) 상에 제2층간절연막(222)을 형성한 후, 상기 제2층간절연막(222) 내에 상기 PN 다이오드(210C)와 콘택하는 히터(215)를 형성한다. 그런다음, 상기 셀지역의 제2층간절연막(222) 및 제1층간절연막(221) 내에 반도체기판과 콘택하는 제1워드라인콘택(241)을 형성함과 아울러 상기 주변지역에 제1비아콘택(251)을 형성한다. Referring to FIG. 3B, after the second interlayer dielectric layer 222 is formed on the first interlayer dielectric layer 221 including the PN diode 210C, the PN diode 210C is formed in the second interlayer dielectric layer 222. ) Is formed in contact with the heater 215. Then, a first word line contact 241 is formed in the second interlayer insulating film 222 and the first interlayer insulating film 221 of the cell region, and a first via contact is formed in the peripheral region. 251).

도 3c를 참조하면, 상기 제1워들라인콘택(241)과 제1비아콘택(251)을 포함하여 제2층간절연막(222) 상에 제3층간절연막(223)을 형성한 후, 상기 셀지역의 제3층간절연막(223) 내에 상기 히터(215)와 콘택하는 상변화막(230)을 형성한다. 바람직하게는, 상기 상변화막(230)을 매립 공정을 통하여 형성한다. 상기 상변화막(230)의 양측면에 스페이서(231)를 형성한다. 그런다음, 상기 주변지역의 제1비아콘택(251)과 콘택하는 제2비아콘택(252)을 형성한다.Referring to FIG. 3C, after forming a third interlayer dielectric layer 223 on the second interlayer dielectric layer 222 including the first wordline contact 241 and the first via contact 251, the cell region is formed. A phase change film 230 in contact with the heater 215 is formed in the third interlayer insulating film 223. Preferably, the phase change film 230 is formed through a buried process. Spacers 231 are formed on both side surfaces of the phase change film 230. Thereafter, a second via contact 252 is formed to contact the first via contact 251 of the surrounding area.

도 3d를 참조하면, 상기 셀지역의 상변화막(230)과 콘택하는 상부전극(260C) 을 형성함과 동시에 상기 주변지역의 제2비아콘택(252) 상에 제1금속배선(260P)을 형성한다. 구체적으로, 상기 제2비아콘택(252)이 형성된 반도체기판의 전면 상에 금속물질을 증착한 후, 패터닝 공정을 수행하여 상기 셀지역의 상변화막 상부에 상부전극(260C)을 형성하고, 동시에 주변지역의 제2비아콘택 상부에 제1금속배선(260P)을 형성한다.Referring to FIG. 3D, the upper electrode 260C contacting the phase change layer 230 of the cell region is formed, and the first metal wiring 260P is formed on the second via contact 252 of the peripheral region. Form. Specifically, after depositing a metal material on the entire surface of the semiconductor substrate on which the second via contact 252 is formed, an upper electrode 260C is formed on the phase change layer of the cell region by performing a patterning process. The first metal wire 260P is formed on the second via contact in the surrounding area.

여기서, 상기 상부전극(260C)과 제1금속배선(260P)은 티타늄질화막을 포함하며, 바람직하게는, 티타늄질화막과 텅스텐막의 적층막을 포함한다.Here, the upper electrode 260C and the first metal wiring 260P include a titanium nitride film, and preferably, a stacked film of a titanium nitride film and a tungsten film.

본 발명의 실시예에서, 상기 상부전극(260C)과 제1금속배선(260P)을 동시에 형성하고, 동일층 상에 배치되게 형성함으로써, 종래 대비 상부전극과 제1금속배선 간의 단차 발생을 억제할 수 있고, 1회 마스크 공정을 스킵할 수 있다. In an embodiment of the present invention, by simultaneously forming the upper electrode 260C and the first metal wiring 260P and being disposed on the same layer, it is possible to suppress the generation of the step difference between the upper electrode and the first metal wiring as compared with the prior art. Can be, and the one-time mask process can be skipped.

도 3e를 참조하면, 상기 상부전극(260C)이 덮도록 제3층간절연막(223) 상에 제4층간절연막(224)을 형성한 후, 상기 셀지역의 제4층간절연막(224) 내에 제1워드라인콘택(241)과 콘택하는 제2워드라인콘택(242)을 형성한다. 그런다음, 상기 제2워드라인콘택(242)을 포함한 제4층간절연막(224) 상에 제5층간절연막(225)을 형성한 후, 상기 셀지역의 제5층간절연막(225) 및 제4층간절연막(224) 내에 상기 상부전극(260C)과 콘택하는 상부전극콘택(270C)을 형성함과 동시에 주변지역의 제1금속배선(260P)과 콘택하는 제3비아콘택(253)을 형성한다.Referring to FIG. 3E, after forming the fourth interlayer insulating film 224 on the third interlayer insulating film 223 to cover the upper electrode 260C, a first interlayer insulating film 224 in the fourth interlayer insulating film 224 of the cell region is formed. A second word line contact 242 is formed in contact with the word line contact 241. Thereafter, a fifth interlayer insulating film 225 is formed on the fourth interlayer insulating film 224 including the second word line contact 242, and then the fifth interlayer insulating film 225 and the fourth interlayer of the cell region are formed. An upper electrode contact 270C contacting the upper electrode 260C is formed in the insulating layer 224, and a third via contact 253 is formed in contact with the first metal wiring 260P in the peripheral area.

그런다음, 상기 셀지역의 상부전극콘택(270C)과 콘택하는 비트라인(280C)을 형성함과 동시에 상기 주변지역의 제3비아콘택(253)과 콘택하는 제2금속배선(280P)을 형성한다. Thereafter, a bit line 280C is formed to contact the upper electrode contact 270C of the cell region and a second metal wire 280P is formed to contact the third via contact 253 of the peripheral region. .

도 3f를 참조하면, 상기 비트라인(280C)과 제2금속배선(280P)을 덮도록 제5층간절연막(225) 상에 제6층간절연막(226)을 형성한 후, 상기 셀지역의 제6층간절연막(226) 내에 제2워드라인콘택(242)과 콘택하는 제3워드라인콘택(243)을 형성함과 아울러 주변지역의 제2금속배선(280P)과 콘택하는 제4비아콘택(254)을 형성한다. 그런다음, 상기 셀지역의 제4워드라인콘택(243)과 콘택하는 워드라인(290C)을 형성함과 동시에 주변지역의 제4비아콘택(254)과 콘택하는 제3금속배선(290P)을 형성하여, 본 발명의 실시예에 따른 상변화 기억 소자를 제조한다.Referring to FIG. 3F, after the sixth interlayer insulating film 226 is formed on the fifth interlayer insulating film 225 to cover the bit line 280C and the second metal wiring 280P, the sixth interlayer of the cell region. The fourth via contact 254 which forms the third word line contact 243 in contact with the second word line contact 242 in the interlayer insulating layer 226 and contacts the second metal wiring 280P in the surrounding area. To form. Thereafter, a word line 290C is formed in contact with the fourth word line contact 243 in the cell region, and a third metal wiring 290P is formed in contact with the fourth via contact 254 in the surrounding region. Thus, the phase change memory device according to the embodiment of the present invention is manufactured.

전술한 바와 같이, 본 발명은 셀지역의 상부전극과 주변지역의 제1금속배선을 동시에 형성함으로써, 상기 상부전극과 제1금속배선 간의 단차 발생을 방지할 수 있다. 이를 통해, 종래 대비 상부전극콘택의 높이를 감소시킬 수 있고, 그래서, 상부전극콘택의 공정 마진을 확보하게 된다.As described above, the present invention can prevent the generation of a step between the upper electrode and the first metal wiring by simultaneously forming the upper electrode of the cell region and the first metal wiring of the peripheral region. Through this, it is possible to reduce the height of the upper electrode contact as compared to the conventional, so as to ensure the process margin of the upper electrode contact.

또한, 본 발명은 상부전극과 제1금속배선을 동시에 수행하기 때문에 1회 마스크 공정을 스킵할 수 있어 공정의 단순화를 이룰 수 있다.In addition, since the upper electrode and the first metal wiring are simultaneously performed, the present invention can skip a single mask process, thereby simplifying the process.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 종래의 상변화 기억 소자를 나타낸 공정 단면도.1 is a process sectional view showing a conventional phase change memory element.

도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 나타낸 공정 단면도.2 is a process cross-sectional view showing a phase change memory device according to an embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3F are cross-sectional views of processes for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200: 반도체기판 210C: PN 다이오드200: semiconductor substrate 210C: PN diode

210P: 게이트 215: 히터210P: Gate 215: Heater

221: 제1층간절연막 222: 제2층간절연막 221: first interlayer insulating film 222: second interlayer insulating film

223: 제3층간절연막 224: 제4층간절연막223: third interlayer insulating film 224: fourth interlayer insulating film

225: 제5층간절연막 226: 제6층간절연막225: fifth interlayer insulating film 226: sixth interlayer insulating film

230: 상변화막 231: 스페이서230: phase change film 231: spacer

241: 제1워드라인콘택 242: 제2워드라인콘택241: first word line contact 242: second word line contact

243: 제3워드라인콘택 251: 제1비아콘택243: third word line contact 251: first via contact

252: 제2비아콘택 253: 제3비아콘택252: second via contact 253: third via contact

254: 제4비아콘택 260C: 상부전극254: fourth via contact 260C: upper electrode

260P: 제1금속배선 270C: 상부전극콘택260P: first metal wiring 270C: upper electrode contact

280C: 비트라인 280P: 제2금속배선280C: Bitline 280P: Second metal wiring

290C: 워드라인 290P: 제3금속배선290C: Wordline 290P: Third Metal Wiring

Claims (11)

스위칭 소자와 상변화막 및 상부전극의 순차적인 적층을 포함하는 셀지역과, 게이트와 제1금속배선 및 제2금속배선의 순차적인 적층을 포함하는 주변지역으로 구성되며, A cell region including a sequential lamination of a switching element, a phase change film, and an upper electrode, and a peripheral region including a sequential lamination of a gate, a first metal wiring, and a second metal wiring; 상기 셀지역의 상부전극과 상기 주변지역의 제1금속배선은 동일층 상에 배치되는 것을 특징으로 하는 상변화 기억 소자.And the upper electrode of the cell region and the first metal wiring of the peripheral region are disposed on the same layer. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 스위칭 소자는 수직 PN 다이오드를 포함하는 것을 특징으로 하는 상변화 기억 소자.And the switching device comprises a vertical PN diode. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 상변화막은 상기 스위칭 소자 상에 형성된 콘택홀 내에 매립된 형태인것을 특징으로 하는 상변화 기억소자. And the phase change layer is buried in a contact hole formed on the switching element. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 셀지역의 상부전극과 주변지역의 제1금속배선 상부에 동일한 높이를 갖는 상부전극콘택 및 비아콘택이 각각 형성되는 것을 특징으로 하는 상변화 기억 소자.And an upper electrode contact and a via contact having the same height on the upper electrode of the cell region and the first metal wiring of the peripheral region, respectively. 셀지역 및 주변지역을 포함하는 반도체기판의 상기 셀지역 상에 스위칭 소자 를 형성함과 아울러 상기 주변지역 상에 게이트를 형성하는 단계;Forming a switching element on the cell region of the semiconductor substrate including a cell region and a peripheral region, and forming a gate on the peripheral region; 상기 스위칭 소자가 형성된 셀지역의 반도체기판과 콘택하는 제1워드라인콘택을 형성함과 아울러 상기 게이트가 형성된 주변지역의 반도체기판과 콘택하는 제1비아콘택을 형성하는 단계;Forming a first word line contact in contact with the semiconductor substrate in the cell region where the switching element is formed, and forming a first via contact in contact with the semiconductor substrate in the peripheral region where the gate is formed; 상기 스위칭 소자 상부에 히터 및 상변화막을 적층으로 형성함과 아울러 상기 제1비아콘택 상에 제2비아콘택을 형성하는 단계;Forming a heater and a phase change layer on the switching element in a stack and forming a second via contact on the first via contact; 상기 상변화막 상에 상부전극을 형성함과 동시에 상기 제2비아콘택 상에 제1금속배선을 형성하는 단계;Forming an upper electrode on the phase change layer and simultaneously forming a first metal wiring on the second via contact; 를 포함하고, 상기 제1워드라인콘택과 상기 제1 비아콘택, 상기 상변화막과 상기 제2 비아콘택, 상기 상부전극과 상기 제1금속배선은 각각 동일한 높이로 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법. And the first word line contact, the first via contact, the phase change layer, the second via contact, the upper electrode, and the first metal wiring are formed to have the same height, respectively. Method for manufacturing a memory device. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 5 항에 있어서,The method of claim 5, 상기 상변화막은 상기 스위칭 소자 및 상기 히터의 적층 상에 형성된 콘택홀내에 매립된 형태로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the phase change film is formed to be embedded in a contact hole formed on the stack of the switching element and the heater. 삭제delete 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 5 항에 있어서,The method of claim 5, 상기 상부전극과 제1금속배선은 티타늄질화막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the upper electrode and the first metal wiring include a titanium nitride film. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 5 항에 있어서,The method of claim 5, 상기 상부전극과 제1금속배선은 티타늄질화막과 텅스텐막의 적층막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the upper electrode and the first metal wiring include a laminated film of a titanium nitride film and a tungsten film. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 1 항에 있어서,The method of claim 1, 상기 상변화 기억 소자는The phase change memory device 상기 셀지역 및 상기 주변지역을 포함하는 반도체기판;A semiconductor substrate including the cell region and the peripheral region; 상기 셀지역 상에 인접하여 형성되는 상기 스위칭 소자 및 제1 워드라인콘택;The switching element and the first word line contact formed adjacent to the cell region; 상기 스위칭 소자 및 상기 제1 워드라인콘택과 동시에 상기 주변지역 상에 인접하여 형성되는 상기 게이트 및 제1 비아콘택;The gate and the first via contact formed adjacent to the peripheral area simultaneously with the switching element and the first word line contact; 상기 스위칭 소자 상에 적층되는 히터;A heater stacked on the switching element; 상기 히터 상에 적층되는 상기 상변화막;The phase change film stacked on the heater; 상기 상변화막과 동시에 상기 게이트 및 상기 제1 비아콘택 상에 적층되는 제2 비아콘택;A second via contact stacked on the gate and the first via contact simultaneously with the phase change layer; 상기 상변화막 상에 적층되는 상기 상부전극;The upper electrode stacked on the phase change film; 상기 상부전극과 동시에 상기 제2 비아콘택 상에 적층되는 상기 제1 금속배선을 포함하는 것을 특징으로 하는 상변화 기억 소자. And the first metal wiring stacked on the second via contact simultaneously with the upper electrode. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 5 항에 있어서,The method of claim 5, 상기 상부전극 및 상기 제1금속배선을 형성하는 단계 이후에After the forming of the upper electrode and the first metal wiring 상기 셀지역의 제1워드라인콘택 상에 제2워드라인콘택을 형성하는 단계;Forming a second word line contact on the first word line contact in the cell region; 상기 상부전극 상에 상부전극콘택을 형성함과 동시에 상기 주변지역의 제1금속배선 상에 제3비아콘택을 형성하는 단계; 및Forming an upper electrode contact on the upper electrode and simultaneously forming a third via contact on the first metal wire of the peripheral region; And 상기 상부전극콘택 상에 상부전극과 콘택하는 비트라인을 형성함과 동시에 상기 제3비아콘택 상에 제1금속배선과 콘택하는 제2금속배선을 형성하는 단계;Forming a bit line contacting the upper electrode on the upper electrode contact and forming a second metal wiring contacting the first metal wiring on the third via contact; 를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of manufacturing a phase change memory device, characterized in that it further comprises.
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