KR101049651B1 - 자기저항 메모리셀, 및 이를 포함하는 메모리 소자의 제조 방법 - Google Patents

자기저항 메모리셀, 및 이를 포함하는 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명에 따른 자기저항 메모리셀은, 자기터널접합 소자 및 선택 트랜지스터를 포함한다. 여기서, 선택 트랜지스터는, 제1 도전형의 반도체층; 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함할 수 있다. 또한, 자기터널접합 소자는, 자유자화층; 고정자화층; 및 자유자화층과 고정자화층 사이에 개재된 터널장벽층;을 포함할 수 있다. 나아가, 본 발명에 따른 자기저항 메모리셀에서는, 자기터널접합 소자의 자유자화층이 선택 트랜지스터의 제1 및 제2 확산 영역 중 어느 하나에 전기적으로 연결된 것을 특징으로 한다.
메모리, MRAM

Description

자기저항 메모리셀, 및 이를 포함하는 메모리 소자의 제조 방법{MAGNETORESISTIVE MEMORY CELL, AND MANUFACTURING METHOD OF MEMORY DEVICE INCLUDING THE SAME}
본 발명은 MRAM(Magnetic Random Access Memory)에 관한 것으로, 더 자세하게는 자기저항(Magneto-Resistance) 변화를 이용한 비휘발성 메모리 소자에 관한 것이다.
현재 널리 사용되고 있는 대표적인 메모리 소자인 디램(DRAM)의 경우, 고속 동작과 고집적이 가능하다는 장점이 있는 반면에, 휘발성 메모리로서 전원이 꺼지면 데이터를 잃게 될 뿐만 아니라 동작 중에도 계속하여 데이터의 리프레쉬(REFRESH)를 통해 재기록해야 하므로 전력 손실 측면에서 큰 단점이 있다. 또한 비휘발성과 고집적을 특징으로 하는 플래쉬(FLASH) 메모리는 동작 속도가 느린 단점이 있다. 이에 대하여, 자기저항 차이를 이용하여 정보를 저장하는 자기저항 메모리(MRAM)는 비휘발성 및 고속 동작의 특성을 가지면서도 고집적이 가능하다는 장 점이 있다.
한편, MRAM은 강자성체 간의 자화(Magnetization) 방향에 따른 자기저항 변화를 이용한 비휘발성 메모리 소자를 말한다. 현재 MRAM으로 가장 많이 채용되고 있는 셀(Cell) 구조로는, 거대자기저항(Giant Magneto-Resistance; GMR) 효과를 이용한 GMR 소자, 터널자기저항(Tunnel Magneto-Resistance: TMR) 효과를 이용한 자기터널접합(Magnetic Tunnel Junction; MTJ) 소자 등이 있으며, 이외에도 GMR 소자의 단점을 복하기 위해 강자성층을 영구자석으로 보강하고 자유층을 연자성층으로 채용한 스핀 밸브(Spin-Valve) 소자 등이 있다. 특히, MTJ 소자는 빠른 속도, 저전력을 갖으며, 디램(DRAM)의 커패시터 대용으로 사용되어 저전력 및 고속 그래픽, 모바일 소자에 응용될 수 있다.
일반적으로, 자기저항소자는 두 자성층의 스핀 방향(즉, 자기모멘텀의 방향)이 같은 방향이면 저항이 작고 스핀 방향이 반대이면 저항이 크다. 이와 같이 자성층의 자화 상태에 따라 셀의 저항이 달라지는 사실을 이용하여 자기저항 메모리 소자에 비트 데이터를 기록할 수 있다. MTJ 구조의 자기저항 메모리를 예로 하여 설명하면, 강자성층/절연층/강자성층 구조의 MTJ 메모리 셀에서 첫번째 강자성체층을 지나가는 전자가 터널링 장벽(Tunneling Barrier)으로 사용된 절연층을 통과할 때 두번째 강자성체층의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화방향이 평행일 경우 터널링 전류는 최대가 되고, 반평행할 경우 최소가 되므로, 예를 들면, 저항이 클 때 데이터 '1'(또는 '0')이, 그리고 저항이 작을 때 데이터 '0'(또는 '1')이 기록된 것으로 간주할 수 있다. 여기서, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층으로, 그리고 나머지 하나는 외부 자기장 또는 전류에 의해 자화 방향이 반전되는 자유자화층이라 칭한다.
한편, MTJ 소자의 쓰기 방식은 자유자화층의 자화 반전을 유도하는 방식에 따라 자기장을 이용한 자기장 스위칭 방식과 전류를 이용한 전류 스위칭 방식으로 대별될 수 있다. 특히 전류 스위칭 방식은 스핀 전달 토크(Spin-Transfer torque; STT) 현상을 이용한 방식으로, STT 현상은 스핀이 정렬된 전류가 강자성체 내를 지날 때 순간적으로 발생된 각운동량의 변화에 의해 강자성체의 각운동량으로 전달되는 현상을 말한다. MTJ 소자에 적용하면, 전자가 고정자화층에서 자유자화층으로 흐를 때, 고정자화층의 자화 방향으로 스핀 방향이 정렬된 전자의 흐름에 의해 자유자화층의 자화 방향이 정렬되려는 토크를 받게 되며, 결국 일정 전류 이상에서 자유자화층의 자화 방향이 고정자화층의 자화 방향과 일치하게 된다. 반대로 자유자화층에서 고정자화층으로 전자가 입사하면 고정자화층과 자유자화층의 경계에 스핀 축적 현상이 일어나 자유자화층의 자화 방향이 고정자화층과 반대 방향으로 평행하게 배열시키는 특성을 보인다.
일반적으로 전류 스위칭 방식의 자기저항 메모리 소자에서는 정보를 저장하는 하나의 메모리셀이 하나의 자기터널접합 소자와 이 자기터널접합 소자를 선택하여 데이터의 기록 및 판독을 가능하게 하는 선택 트랜지스터로 이루어져 있다. 자기터널접합 소자에 저장되는 정보를 기록하기 위해서는 자기터널접합을 통해 양 방향으로 매우 큰 전류를 흘려주어야 하는데, 특히 자기터널접합의 자화 상태를 '반평형' 상태에서 '평형' 상태로 바꾸는 데에 필요한 전류의 크기에 비해서 '평형' 상태에서 '반평형' 상태로 바꾸는 데에 필요한 전류의 크기가 더 크다. 이러한 스위칭 전류의 비대칭성은 자기터널접합의 고정자화층을 선택 트랜지스터에 연결했을 때 높은 트랜지스터의 구동 능력을 요구하게 된다. 그러나, 고집적 메모리 구현에 필요한 초소형 트랜지스터로는 자기터널접합 소자에 정보를 기록할 수 있을 만큼의 큰 전류를 구동하는 것이 곤란하다.
고집적의 자기저항 메모리 소자를 구현하기 위해서는, 자기터널접합 소자의 자화 반전에 필요한 높은 전류 구동 능력을 가진 선택 트랜지스터를 제조하여야 한다. 그러나, 선택 트랜지스터의 전류 구동 능력은 그 형성 면적에 비례하기 때문에 고집적의 자기저항 메모리 소자를 구현하기 위해서는 자기터널접합 소자의 자화반전 전류밀도를 낮추어야 한다. 본 발명은 전류 스위칭 방식에 의해 자기터널접합 소자의 자화 방향을 반전시키는 경우, '반평형' 상태에서 '평형' 상태로의 반전에 필요한 전류 크기와 '평형' 상태에서 '반평형' 상태로의 반전에 필요한 전류 크기가 상이한 전류 비대칭성에 착안하여, '평형' 상태에서 '반평형' 상태로의 쓰기 동작시 자기터널접합의 자유자화층을 선택 트랜지스터에 직렬로 연결한 경우가 자기터널접합의 고정자화층을 선택 트랜지스터에 직렬로 연결한 경우보다 더 높은 전류를 얻을 수 있는 점을 이용함으로써, 상대적으로 작은 형성 면적을 가진 선택 트랜지스터에 의해서도 자기터널접합 소자를 구동할 수 있으며 그에 따라 고집적 자기저항 메모리 소자를 구현하는 것을 목적으로 한다.
본 발명에 따른 자기저항 메모리셀은, 자기터널접합 소자 및 선택 트랜지스터를 포함한다. 여기서, 선택 트랜지스터는, 제1 도전형의 반도체층; 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함할 수 있다. 또 한, 자기터널접합 소자는, 자유자화층; 고정자화층; 및 자유자화층과 고정자화층 사이에 개재된 터널장벽층;을 포함할 수 있다. 나아가, 본 발명에 따른 자기저항 메모리셀에서는, 자기터널접합 소자의 자유자화층이 선택 트랜지스터의 제1 및 제2 확산 영역 중 어느 하나에 전기적으로 연결된 것을 특징으로 한다.
본 발명에 따른 자기저항 메모리셀 어레이의 단위 메모리셀은, 제1 도전형의 반도체층; 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하는 선택 트랜지스터와, 선택 트랜지스터의 제1 확산 영역에 전기적으로 연결된 자유자화층; 고정자화층; 및 자유자화층과 고정자화층 사이에 개재된 터널장벽층;을 포함하는 자기터널접합 소자를 포함한다. 나아가, 복수개의 단위 메모리셀의 선택 트랜지스터는 게이트 전극으로서 하나의 워드라인을 공유할 수 있다. 또한, 자기터널접합 소자의 고정자화층은 비트라인에 전기적으로 연결되고, 선택 트랜지스터의 제2 확산 영역은 소스라인에 전기적으로 연결될 수 있다.
제1 양태에 따른 본 발명에 다른 자기저항 메모리 소자의 제조 방법은, 반도체 기판에 제1 도전형의 반도체층; 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하는 선택 트랜지스터를 형성하는 단계와, 선택 트랜지스터가 형성된 반도체 기판 상부에 제1 층간 절연막을 형성하는 단계와, 제1 층간 절연막의 일부를 제거하여 제1 및 제2 확산 영역 각각에 접속되는 복수의 컨택 플러그를 형성하는 단계와, 제2 확산 영역에 접속된 컨택 플러그와 전기적으로 접 속되는 소스라인을 형성하는 단계와, 소스라인과 전기적으로 절연된 비트라인을 형성하는 단계와, 비트라인과 전기적으로 접속되는 고정자화층; 고정자화층 위에 적층된 터널장벽층; 및 터널장벽층 위에 적층된 자유자화층;을 포함하는 자기터널접합 소자를 형성하는 단계와, 자기터널접합 소자의 자유자화층을 제1 확산 영역에 접속된 컨택 플러그와 전기적으로 연결하는 컨택 플러그 및 금속 라인을 형성하는 단계를 포함할 수 있다.
제2 양태에 따른 본 발명에 다른 자기저항 메모리 소자의 제조 방법은, 반도체 기판에 제1 도전형의 반도체층; 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하는 선택 트랜지스터를 형성하는 단계와, 선택 트랜지스터가 형성된 반도체 기판 상부에 제1 층간 절연막을 형성하는 단계와, 제1 층간 절연막의 일부를 제거하여 제1 및 제2 확산 영역 각각에 접속되는 복수의 컨택 플러그를 형성하는 단계와, 제2 확산 영역에 접속된 컨택 플러그와 전기적으로 접속되는 소스라인을 형성하는 단계와, 제1 확산 영역에 접속된 컨택 플러그와 전기적으로 접속되는 자유자화층; 자유자화층 위에 적층된 터널장벽층; 및 터널장벽층 위에 적층된 고정자화층;을 포함하는 자기터널접합 소자를 형성하는 단계와, 자기터널접합 소자의 고정자화층에 전기적으로 접속되는 비트라인을 형성하는 단계를 포함할 수 있다.
본 발명에 따르면, 자기터널접합의 자화반전 전류밀도를 낮출 필요없이, 자 기터널접합의 자유자화층을 선택 트랜지스터에 직렬로 연결하도록 구성된 자기저항 메모리셀 구조를 통하여, 선택 트랜지스터의 형성 면적을 최소화할 수 있으며, 따라서 자기저항 메모리 소자의 고집적화에 유리하게 적용될 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
[메모리셀의 구성]
본 발명에 따른 자기저항 메모리셀은, 자기터널접합 소자 및 선택 트랜지스터로 구성된다. 여기서, 선택 트랜지스터는, 제1 도전형의 반도체층; 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하는 MOS 트랜지스터로 구성될 수 있다. 여기서, 제1 도전형 및 제2 도전형은 서로 반대 도전형을 의미하며, 예컨대 제1 도전형으로서 P형인 반도체층 내에 N형 도펀트를 이온주입함으로써 제2 도전형의 제1 및 제2 확산 영역을 형성할 수 있다. 제1 및 제2 확산 영역은 MOS 트랜지스터의 소스 및 드레인으로 기능하며, 게이트 하부에서 서로 이격되어 형성된다.
또한 자기터널접합 소자는, 자유자화층; 고정자화층; 및 상기 자유자화층과 상기 고정자화층 사이에 개재된 터널장벽층;이 적층된 구조일 수 있다. 여기서, 자유자화층 및 고정자화층은, Co, Fe, Ni 계열 금속 또는 이들의 합금으로 형성될 수 있으며, 예컨대 CoFe, CoFeB, NiFe 등의 금속간 화합물이 이용될 수 있다. 또한, 자유자화층 및 고정자화층 사이에 개재되는 터널장벽층은 금속계 또는 비금속계 산화물이 이용될 수 있으며, 예컨대 AlO, TiO, MgO, HfO, CuO, NiO, CoO 등의 산화물이 사용될 수 있다. 아울러, 고정자화층은 예컨대 MnPt, MnIr 등과 같은 반 강자성층을 포함할 수 있으며, 반 강자성층을 형성함으로써 고정자화층의 자화 반전이 일어나지 않고 자유자화층만 자화 반전이 가능하도록 할 수 있다. 나아가, 자유자화층 및 고정자화층 각각은, 두개의 자성층 사이에 Ru 층과 같은 비자성층을 개재한 구조 자화층(SAF; Synthetic anti-ferromagnet structure)으로 형성될 수 있다.
한편, 본 발명에 따른 자기저항 메모리셀은 전류 스위칭 방식에 의해 쓰기 동작이 수행될 수 있으며, 이 경우 자기터널접합 소자는 전류 스위칭 방식에 의해 상기 자유자화층의 자화 방향이 반전될 수 있다. 아울러, 본 발명에 따른 자기저항 메모리셀에서는 자기터널접합의 자유자화층이 선택 트랜지스터에 직렬 연결된 구조로 형성될 수 있다. 예컨대, 선택 트랜지스터의 드레인 영역(즉, 제2 도전형의 확산 영역)에 자기터널접합의 자유자화층이 연결된다. 자기터널접합의 자화 방 향을 바꾸는 데에 필요한 전류의 크기는 '반평형' 상태에서 '평형' 상태로 바꾸는 데에 필요한 전류의 크기에 비해서 '평형' 상태에서 '반평형' 상태로 바꾸는 데에 필요한 전류의 크기가 더 크다. 따라서, 이러한 스위칭 전류의 비대칭성으로 인해 자기터널접합의 고정자화층을 선택 트랜지스터에 연결한 경우에 더 높은 선택 트랜지스터의 구동 능력을 요구하게 된다. 그러나, 본 발명에서와 같이 자기터널접합의 자유자화층을 선택 트랜지스터에 연결한 경우에는 더 낮은 구동 능력을 가진 선택 트랜지스터에 의해서도 자기터널접합의 자화 상태를 바꾸는 것이 가능하게 된다. 따라서, 자기저항 메모리셀의 동작에 필요한 선택 트랜지스터의 구동 능력의 제한이 낮아지게 되므로, 더 작은 형성 면적을 가진 선택 트랜지스터로도 동작 가능한 고집적 자기 메모리 소자를 형성할 수 있게 된다.
[메모리셀 어레이의 구성]
본 발명에 따른 자기저항 메모리셀 어레이를 구성하는 단위 메모리셀은 상술한 구조의 자기저항 메모리셀로 구성된다. 여기서, 선택 트랜지스터의 게이트 전극과 전기적으로 연결된 워드라인과, 자기터널접합 소자의 고정자화층에 전기적으로 연결된 비트라인과, 선택 트랜지스터의 제1 및 제2 확산 영역 중 어느 하나에 전기적으로 연결된 소스라인을 통해 각각의 단위 메모리셀에 데이터를 저장 및 판독한다.
본 발명에 따른 자기저항 메모리셀 어레이는 전기적으로 상호 분리된 별도의 활성 영역에 형성된 복수개의 단위 메모리셀의 선택 트랜지스터 각각의 게이트 전 극이 하나의 워드라인으로 연결되도록 구성될 수 있다. 본 발명에 따른 자기저항 메모리셀 어레이의 제조 방법에 대해서는 후술하는 실시예들에서 보다 자세히 설명될 것이다.
한편, 본 발명에 따른 자기저항 메모리셀 어레이에서는, 선택 트랜지스터의 드레인단이 자유자화층에 직접 연결되어 자기터널접합 소자를 경유하여 비트라인에 연결될 수 있고, 선택 트랜지스터의 소스단은 소스라인에 직접 연결될 수 있다. 이 경우, 전류 스위칭 방식에 따른 자기저항 메모리셀 어레이의 쓰기 동작시, 더 낮은 전류 구동 능력을 가진 선택 트랜지스터(즉, 더 작은 형성 면적의 MOS 트랜지스터)로도 자기터널접합 소자를 스위칭할 수 있다. 따라서, 자기저항 메모리셀 어레이의 고집적이 가능하게 된다.
[자기저항 메모리 소자의 제조 방법]
이하에서는, 도 1 내지 도 5를 참조하여, 본 발명에 따른 자기저항 메모리셀 및 이를 포함하는 메모리셀 어레이로 구성된 메모리 소자의 제조 방법을 설명한다.
먼저, 도 1을 참조하면, 반도체 기판(100)에 복수의 메모리셀이 형성될 활성 영역으로서 제1 도전형의 반도체층(101)을 형성한다. 예컨대, 하나의 반도체층(101)에는 두개의 메모리셀이 형성될 수 있으며, 각각의 반도체층(101)은 MOS 트랜지스터가 형성될 활성 영역으로서 소자분리막(102)에 의해 전기적으로 절연된다.
이렇게 형성된 각각의 반도체층(101) 위에 게이트 절연막(111)을 개재하여 게이트 전극(110)을 형성한다. 그리고 게이트 전극(110)을 마스크로 하여 제1 도 전형과 반대 도전형인 제2 도전형의 도펀트를 이온 주입함으로써 상호 이격된 제1 및 제2 확산 영역(103d, 103s)을 반도체층(101) 내에 형성한다. 여기서, 게이트 전극(110)은 워드라인으로서 기능할 수 있으며, 인접한 반도체층(101)에 형성된 메모리셀의 선택 트랜지스터와 공유될 수 있다. 아울러, 게이트 전극(110)은 폴리실리콘막으로 형성될 수 있으며, 그 상부에 보호막(112)이 더 형성될 수 있고, 아울러 그 측벽에 절연 스페이서(113)가 형성될 수 있다. 그리고, 게이트 전극(110)과 제1 및 제2 확산 영역(103d, 103s)을 포함하는 선택 트랜지스터를 형성한 후에, 반도체 기판(100) 상부에 층간 절연막(140)을 형성한다. 그리고 나서, 예컨대 자기 정렬 컨택(Self-aligned Contact) 공정을 이용하여, 층간 절연막(140)을 관통하여 제1 및 제2 확산 영역(103d, 103s)에 각각 전기적으로 접속되는 복수개의 랜딩 플러그 컨택(Landing Plug Contact; 121, 122)을 형성한다.
다음으로, 도 2에서 보듯이, 층간 절연막(141)을 형성한 후 제2 확산 영역(103s)에 접속된 컨택 플러그(122)와 전기적으로 접속되는 소스라인 컨택(131) 및 소스라인(130)을 통상의 사진/식각 공정 및 금속 공정을 이용하여 형성한다. 그리고 나서, 도 3에서 보듯이, 층간 절연막(142)을 형성한 다음, 소스라인(130)과 전기적으로 절연되도록 비트라인(150)을 형성한다. 그리고, 다시 층간 절연막(143)을 형성한 후, 후속하는 공정에서 자기터널접합 소자와 전기적으로 접속되는 컨택 플러그(151)를 형성한다.
그 후, 도 4에서 보듯이, 컨택 플러그(151)를 통해 비트라인(150)과 전기적으로 접속되는 자기터널접합 소자를 형성한다. 이때, 각각의 자기터널접합 소자는 고정자화층(160p)이 컨택 플러그(151)와 전기적으로 접속되도록 맨 아래에 형성되고, 그 위로 터널장벽층(160b) 및 자유자화층(160f)이 차례로 적층되어 형성된다.
그리고 나서, 층간 절연막(144)을 형성한 후, 자기터널접합 소자의 자유자화층(160f)이 제1 확산 영역(103d)에 접속된 컨택 플러그(121)과 전기적으로 연결되도록 컨택 플러그(171) 및 금속 라인(172)을 형성한다.
상술한 방법에 의해서, 자기터널접합 소자의 자유자화층(160f)이 선택 트랜지스터의 드레인단(103d)에 직접 연결된 구조의 자기저항 메모리셀 어레이가 형성될 수 있다.
도 6 내지 도 9에는 다른 실시예에 따른 자기저항 메모리 소자의 제조 방법을 도시하였다. 여기서, 도 6에 도시한 선택 트랜지스터의 제조 방법은 앞에서 설명한 실시예와 실질적으로 동일하므로, 자세한 설명은 생략한다.
도 7을 참조하면, 층간 절연막(141)을 형성한 후, 사진/식각 공정 및 금속 공정을 이용하여, 제2 확산 영역(103s)에 접속된 컨택 플러그(122)에 전기적으로 접속되는 컨택 플러그(131) 및 소스라인(130)을 형성한다. 그리고 나서, 층간 절연막(142)을 더 형성한 후, 제1 확산 영역(103d)에 접속된 컨택 플러그(121)와 전기적으로 접속되는 컨택 플러그(132)를 형성한다. 그 후, 도 8에서 보듯이, 컨택 플러그(132)와 전기적으로 접속되는 자유자화층(160f)을 형성하고, 그 위로 터널장벽층(160b) 및 고정자화층(160p)을 차례로 적층하여 자기터널접합 소자를 형성한다. 다음으로, 도 9에서 보듯이, 층간 절연막(143)을 더 형성하고, 사진/식각 공정 및 금속 공정을 이용하여 고정자화층(160p)에 전기적으로 접속되는 비트라 인(150)을 형성한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 5는 본 발명에 따른 자기저항 메모리 소자의 제조 방법에 대한 제1 실시예를 설명하는 단면도이다.
도 6 내지 도 9는 본 발명에 따른 자기저항 메모리 소자의 제조 방법에 대한 제2 실시예를 설명하는 단면도이다.
< 도면 주요 부분에 대한 부호의 설명 >
100: 반도체 기판 103d, 103s: 드레인, 소스
110: 게이트 전극(워드라인) 130: 소스라인
150: 비트라인 160f: 자유자화층
160b: 터널장벽층 160p: 고정자화층

Claims (7)

  1. 자기터널접합 소자 및 선택 트랜지스터를 포함하는 자기저항 메모리셀에 있어서,
    상기 선택 트랜지스터는, 제1 도전형의 반도체층; 상기 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 상기 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하고,
    상기 자기터널접합 소자는, 자유자화층; 고정자화층; 및 상기 자유자화층과 상기 고정자화층 사이에 개재된 터널장벽층;을 포함하며,
    상기 자기터널접합 소자의 상기 자유자화층이 상기 선택 트랜지스터의 상기 제1 및 제2 확산 영역 중 어느 하나에 전기적으로 연결된 것을 특징으로 하는 자기저항 메모리셀.
  2. 제 1 항에 있어서,
    상기 자기터널접합 소자는 전류 스위칭 방식에 의해 상기 자유자화층의 자화 방향이 반전되는 것을 특징으로 하는 자기저항 메모리셀.
  3. 제1 도전형의 반도체층; 상기 반도체층 상부에 게이트 절연막을 개재하여 형 성된 게이트 전극; 및 상기 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하는 선택 트랜지스터와,
    상기 선택 트랜지스터의 상기 제1 확산 영역에 전기적으로 연결된 자유자화층; 고정자화층; 및 상기 자유자화층과 상기 고정자화층 사이에 개재된 터널장벽층;을 포함하는 자기터널접합 소자와,
    상기 선택 트랜지스터의 상기 게이트 전극에 전기적으로 연결된 워드라인과,
    상기 자기터널접합 소자의 상기 고정자화층에 전기적으로 연결된 비트라인과,
    상기 선택 트랜지스터의 상기 제2 확산 영역에 전기적으로 연결된 소스라인을 포함하는 자기저항 메모리셀 어레이.
  4. 제 3 항에 있어서,
    상기 자기터널접합 소자는 전류 스위칭 방식에 의해 상기 자유자화층의 자화 방향이 반전되는 것을 특징으로 하는 자기저항 메모리셀 어레이.
  5. 반도체 기판에 제1 도전형의 반도체층; 상기 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 상기 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하는 선택 트랜지스터를 형성하 는 단계와,
    상기 선택 트랜지스터가 형성된 상기 반도체 기판 상부에 제1 층간 절연막을 형성하는 단계와,
    상기 제1 층간 절연막의 일부를 제거하여 상기 제1 및 제2 확산 영역 각각에 접속되는 복수의 컨택 플러그를 형성하는 단계와,
    상기 제2 확산 영역에 접속된 컨택 플러그와 전기적으로 접속되는 소스라인 및 상기 소스라인과 전기적으로 절연된 비트라인을 형성하는 단계와,
    상기 비트라인과 전기적으로 접속되는 고정자화층; 상기 고정자화층 위에 적층된 터널장벽층; 및 상기 터널장벽층 위에 적층된 자유자화층;을 포함하는 자기터널접합 소자를 형성하는 단계와,
    상기 자기터널접합 소자의 상기 자유자화층을 상기 제1 확산 영역에 접속된 컨택 플러그와 전기적으로 연결하는 컨택 플러그 및 금속 라인을 형성하는 단계를 포함하는 자기저항 메모리 소자의 제조 방법.
  6. 반도체 기판에 제1 도전형의 반도체층; 상기 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 및 상기 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하는 선택 트랜지스터를 형성하는 단계와,
    상기 선택 트랜지스터가 형성된 상기 반도체 기판 상부에 제1 층간 절연막을 형성하는 단계와,
    상기 제1 층간 절연막의 일부를 제거하여 상기 제1 및 제2 확산 영역 각각에 접속되는 복수의 컨택 플러그를 형성하는 단계와,
    상기 제2 확산 영역에 접속된 컨택 플러그와 전기적으로 접속되는 소스라인을 형성하는 단계와,
    상기 제1 확산 영역에 접속된 컨택 플러그와 전기적으로 접속되는 자유자화층; 상기 자유자화층 위에 적층된 터널장벽층; 및 상기 터널장벽층 위에 적층된 고정자화층;을 포함하는 자기터널접합 소자를 형성하는 단계와,
    상기 자기터널접합 소자의 상기 고정자화층에 전기적으로 접속되는 비트라인을 형성하는 단계를 포함하는 자기저항 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 자기터널접합 소자를 형성하는 단계는
    상기 고정자화층을 형성하는 단계;
    상기 고정자화층 상에 상기 터널장벽층을 형성하는 단계; 및
    상기 터널장벽층 상에 상기 자유자화층을 형성하는 단계를 포함하는 자기저항 메모리 소자의 제조 방법.
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