KR20140102993A - 증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작방법 - Google Patents

증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작방법 Download PDF

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KR20140102993A
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Abstract

증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작방법에 관해 개시되어 있다. 일 실시예에 의한 자기 메모리 소자는 스위칭 소자와, 이에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 반대되는 2개의 비트가 동시에 기록되는 자성 노드를 포함한다. 상기 스위칭 소자의 소스는 이웃한 스위칭 소자와 공유될 수 있다. 상기 스토리지 노드는 수직으로 순차적으로 적층되고, 서로 독립된 2개의 MTJ를 포함할 수 있다. 상기 스토리지 노드에 2개의 비트라인이 연결되고, 상기 스토리지 노드는 상기 2개의 비트라인 사이에 또는 상기 2개의 비트라인 아래에 구비될 수 있다.

Description

증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작방법{Magnetic Random Access Memory(MRAM) having increased On/Off ratio and methods of manufacturing and operating the same}
본 개시는 메모리 소자와 그 제조 및 동작에 관한 것으로써, 보다 자세하게는 증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작방법에 관한 것이다.
자기 메모리 소자(Magnetic Random Access Memory, MRAM)는 MTJ의 자유층(free layer)과 핀드층의 자화상태에 따른 저항차를 측정하여 MTJ에 기록된 데이터를 읽는다. 핀드층의 자화방향은 고정되어 있고, 자유층의 자화 방향은 일정세기 이상의 자기장이 인가될 때 또는 MTJ를 통해 흐르는 전류의 스핀상태에 따라 바뀔 수 있다. 자유층과 핀드층의 자화방향이 같을 때, 측정된 저항을 온(On) 저항이라 하고, 자유층과 핀드층의 자화 방향이 반대일 때, 측정된 저항을 오프(Off) 저항이라 한다. 자기 메모리 소자는 온 저항과 오프 저항의 차이를 이용하여 데이터를 읽을 수 있다. 그러므로 자기 메모리 소자에서 온 저항과 오프 저항의 차이가 작으면, 곧, 온/오프 비(On/Off ratio)가 작으면, 센싱 마진(sensing margin)이 감소하여 읽은 데이터에 대한 신뢰성이 떨어질 수 있고, 셀 산포의 겹침(overlap)과 어레이 사이즈 감소 등의 문제가 발생될 수 있다. 특히, 집적도가 높아지면서 저항이 증가하게 되면 센싱 마진은 더 감소될 수 있다.
본 개시는 센싱 마진을 증가시킬 수 있는 자기 메모리 소자를 제공한다.
본 개시는 이러한 자기 메모리 소자의 동작방법과 제조방법을 제공한다.
일 실시예에 의한 자기 메모리 소자는 스위칭 소자와, 이에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 반대되는 2개의 비트가 동시에 기록되는 자성 노드를 포함한다.
이러한 자기 메모리 소자에서, 상기 스위칭 소자는 전계 효과 트랜지스터이고, 상기 전계 효과 트랜지스터의 소스는 이웃한 전계 효과 트랜지스터와 공유할 수 있다.
상기 스토리지 노드는 2개의 MTJ를 포함할 수 있다.
상기 2개의 MTJ는 순차적으로 적층되고, 서로 독립된 것일 수 있다.
상기 스토리지 노드에 2개의 비트라인이 연결되고, 상기 스토리지 노드는 상기 2개의 비트라인 사이에 구비될 수 있다.
상기 2개의 MTJ는 동일한 적층구조를 가질 수 있다.
일 실시예에 의한 자기 메모리 소자의 동작방법은 스위칭 소자와, 이에 연결된 스토리지 노드를 포함하는 자기 메모리 소자의 동작 방법에 있어서, 상기 스토리지 노드는 서로 반대되는 제1 및 제2 비트 데이터가 기록되는 자성 노드를 포함하고, 서로 다른 두 경로를 통해 상기 자성 노드에 동작 전류를 인가하는 과정을 포함한다.
이러한 동작 방법에서, 상기 동작 전류는 상기 자성 노드에 데이터를 기록하기 위한 쓰기 전류 또는 상기 자성 노드로부터 데이터를 읽기 위한 읽기 전류일 수 있다.
일 실시예에 의한 자기 메모리 소자의 제조방법은 기판에 스위칭 소자를 형성하는 과정, 상기 스위칭 소자에 연결되고, 서로 반대되는 제1 및 제2 비트 데이터가 기록되는 스토리지 노드를 형성하는 과정 및 상기 스토리지 노드에 연결되는 제1 및 제2 비트라인을 형성하는 과정을 포함한다.
이러한 제조방법에서, 상기 스토리지 노드를 형성하는 과정은,
상기 제1 및 제2 비트 데이터 중 하나가 기록되는 제1 MTJ를 형성하는 과정과, 상기 제1 MTJ 상에 상기 스위칭 소자에 연결되는 도전성 패드층을 형성하는 과정과, 상기 도전성 패드층 상에 상기 제1 및 제2 비트 데이터 중 다른 하나가 기록되는 제2 MTJ를 형성하는 과정을 포함할 수 있다.
상기 제1 및 제2 비트라인 중 하나는 상기 제1 MTJ 아래에 형성하고, 나머지는 상기 제2 MTJ 위에 형성할 수 있다.
상기 제1 및 제2 비트라인 사이에 상기 스위칭 소자에 연결되는 배선을 형성하는 과정을 더 포함할 수 있다. 이때, 상기 배선은 상기 제1 및 제2 비트라인 아래에 형성할 수도 있다.
일 실시예에 의한 자기 메모리 소자는 단위 셀에 2개의 MTJ를 적층하여 구비한다. 적층된 2개의 MTJ의 저항차이를 측정하여 데이터를 읽는다. 따라서 기존에 하나의 MTJ의 On 상태 저항과 Off 상태 저항의 차이를 이용할 때보다 2배의 센싱 마진을 확보할 수 있다. 또한, 2개의 MTJ는 수직으로 적층되기 때문에, 자기 메모리 소자의 면적 증가없이 센싱 마진을 높일 수 있다.
도 1은 일 실시예에 의한 자기 메모리 소자의 구조를 나타낸 입체도이다.
도 2는 다른 실시예에 의한 자기 메모리 소자의 구조를 나타낸 입체도이다.
도 3은 도 1 또는 도 2의 자기 메모리 소자를 포함하는 메모리의 레이아웃(layout)이다.
도 4는 일 실시예에 의한 자기 메모리 소자의 셀 어레이이다.
도 5는 일 실시예에 의한 자기 메모리 소자의 쓰기방법을 설명하기 위한 어레이이다.
도 6은 다른 실시예에 의한 자기 메모리 소자의 쓰기방법을 설명하기 위한 어레이이다.
도 7은 도 5의 기록방법에서 제1 및 제2 MTJ의 자화상태를 나타낸 단면도이다.
도 8은 도 6의 기록방법에서 제1 및 제2 MTJ의 자화상태를 나타낸 단면도이다.
도 9는 일 실시예에 의한 자기 메모리 소자의 읽기 방법을 설명하기 위한 어레이를 보여준다.
도 10은 일 실시예에 의한 자기 메모리 소자의 제조방법을 설명하기 위한 도면으로, 도 3을 10-10'방향으로 절개한 단면도이다.
도 11은 도 10의 트랜지스터를 대체할 수 있는 다른 트랜지스터를 나타낸 단면도이다.
이하, 일 실시예에 의한 증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 일 실시예에 의한 자기 메모리 소자를 도 1 및 도 2를 참조하여 설명한다.
도 1은 일 실시예에 의한 자기 메모리 소자의 입체적 구조를 보여준다.
도 1을 참조하면, 게이트 적층물(22+24G) 아래에 드레인(20D)과 소스(20S)가 존재한다. 소스(20S)와 드레인(20D)은 이격되어 있다. 소스(20S)와 드레인(20D) 사이에 게이트 적층물(22+20G)이 위치한다. 게이트 적층물(22+20G)은 게이트 절연막(22)과 게이트 전극(20G)이 순차적으로 적층된 것일 수 있다. 게이트 전극(20G), 소스(20S) 및 드레인(20D)는 라인형태로 구비될 수 있다. 게이트 전극(20G), 소스(20S) 및 드레인(20D)은 트랜지스터를 구성할 수 있다. 이러한 트랜지스터는 스위칭 소자의 한 예에 불과하며, 상기 트랜지스터 대신에 다른 스위칭 소자가 구비될 수도 있다. 게이트 전극(20G) 위쪽에 제1 및 제2 배선(90, 92)이 구비되어 있다. 제1 및 제2 배선(90, 92)은 게이트 전극(20G)과 교차하는 방향으로 구비되어 있다. 제1 및 제2 배선(90, 92)은 제1 및 제2 비트라인일 수 있다. 제1 및 제2 배선(90, 92) 사이에 제1 MTJ(30), 도전성 패드층(32) 및 제2 MTJ(40)가 순차적으로 적층되어 있다. 제2 MTJ(40)는 제1 MTJ(30) 바로 위쪽에 구비될 수 있다. 제1 및 제2 MTJ(30, 40)는 이와 같이 수직으로 적층된 입체적인 구조를 갖는 바, 2개의 MTJ(30, 40)를 구비하더라도 메모리 셀의 면적이 추가로 증가되지는 않는다. 제1 및 제2 MTJ(30, 40)는 스토리지 노드 혹은 자성노드를 구성할 수 있다. 이러한 스토리지 노드에 패드층(32)이 포함될 수도 있다. 제1 MTJ(30)는 제1 배선(90) 상에 구비되고, 제1 MTJ(30)의 핀드층(30p)은 제1 배선(90)과 직접 접촉될 수 있다. 제2 MTJ(40)는 제2 배선(92) 아래에 위치한다. 제2 배선(92)은 제2 MTJ(40)의 자유층(40f)과 직접 접촉될 수 있다. 제1 및 제2 MTJ(30, 40)는 서로 독립적으로 구비되어 있다. 패드층(32)은 제1 MTJ(30)의 자유층(30f)과 접촉되고, 제2 MTJ(40)의 핀드층(40p)과 접촉된다. 제1 및 제2 MTJ(30, 40)은 핀드층(30p, 40p), 터널링막(30t, 40t) 및 자유층(30f, 40f)이 순차적으로 적층되어 구성된 것으로, 층 구성을 동일할 수 있다. 제1 및 제2 MTJ(30, 40)에는 반대되는 비트(데이터)가 기록될 수 있다. 곧, 제1 및 제2 MTJ(30, 40)의 층 구성은 동일한 상태에서 각각에는 반대 방향으로 동작전류, 예컨대 쓰기 전류가 인가될 수 있다. 따라서 제1 MTJ(30)에 예를 들어 1(or 0)이 기록될 경우, 제2 MTJ(40)에는 0(or 1)이 기록된다. 패드층(32)은 도전성 플러그(24)을 통해서 드레인(20D)과 연결된다. 수직 방향의 위치가 제1 및 제2 배선(90, 92) 사이에 해당되는 위치에 제3 배선(94)이 구비되어 있다. 제3 배선(94)은 패드층(32)과 같은 높이에 구비될 수 있다. 제3 배선(94)은 도전성 플러그(26)를 통해서 소스(20S)에 연결된다.
도 2는 일 실시예에 의한 자기 메모리 소자의 다른 입체적 구조를 보여준다. 도 1과 다른 부분에 대해서만 설명한다. 설명되지 않은 나머지 부분은 도 1과 동일할 수 있다.
도 2를 참조하면, 제3 배선(94)의 위치가 도 1과 다르다. 곧, 제3 배선(94)은 제1 배선(90)보다 낮은 위치에 구비된다. 도 1과 도 2에서 소스(20s)는 인접한 두 트랜지스터에 공유된다.
도 3은 도 1 또는 도 2의 자기 메모리 소자를 포함하는 레이아웃(layout)을 보여준다.
도 3을 참조하면, 제1 및 제2 배선(90, 92)(제1 및 제2 비트라인)은 게이트 전극(20G), 곧 워드라인과 수직으로 교차한다. 그리고 게이트 전극(20G)과 소스(20S), 곧 소스 라인은 평행하다. 참조번호 20은 인접한 2개의 트랜지스터를 나타낸다. 인접한 2개의 트랜지스터(20)는 소스(20S)를 공유한다.
도 4는 일 실시예에 의한 자기 메모리 소자의 셀 어레이를 보여준다.
도 4를 참조하면, 복수의 트랜지스터(T1)가 행렬로 배열되어 있다. 각 트랜지스터(T1)는 소스는 소스라인(SL)에 연결되고, 게이트는 워드라인(WL)에 연결된다. 각 트랜지스터(T1)에 2개의 MTJ(30, 40)가 배치되어 있다. 2개의 MTJ(30, 40)는 이격되어 있고, 트랜지스터(T1)의 드레인은 2개의 MTJ(30, 40) 사이에서 양쪽 MTJ(30, 40)에 연결된다. 2개의 MTJ(30, 40) 중 제1 MTJ(30)는 제1 비트라인(BL1)에 연결되고, 제2 MTJ(40)는 제2 비트라인(BL2)에 연결된다.
다음에는 도 5 및 도 6을 참조하여 일 실시예에 의한 자기 메모리 소자의 동작방법을 설명한다.
도 5는 제1 기록방법(제1 쓰기방법)을 설명하는데 사용되는 어레이를 보여준다. 도 5에서는 편의 상 2개의 단위 메모리 셀만 도시한다.
도 5를 참조하면, 데이터를 기록하려 하는 선택된 메모리 셀(95)에 연결된 소스라인(SL)과 비트라인들(BL1, BL2) 사이에 전위차를 형성한다. 곧, 소스라인(SL)에 0V, 제1 및 제2 비트라인(BL1, BL2)에 제1 쓰기전압(Vw)을 인가한다. 또한 선택된 메모리 셀(95)의 트랜지스터(23)에 연결된 워드라인(WL)에는 구동전압(VDD)이 인가되어 트랜지스터(23)는 턴온 상태가 된다. 이에 따라 제1 및 제2 비트라인(BL1, BL2)에서 제1 및 제2 MTJ(30, 40)와 트랜지스터(23)를 지나 소스라인(SL)으로 제1 및 제2 전류(I1, I2)가 흐른다. 제1 MTJ(30)를 통과하는 제1 전류(I1)의 양은 제2 MTJ(40)를 통과하는 제2 전류(I2)의 양과 동일할 수 있다. 그러나 제1 및 제2 MTJ(30, 40)를 통과하는 제1 및 제2 전류(I1, I2)의 방향은 반대이다. 제1 및 제2 MTJ(30, 40)의 층구성이 동일한 상태에서 제1 및 제2 전류(I1, I2)의 방향이 반대이므로, 제1 및 제2 MTJ(30, 40)에는 서로 반대되는 비트 데이터가 기록될 수 있다. 예컨대, 제1 전류(I1)에 의해 제1 MTJ(30)의 자유층의 자화방향은 핀드층의 자화 방향과 동일한 방향이 될 수 있고, 따라서 제1 MTJ(30)는 상대적으로 저항이 작은 상태(비트 데이터 "1"에 해당)가 된다. 반면, 제2 전류(I2)에 의해 제2 MTJ(40)의 자유층의 자화 방향은 핀드층의 자화 방향과 반대가 될 수 있고, 따라서 제2 MTJ(40)는 상대적으로 저항이 큰 상태(비트 데이터 "0"에 해당)가 된다. 제1 MTJ(30)의 상대적으로 저항이 작은 상태를 비트 데이터 "1"(또는 "0")이 기록된 것으로 간주하고, 제2 MTJ(40)의 상대적으로 저항이 큰 상태는 비트 데이터 "0"(또는 "1")이 기록된 것으로 간주할 수 있다.
도 6은 제2 기록방법(제2 쓰기방법)을 설명하는데 사용되는 어레이를 보여준다. 도 6에서 편의 상 2개의 단위 메모리 셀만 도시한다. 도 5의 제1 기록방법과 다른 부분만 설명한다.
도 6을 참조하면, 소스라인(SL)에 0V가 인가하고, 제1 및 제2 비트라인(BL1, BL2)에 제2 쓰기 전압(-Vw)을 인가한다. 이에 따라 소스 라인(SL)에서 선택된 트랜지스터(23)와 제1 및 제2 MTJ(30, 40)를 각각 통과하여 제1 및 제2 비트라인(BL1, BL2)으로 흐르는 제3 및 제4 전류(I3,I4)가 발생된다. 제3 및 제4 전류(I3, I4)의 양은 동일할 수 있다. 그러나 제1 MTJ(30)를 통과하는 제3 전류(I3)의 방향과 제2 MTJ(40)를 통과하는 제4 전류(I4)의 방향은 반대이다. 이러한 제3 및 제4 전류(I3, I4)에 의해 제1 및 제2 MTJ(30, 40)의 저항 상태는 도 5의 경우와 반대가 될 수 있다. 곧, 제1 MTJ(30)는 상대적으로 저항이 큰 상태가 되고, 제2 MTJ(40)는 상대적으로 저항이 작은 상태가 된다. 따라서 도 6의 제1 및 제2 MTJ(30, 40)에 기록되는 비트 데이터는 도 5의 제1 및 제2 MTJ(30,40)에 기록되는 비트 데이터와 반대가 될 수 있다.
도 7은 도 5의 제1 기록방법에서 제1 및 제2 MTJ(30, 40)의 저항 상태를 보여준다.
도 7을 참조하면, 제1 전류(I1)에 의해 제1 MTJ(30)의 자유층(30f)의 자화방향은 핀드층(30p)의 자화방향과 동일하게 된다. 따라서 제1 MTJ(30)의 저항은 상대적으로 작게 된다(On 저항 상태). 또한, 제1 전류(I1)와 반대 방향으로 제2 전류(I2)가 제2 MTJ(40)를 통과하면서 제2 MTJ(40)의 자유층(40f)의 자화방향은 핀드층(40p)의 자화방향과 반대가 된다. 다라서 제2 MTJ(40)의 저항은 상대적으로 크게 된다(Off 저항 상태).
도 8은 도 6의 제2 기록방법에서 제1 및 제2 MTJ(30, 40)의 저항 상태를 보여준다.
도 8을 참조하면, 제1 전류(I1)와 반대 방향인 제3 전류(I3)가 제1 MTJ(30)를 통과하면서 제1 MTJ(30)의 자유층(30f)의 자화방향은 핀드층(30p)의 자화방향과 반대가 된다. 따라서 제1 MTJ(30)의 저항은 상대적으로 크게 된다(Off 저항 상태). 제2 전류(I2)와 반대 방향인 제4 전류(I4)가 제2 MTJ(40)를 통과하면서 제2 MTJ(40)의 자유층(40f)의 자화방향은 핀드층(40p)의 자화방향과 동일하게 된다. 따라서 제2 MTJ(40)의 저항은 상대적으로 작게 된다(On 저항 상태).
이와 같이, 어떤 경우던지, 제1 및 제2 MTJ(30, 40)는 서로 반대되는 비트 데이터가 기록되어 어느 한 MTJ는 On 저항 상태가 되고, 나머지는 Off 저항 상태가 되므로, 제1 및 제2 MTJ(30, 40) 사이의 저항차는 크게 된다.
도 9는 일 실시예에 의한 자기 메모리 소자의 동작방법(읽기 방법)을 설명하기 위한 어레이를 보여준다. 편의 상, 도 9에는 2개의 단위 메모리 셀만 도시한다.
도 9를 참조하면, 소스라인(SL)에 0V를 인가하고, 선택된 메모리 셀(95)에 연결된 제1 및 제2 비트라인(BL1, BL2)에만 동작전압(읽기전압)(Vr)을 인가한다. 이에 따라 제1 및 제2 비트라인(BL1, BL2)과 소스라인(SL) 사이에 전위차가 형성되고, 제1 및 제2 비트라인(BL1, BL2)에서 소스라인(SL) 방향으로 제5 및 제6 전류(I5, I6)가 흐른다. 제5 및 제6 전류(I5, I6)은 제1 및 제2 MTJ(30, 40)에 기록된 데이터를 읽기 위한 동작전류이다. 제5 및 제6 전류(I5, I6)는 제1 내지 제4 전류(I1-I4)보다 작다. 따라서 제5 및 제6 전류(I5, I6)가 제1 및 제2 MTJ(30, 40)을 통과하더라도 제1 및 제2 MTJ(30, 40)의 저항상태는 달라지지 않는 바, 제1 및 제2 MTJ(30, 40)에 기록된 데이터는 그대로 유지된다.
제1 MTJ(30)를 통과한 전류와 제2 MTJ(40)를 통과한 전류는 각 MTJ의 저항 상태에 따라 다를 것이므로, 이를 센싱하여 제1 및 제2 MTJ(30, 40)에 기록된 데이터를 구분할 수 있다. 제1 및 제2 MTJ(30, 40)를 통과한 전류를 측정함으로써, 제1 및 제2 MTJ(30, 40)의 저항차이를 측정할 수 있다. 이와 같이 온 저항 상태의 한 MTJ와 오프 저항 상태의 다른 MTJ 사이의 저항차이를 직접 측정하여 데이터를 읽기 때문에, 한 개의 MTJ의 온 저항과 오프 저항을 측정한 후, 측정값을 상기 온 저항과 오프 저항 사이에 있는 기준값과 비교하여 데이터를 읽는 기존의 경우에 비해 센싱 마진은 2배로 증가될 수 있다. 또한 전류 센스 증폭기(current sense amplifier)를 이용함으로써, 고속 읽기동작이 가능하다.
다음에는 도 10을 참조하여 일 실시예에 의한 자기 메모리 소자(MRAM)의 제조방법을 설명한다. 도 10은 도 3을 10-10'방향으로 절개한 단면을 보여준다.
도 10을 참조하면, 기판(10)의 일부 영역 상에 게이트 적층물(70)을 형성한다. 기판(10)을 소정의 불순물이 도핑된 반도체 기판일 수 있다. 예를 들면 실리콘 기판일 수 있다. 게이트 적층물(70)은 게이트 절연막과 게이트 전극을 순차적으로 적층한 것을 포함할 수 있다. 게이트 적층물(70) 양측의 기판(10)에 제1 및 제2 불순물 영역(72, 74)을 형성한다. 제1 및 제2 불순물 영역(72, 74)은 도전성 불순물을 이온주입하여 형성할 수 있다. 이때, 상기 도전성 불순물은 기판(10)에 도핑된 것과 반대되는 타입일 수 있다. 예컨대, 기판(10)에 p형 불순물이 도핑되었다면, 제1 및 제2 불순물 영역(72, 74)은 n형 불순물을 이온주입하여 형성할 수 있다. 제1 및 제2 불순물 영역(72, 74) 중 하나는 소스 영역(소스 라인), 나머지는 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(72, 74)과 게이트 적층물(70)과 기판(10)은 전계 효과 트랜지스터를 구성할 수 있다. 제1기판(10) 상에 상기 전계 효과 트랜지스터를 덮는 제1 층간 절연층(76)을 형성한다. 제1 층간 절연층(76)은 BPSG, 실리콘 산화막 등과 같은 알려진 물질로 형성할 수 있다. 제1 층간 절연층(76) 상에 제1 배선(90)을 형성한다. 제1 배선(90) 상에 제1 MTJ(30)를 형성한다. 이어서 제1 배선(90)을 덮고 제1 MTJ(30)를 둘러싸는 제2 층간 절연층(80)을 형성한다. 제2 층간 절연층(80)은 제1 층간 절연층(76)과 동일할 수 있다. 제1 MTJ(30) 상에 도전성 패드층(32)을 형성한다. 패드층(32)은 제1 불순물 영역(72)에 연결될 수 있다. 제2 층간 절연층(80) 상에 패드층(32)을 둘러싸는 제3 층간 절연층(82)을 형성한다. 제3 층간 절연층(82)은 제1 층간 절연층(76)과 동일한 물질로 형성할 수 있다. 패드층(32) 상에 제2 MTJ(40)를 형성한다. 이때, 제2 MTJ(40)는 제1 MTJ(30) 바로 위에 위치하도록 형성할 수 있다. 이렇게 해서, 제1 및 제2 MTJ(30, 40)는 수직으로 적층된 구조가 된다. 제1 및 제2 MTJ(30, 40)는 각각 독립적이다. 제2 MTJ(40)는 제1 MTJ(30)와 동일한 층 구조를 갖도록 형성할 수 있다. 예를 들면, 제2 MTJ(40)는 핀드층, 터널링막 및 자유층을 순차적으로 적층하여 형성할 수 있는데, 제1 MTJ(30)도 동일한 층 구성을 갖도록 형성할 수 있다. 제1 및 제2 MTJ(30, 40)는 하나의 스토리지 노드를 구성할 수 있다. 이때, 패드층(32)도 상기 하나의 스토리지 노드에 포함될 수 있다. 제1 및 제2 MTJ(30, 40)는 자성층들을 포함하므로, 제1 및 제2 MTJ(30, 40)를 포함하여 구성되는 스토리지 노드는 자성노드로 간주할 수도 있다. 제3 층간 절연층(82) 상에 제2 MTJ(40)를 둘러싸는 제4 층간 절연층(84)을 형성한다. 제4 층간 절연층(84)은 제3 층간 절연층(82)과 동일한 물질로 형성할 수 있다. 제4 층간 절연층(84) 상에 제3 배선(92)을 형성한다. 제3 배선(92)은 제2 MTJ(40)의 상부면과 접촉되도록 형성한다.
한편, 기판(10), 제1 및 제2 불순물 영역(72, 74), 게이트 적층물(70)로 이루어지는 트랜지스터는 도 11에 도시한 바와 같이 소스/드레인이 채널층 위에 구비된 트랜지스터로 대체될 수도 있다.
도 11을 참조하면, 기판(100) 상에 채널층(102)이 존재하고, 채널층(102) 상에 이격된 제1 및 제2 전극(104, 106)이 형성되어 있다. 제1 및 제2 전극(104, 106) 중 하나는 소스 전극, 나머지는 드레인 전극일 수 있다. 제1 및 제2 전극(104, 106) 사이의 채널층(102) 상에 게이트 절연막(108)이 형성되어 있고, 게이트 절연막(108) 상에는 게이트 전극(110)이 형성되어 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
10, 100:기판 20:인접한 2개의 트랜지스터
20D:드레인 20G, 110:게이트 전극
20S:소스 22, 108:게이트 절연막
23:선택된 메모리 셀의 트랜지스터
24, 26:도전성 플러그 30, 40:제1 및 제2 MTJ
30f, 40f:자유층 30p,40p:핀드층
30t, 40t:터널링막 32:패드층
70:게이트 적층물 72, 74:제1 및 제2 불순물 영역
76, 80, 82, 84:제1 내지 제4 층간 절연층
90, 92, 94:제1 내지 제3 배선 95:선택된 메모리 셀
102:채널층 104, 106:제1 및 제2 전극
BL1, BL2:제1 및 제2 비트라인 I1-I6:제1 내지 제6 전류
Vw:제1 쓰기전압 -Vw:제2 쓰기전압
SL:소스라인 T1:트랜지스터
WL:워드라인

Claims (17)

  1. 스위칭 소자 및
    상기 스위칭 소자에 연결된 스토리지 노드를 포함하고,
    상기 스토리지 노드는 반대되는 2개의 비트가 동시에 기록되는 자성 노드를 포함하는 자기 메모리 소자.
  2. 제 1 항에 있어서,
    상기 스위칭 소자는 전계 효과 트랜지스터이고,
    상기 전계 효과 트랜지스터는 이웃한 전계 효과 트랜지스터와 공유하는 소스를 포함하는 자기 메모리 소자.
  3. 제 1 항에 있어서,
    상기 스토리지 노드는 2개의 MTJ를 포함하는 자기 메모리 소자.
  4. 제 3 항에 있어서,
    상기 2개의 MTJ는 순차적으로 적층되어 있고, 서로 독립되어 있는 자기 메모리 소자.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 스토리지 노드에 2개의 비트라인이 연결되고, 상기 스토리지 노드는 상기 2개의 비트라인 사이에 구비된 자기 메모리 소자.
  6. 제 4 항에 있어서,
    상기 2개의 MTJ는 동일한 적층구조를 갖는 자기 메모리 소자.
  7. 스위칭 소자 및
    상기 스위칭 소자에 연결된 스토리지 노드를 포함하는 자기 메모리 소자의 동작 방법에 있어서,
    상기 스토리지 노드는 서로 반대되는 제1 및 제2 비트 데이터가 기록되는 자성 노드를 포함하고,
    서로 다른 두 경로를 통해 상기 자성 노드에 동작 전류를 인가하는 단계를 포함하는 자기 메모리 소자의 동작 방법.
  8. 제 7 항에 있어서,
    상기 동작 전류는 상기 자성 노드에 데이터를 기록하기 위한 쓰기 전류인 자기 메모리 소자의 동작방법.
  9. 제 7 항에 있어서,
    상기 동작 전류는 상기 자성 노드로부터 데이터를 읽기 위한 읽기 전류인 자성 메모리 소자의 동작방법.
  10. 제 7 항에 있어서,
    상기 스토리지 노드는 순차적으로 적층되고 독립된 2개의 MTJ를 포함하는 자기 메모리 소자의 동작방법.
  11. 제 10 항에 있어서,
    상기 스토리지 노드에 2개의 비트라인이 연결되고, 상기 스토리지 노드는 상기 2개의 비트라인 사이에 구비된 자기 메모리 소자의 동작방법.
  12. 제 11 항에 있어서,
    상기 2개의 MTJ는 동일한 적층구조를 갖는 자기 메모리 소자의 동작방법.
  13. 기판에 스위칭 소자를 형성하는 단계
    상기 스위칭 소자에 연결되고, 서로 반대되는 제1 및 제2 비트 데이터가 기록되는 스토리지 노드를 형성하는 단계 및
    상기 스토리지 노드에 연결되는 제1 및 제2 비트라인을 형성하는 단계를 포함하는 자기 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    상기 제1 및 제2 비트 데이터 중 하나가 기록되는 제1 MTJ를 형성하는 단계
    상기 제1 MTJ 상에 상기 스위칭 소자에 연결되는 도전성 패드층을 형성하는 단계 및
    상기 도전성 패드층 상에 상기 제1 및 제2 비트 데이터 중 다른 하나가 기록되는 제2 MTJ를 형성하는 단계를 포함하는 자기 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 비트라인 중 하나는 상기 제1 MTJ 아래에 형성하고, 나머지는 상기 제2 MTJ 위에 형성하는 자기 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 및 제2 비트라인 사이에 상기 스위칭 소자에 연결되는 배선을 형성하는 단계를 더 포함하는 자기 메모리 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 및 제2 비트라인 아래에 상기 스위칭 소자에 연결되는 배선을 형성하는 단계를 더 포함하는 자기 메모리 소자의 제조방법.
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