KR101881931B1 - 3차원 구조의 자유 자성층을 포함하는 자기 메모리 소자 - Google Patents

3차원 구조의 자유 자성층을 포함하는 자기 메모리 소자 Download PDF

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Abstract

3차원 구조의 자유 자성층을 포함하는 자기 메모리 소자에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 자기 메모리 소자는 스위칭 소자와 이에 연결된 스토리지 노드(MTJ 셀)를 포함하고, 상기 MTJ 셀은 순차적으로 적층된 하부 자성층, 터널 배리어층 및 자유 자성층을 포함하고, 상기 자유 자성층의 일부는 상기 터널 배리어층 위쪽으로 돌출된다.

Description

3차원 구조의 자유 자성층을 포함하는 자기 메모리 소자{Magnetic memory device comprising free magnetic layer of 3-dimensional structure}
본 발명의 일 실시예는 메모리 소자와 관련된 것으로써, 보다 자세하게는 3차원 구조의 자유 자성층을 포함하는 자기 메모리 소자에 관한 것이다.
자기터널접합(Magnetic Tunnel Junction)(MTJ)에서 터널 자기저항(Tunneling MagnetoResistnace)(TMR)효과를 이용하는 MRAM(Magnetic Random Access Memory)은 비휘발성을 갖고, 고속 동작이 가능하며, 높은 내구성(endurance)를 갖는 등의 이점으로 인해 차세대 비휘발성 메모리 소자의 하나로 활발히 연구되고 있다.
초기의 MRAM은 외부 자기장을 이용하여 MTJ를 스위칭시키는 방식이다. 따라서 외부 자기장을 발생시키기 위한 전류가 흐르는 별도의 도선이 필요하였다.
메모리 소자의 고집적화를 고려할 때, 외부 자기장 발생을 위한 별도의 도선을 구비하는 것은 자기 메모리 소자의 고집적화를 제한하는 요소가 될 수 있다.
최근 소개되고 있는 스핀 전류(spin current)의 스핀 트랜스퍼 토크(spin transfer torque)에 의해 정보를 저장하는 STT-MRAM(spin transfer torque MRAM)의 경우, MTJ 셀을 통과하는 전류의 스핀 상태에 따라 MTJ 셀이 스위칭된다. 따라서 기존의 자기 메모리 소자의 경우처럼 외부 자기장 발생을 위한 별도의 도선이 필요치 않다. 그러므로 STT-MRAM은 고집적화 목적에 부합될 수 있는 자기 메모리 소자로 평가되고 있다.
한편, MTJ 셀의 열적 안정성(thermal stability)은 자유 자성층(free magnetic layer)의 에너지 장벽(energy barrier)(Eb)과 관련이 있다.
자유 자성층이 수평 자기 이방성 물질층일 때, Eb/KBT(KB:볼쯔만 상수, T:절대온도)가 ~ 60 정도이면, MTJ 셀의 열적 안정성은 10년 정도 보장되는 것으로 알려져 있다. 자유 자성층의 두께에 따라 약간의 차이는 있지만, 일반적으로 Eb/KBT가 ~ 60 정도가 되려면 MTJ 셀의 피처 사이즈(Feature size), 곧 자유 자성층의 피처 사이즈는 40nm 이상이 된다.
이와 같은 MTJ 셀의 피처 사이즈의 제한에 의해 결국 자기 메모리 소자의 집적도도 제한될 수 있다.
본 발명의 일 실시예는 고집적과 열적 안정성을 확보할 수 있는 자기 메모리 소자(MRAM)를 제공한다.
본 발명의 일 실시예에 의한 자기 메모리 소자는 스위칭 소자와 이에 연결된 스토리지 노드(MTJ 셀)를 포함하고, 상기 MTJ 셀은 순차적으로 적층된 하부 자성층, 터널 배리어층 및 자유 자성층을 포함하고, 상기 자유 자성층의 일부는 상기 터널 배리어층 위쪽으로 돌출된다.
이러한 자기 메모리 소자에서, 상기 자유 자성층은 상기 터널 배리어층에 평행한 제1 부분과, 상기 제1 부분의 일단으로부터 상기 터널 배리어층에 수직하게 확장된 제2 부분을 포함할 수 있다.
또한, 상기 자유 자성층은 상기 제1 부분의 타단으로부터 상기 터널 배리어층에 수직하게 확장된 제3 부분을 포함할 수 있다.
상기 제2 부분의 확장된 길이는 상기 제1 부분의 단축 방향의 폭보다 클 수 있다. 이때, 상기 제2 부분의 확장된 길이는 50nm 이하일 수 있다.
또한, 상기 제2 및 제3 부분의 각각의 확장된 길이는 상기 제1 부분의 단축 방향의 폭보다 클 수 있다. 이때, 상기 제2 및 제3 부분의 각각의 확장된 길이는 50nm 이하일 수 있다.
상기 제2 부분과 상기 제3 부분의 두께는 5nm 이하일 수 있다.
상기 MTJ 셀의 사이즈는 30nm 이하×15nm 이하일 수 있다.
상기 자유 자성층은 수직 또는 수평 자기 이방성 물질층을 포함할 수 있다.
본 발명의 일 실시예에 의한 자기 메모리 소자의 스토리지 노드는 하부 자성층과, 상기 하부 자성층 상에 형성된 터널 배리어층 및 상기 터널 배리어층 상에 형성된 자유 자성층을 포함하고, 상기 자유 자성층의 일부는 상기 터널 배리어층의 위쪽으로 돌출되어 있다.
이러한 스토리지 노드에서, 상기 자유 자성층의 특성은 상술한 바와 같을 수 있다.
본 발명의 일 실시예에 의한 자기 메모리 소자에서 스토리지 노드(MTJ셀)의 자유 자성층은 일부가 터널 배리어층의 위쪽으로 확장된(돌출된) 3차원 구조를 갖는다. 이에 따라, 상기 스토리지 노드의 피처 사이즈(2F)가 30nm 이하 또는 20nm 이하가 되더라도 자유 자성층의 유효 피처 사이즈는 확장된(돌출된) 부분으로 인해 40nm 이상이 될 수 있다. 그러므로 자기 메모리 소자의 집적도를 높일 수 있고, 또한 Eb/KBT는 60이상이 될 수 있는 바, 스토리지 노드의 열적 안정성도 확보할 수 있다.
도 1은 본 발명의 일 실시예에 의한 자기 메모리 소자의 단면도이다.
도 2는 도 1의 스토리지 노드(MTJ 셀)의 일 예를 나타낸 단면도이다.
도 3은 도 1의 MTJ 셀(S1)의 구조를 입체적으로 보여주는 사시도이다.
도 4는 도 1의 스토리지 노드의 다른 예를 나타낸 단면도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 의한 자기 메모리 소자의 MTJ 셀의 에너지 장벽에 대한 시뮬레이션 결과를 보여준다.
이하, 본 발명의 일 실시예에 의한 자기 메모리 소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 일 실시예에 의한 자기 메모리 소자(MRAM)를 보여준다.
도 1을 참조하면, 기판(30)에 제1 및 제2 불순물 영역(32, 34)이 이격되게 존재한다. 기판(30)은 반도체 기판일 수 있고, 불순물이 도핑된 것일 수 있다. 제1 및 제2 불순물 영역(32, 34) 중 어느 하나는 소스 영역이고, 나머지는 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(32, 34) 사이의 기판(30) 상에 게이트 전극을 포함하는 게이트 적층물(36)이 존재한다. 기판(30)과 제1 및 제2 불순물 영역(32, 34)과 게이트 적층물(36)은 전계 효과 트랜지스터(이하, 트랜지스터)를 형성할 수 있다. 상기 트랜지스터는 기판(30)에 구비될 수 있는 스위칭 소자의 한 종류에 불과하다. 상기 트랜지스터 대신에 다른 스위칭 소자, 예를 들면 다이오드가 구비될 수도 있다. 제2 불순물 영역(34) 상에 게이트 적층물(36)과 이격되게 도전성 플러그(42)가 형성되어 있다. 도전성 플러그(42) 상에 도전성 패드층(44)이 구비되어 있다. 도전성 패드층(44)의 직경은 도전성 플러그(42)보다 넓을 수 있다. 도전성 패드층(44)은 생략될 수도 있다. 기판(30) 상에 도전성 플러그(42)와 도전성 패드층(44)을 둘러싸는 층간 절연층(38)이 형성되어 있다. 제1 및 제2 불순물 영역(32, 34)과 게이트 적층물(36)도 층간 절연층(38)으로 덮여있다. 층간 절연층(38)은 반도체 소자에 사용되는 통상의 절연 물질일 수 있다. 도전성 패드층(44) 상에 스토리지 노드(S1)가 구비되어 있다. 스토리지 노드(S1)는 MTJ 셀일 수 있다. 스토리지 노드(S1)는 층간 절연층(88)으로 덮여있다. 층간 절연층(88)에 스토리지 노드(S1)의 일부가 노출되는 비어홀(90)이 포함되어 있다. 비어홀(90)은 도전성 플러그(92)로 채워져 있다. 층간 절연층(88) 상에 도전성 플러그(92)와 접촉된 도전층(94)이 존재한다. 도전층(94)은 비트라인일 수 있다.
도 2는 도 1의 MTJ 셀(S1)의 구성의 일 예를 나타낸 단면도이다.
도 2를 참조하면, MTJ 셀(S1)은 하부 자성층(60+62), 터널 배리어층(64) 및 자유 자성층(free magnetic layer)(70)을 포함한다. 자유 자성층(70)과 도전성 플러그(92) 사이에 자유 자성층(70)의 표면을 덮는 캡핑층(미도시)이 더 구비될 수 있다. 하부 자성층(60+62)은 순차적으로 적층된 피닝층(60)과 핀드층(62)을 포함한다. 하부 자성층(60+62)은 피닝층(60) 아래에 한 층 이상의 다른 물질층, 예를 들면 버퍼층을 더 포함할 수 있다. 피닝층(60)은 소정 두께의 자성막일 수 있는데, 예를 들면 CoFe층일 수 있다. 피닝층(60)의 두께는 10nm이하일 수 있다. 핀드층(62)은 소정 두께의 자성막일 수 있는데, 예를 들면 소정 두께의 CoFeB층일 수 있다. 핀드층(62)의 두께는 10nm이하일 수 있다. 피닝층(60)과 핀드층(62)의 자화 방향은 반대일 수 있다. 피닝층(60)과 핀드층(62) 사이에 금속막(미도시)이 구비될 수 있다. 상기 금속막은, 예를 들면 루테늄(Ru)막일 수 있다. 상기 금속막의 두께는 5nm이하일 수 있다. 터널 배리어층(64)은 소정 두께의 산화물층일 수 있는데, 예를 들면 MgO층일 수 있다. 터널 배리어층(64)의 두께는 5nm이하일 수 있다. 자유 자성층(70)은 하부 물질층들(60, 62, 64)과 달리 입체적인 구조를 갖는다. 구체적으로, 자유 자성층(70)은 터널 배리어층(64)에 평행한 제1 부분(70A)과 수직한 제2 및 제3 부분(70B, 70C)을 포함한다. 제2 및 제3 부분(70B, 70C)은 제1 부분(70A)의 양단에서 터널 배리어층(64) 위쪽 방향으로 돌출된 부분들이다. 제2 및 제3 부분(70B, 70C)은 이격되어 있고, 서로 평행할 수 있다. 제1 부분(70A)의 상부면에서 측정된 제2 및 제3 부분(70B, 70C)의 돌출된 길이(H1)는 동일할 수 있다. 그러나 돌출된 길이(H1)는 제2 및 제3 부분(70B, 70C)별로 다를 수도 있다. 제2 및 제3 부분(70B, 70C)의 돌출된 길이(H1)는, 예를 들면 50nm 이하일 수 있는데, 일 예로 20nm~30nm일 수 있다. 제1 내지 제3 부분(70A-70C)의 두께는 동일할 수 있다. 그러나 제1 부분(70A)의 두께는 제2 및 제3 부분(70B, 70C)의 두께(T1)와 다를 수 있다. 제2 및 제3 부분(70B, 70C)의 두께(T1)는, 예를 들면 5nm 이하일 수 있는데, 일 예로 3nm이하 일 수도 있다. 제2 및 제3 부분(70B, 70C)의 두께(T1)는 MTJ 셀(S1)의 x축 방향의 폭(w1)을 고려하여 결정될 수도 있다. 한편, 제2 및 제3 부분(70B, 70C)의 두께가 다른 경우도 고려할 수 있다. 자유 자성층(70)은 수평 또는 수직 자기 이방성 물질층일 수 있다. 수직 자기 이방성 물질층일 경우, 계면 수직 자기 이방성(Interface Perpendicular Magnetic Anisotropy)(IPMA)을 갖는 물질층일 수 있다. 자유 자성층(70)은, 예를 들면 소정 두께의 CoFeB층일 수 있다.
도 3은 도 1의 MTJ 셀(S1)의 구조를 입체적으로 보여준다.
도 3을 참조하면, 제1 내지 제3 부분(70A-70C)을 포함하는 자유 자성층(70)의 형태는 U자 형인 것을 알 수 있다. 제2 및 제3 부분(70B, 70C)의 y축 방향의 길이는 MTJ 셀(S1)의 y축 방향의 폭(w2)과 동일할 수 있다. 또한, 제1 부분(70A)의 장축 방향(x축 방향)의 폭은 MTJ 셀(S1)의 x축 방향의 폭(w1)과 동일할 수 있다. MTJ 셀(S1)의 x축 방향의 폭(w1)은 y축 방향의 폭(w2)보다 클 수 있다. 예를 들면, x축 방향의 폭(w1)은 40nm보다 작을 수 있고, 30nm 이하 또는 20nm이하일 수 있다. 그리고 y축 방향의 폭(w2)은, 예를 들면 20nm 이하일 수 있고, 15nm이하 또는 10nm이하일 수 있다. 이와 같이 MTJ 셀(S1)의 피처 사이즈는 40nm보다 작으므로, 종래보다 자기 메모리 소자의 집적도를 높일 수 있다. 자유 자성층(70)의 제2 및 제3 부분(70B, 70C)의 돌출된 길이(H1)는 MTJ 셀(S1)의 y축 방향의 폭(w2)보다 클 수 있다. MTJ 셀(S1)의 y축 방향의 폭(w2)는 자유 자성층(70)의 제1 부분(70A)의 단축 방향(y축 방향)의 폭과 동일하게 된다. 따라서 자유 자성층(70)의 제1 부분(70A)과 제2 및 제3 부분(70B, 70C) 사이의 관계는 다음 수학식 1로 표현할 수 있다.
[수학식 1]
H1/w2 >1
수학식 1을 만족하는 경우, 자유 자성층(70)의 제2 및 제3 부분(70B, 70C)의 돌출된 길이(H1)는 상술한 수치 범위를 벗어날 수도 있다.
도 4는 도 1의 MTJ 셀(S1)의 다른 예를 나타낸 단면도이다.
도 4를 참조하면, 자유 자성층(80)은 제1 및 제2 부분(80A, 80B)을 포함하는 입체적 구조이다. 제1 부분(80A)은 터널 배리어층(64)에 평행하다. 제2 부분(80B)은 제1 부분(80A)에 수직하고, 터널 배리어층(64) 위쪽 방향으로 돌출되어 있다. 제2 부분(80B)은 제1 부분(80A)의 좌측단에 연결되어 있으나, 우측단에 연결될 수도 있다. 제1 부분(80A)은 도 3의 자유 자성층(70)의 제1 부분(70A)에 대응될 수 있다. 그리고 제2 부분(80B)은 도 3의 자유 자성층(70)의 제2 부분(70B) 또는 제3 부분(70C)에 대응될 수 있다.
도 5 내지 도 7은 본 발명의 일 실시예에 의한 자기 메모리 소자의 MTJ 셀의 에너지 장벽에 대한 시뮬레이션 결과를 보여준다.
도 5는 MTJ 셀의 사이즈가 20nm×10nm이고, 자유 자성층(70)의 제1 부분(70A)의 두께가 2.4nm일 때, 스위칭 경로(path)에 따른 에너지 장벽의 변화를 보여준다.
도 5에서 제1 내지 제4 그래프(G1, G2, G3, G4)는 각각 자유 자성층(70)의 제2 및 제3 부분(70B, 70C)의 확장된(돌출된) 길이(H1)가 각각 14.4nm, 22.4nm, 30.4nm, 38.4nm일 때, 스위칭 경로에 따른 에너지 장벽의 변화를 나타낸다.
도 5를 참조하면, 스위칭 경로의 중심에서 Eb/KBT는 제2 및 제3 그래프(G2, G3) 사이에서 60 이상이 된다. 이로부터 에너지 장벽이 60 이상이 되기 위해서 제2 및 제3 부분(70B, 70C)의 돌출된 길이(H1)는 22.4nm보다 커야 하는 것을 알 수 있다.
도 6은 도 4의 MTJ 셀에 대한 것으로, MTJ 셀의 사이즈가 30nm×15nm이고, 자유 자성층(80)의 제1 부분(80A)의 두께가 2.4nm일 때, 스위칭 경로(path)에 따른 에너지 장벽의 변화를 보여준다.
도 6에서 제1 내지 제3 그래프(G11, G22, G33)는 각각 자유 자성층(80)의 제2 부분(80B)의 확장된 길이(H1)가 22.4nm, 30.4nm 및 38.4nm일 때, 스위칭 경로에 따른 에너지 장벽의 변화를 나타낸다.
도 6을 참조하면, 스위칭 경로의 중심에서 Eb/KBT가 60 이상이 되는 경우는 제3 그래프(G33)에서 나타난다. 이로부터 에너지 장벽이 60 이상이 되기 위해서 제2 부분(80B)의 확장된 길이(H1)는 30.4nm보다 커야 하는 것을 알 수 있다.
도 7은 자유 자성층(70, 80)의 확장된 길이(H1)에 따른 에너지 장벽의 변화를 보여준다.
도 7에서 제1 그래프(GG1)는 U자형 자유 자성층(70)을 포함하는 도 2에 도시한 MTJ 셀에 대한 것으로, MTJ 셀의 사이즈가 20nm×10nm이고, 자유 자성층(70)의 제1 부분(70A)의 두께가 2.4nm일 때, 자유 자성층(70)의 제2 및 제3 부분(70B, 70C)의 확장된 길이(H1)에 따른 에너지 장벽의 변화를 나타낸다. 제2 그래프(GG2) 역시 도 2의 MTJ 셀에 대한 것으로, MTJ 셀의 사이즈가 30nm×15nm이고, 자유 자성층(70)의 제1 부분(70A)의 두께가 2.4nm일 때, 자유 자성층(70)의 제2 및 제3 부분(70B, 70C)의 확장된 길이(H1)에 따른 에너지 장벽의 변화를 나타낸다. 제3 그래프(GG3)는 L자형 자유 자성층(80)을 포함하는 도 4에 도시한 MTJ 셀에 대한 것으로, MTJ 셀의 사이즈가 30nm×15nm이고, 자유 자성층(80)의 제1 부분(80A)의 두께가 2.4nm일 때, 자유 자성층(80)의 제2 부분(80B)의 확장된 길이(H1)에 따른 에너지 장벽의 변화를 나타낸다.
제1 내지 제3 그래프(GG1-GG3)를 참조하면, 제1 및 제2 그래프(GG1, GG2)의 경우, 확장된 길이(H1)가 26nm 이상일 때, Eb/KBT가 60 이상이 되는 것을 알 수 있다. 그리고 제3 그래프(GG3)의 경우, 확장된 길이(H1)가 38nm 이상일 때, Eb/KBT가 60 이상이 되는 것을 알 수 있다.
이러한 결과로부터 도 2 및 도 4의 MTJ 셀에서 자유 자성층(70, 80)의 확장된 길이(H1)가 소정의 값 이상일 때, MTJ 셀의 열적 안정성은 확보될 수 있음을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32, 34:제1 및 제2 불순물 영역
36:게이트 적층물 38, 88:층간 절연층
42, 92:도전성 플러그 44:도전성 패드층
60:피닝층 62:핀드층
64:터널 배리어층 70, 80:자유 자성층
70A, 80A:제1 부분 70B, 80B:제2 부분
70C:제3 부분 90:비어홀
94:도전층 H1:제2 및 제3 부분의 확장된 길이
S1:스토리지 노드(MTJ 셀) T1:제2 및 제3 부분의 두께
W1:MTJ 셀의 x축 방향의 폭 W2:MTJ 셀의 y축 방향의 폭

Claims (23)

  1. 스위칭 소자; 및
    상기 스위칭 소자에 연결된 MTJ 셀;을 포함하고,
    상기 MTJ 셀은,
    순차적으로 적층된 하부 자성층, 터널 배리어층 및 자유 자성층을 포함하고,
    상기 자유 자성층의 일부는 상기 터널 배리어층 위쪽으로 돌출되어 있고, 상기 자유 자성층은 상기 터널 배리어층의 상부면 전체와 접촉된 자기 메모리 소자.
  2. 제 1 항에 있어서,
    상기 자유 자성층은,
    상기 터널 배리어층에 평행한 제1 부분; 및
    상기 제1 부분의 일단으로부터 상기 터널 배리어층에 수직하게 확장된 제2 부분;을 포함하는 자기 메모리 소자.
  3. 제 2 항에 있어서,
    상기 자유 자성층은 상기 제1 부분의 타단으로부터 상기 터널 배리어층에 수직하게 확장된 제3 부분을 포함하는 자기 메모리 소자.
  4. 제 2 항에 있어서,
    상기 제2 부분의 확장된 길이는 상기 제1 부분의 단축 방향의 폭보다 큰 자기 메모리 소자.
  5. 제 3 항에 있어서,
    상기 제2 및 제3 부분의 각각의 확장된 길이는 상기 제1 부분의 단축 방향의 폭보다 큰 자기 메모리 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 자유 자성층은 수직 또는 수평 자기 이방성 물질층을 포함하는 자기메모리 소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 하부 자성층;
    상기 하부 자성층 상에 형성된 터널 배리어층; 및
    상기 터널 배리어층 상에 형성된 자유 자성층;을 포함하고,
    상기 자유 자성층의 일부는 상기 터널 배리어층의 위쪽으로 돌출되어 있고, 상기 자유 자성층은 상기 터널 배리어층의 상부면 전체와 접촉되어 있는 자기 메모리 소자의 스토리지 노드.
  15. 제 14 항에 있어서,
    상기 자유 자성층은,
    상기 터널 배리어층에 평행한 제1 부분; 및
    상기 제1 부분의 일단으로부터 상기 터널 배리어층에 수직하게 확장된 제2 부분;을 포함하는 자기 메모리 소자의 스토리지 노드.
  16. 제 15 항에 있어서,
    상기 자유 자성층은 상기 제1 부분의 타단으로부터 상기 터널 배리어층에 수직하게 확장된 제3 부분을 포함하는 자기 메모리 소자의 스토리지 노드.
  17. 삭제
  18. 삭제
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  21. 삭제
  22. 삭제
  23. 제 14 항에 있어서,
    상기 자유 자성층은 수직 또는 수평 자기 이방성 물질층을 포함하는 자기메모리 소자의 스토리지 노드.
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