KR20100073870A - 플로팅 바디 효과를 이용한 자기저항 메모리셀, 이를 포함하는 메모리 소자 및 그 동작 방법 - Google Patents

플로팅 바디 효과를 이용한 자기저항 메모리셀, 이를 포함하는 메모리 소자 및 그 동작 방법 Download PDF

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Abstract

자기저항 메모리셀, 이를 포함하는 메모리 소자 및 그 동작 방법이 개시된다. 본 발명에 따른 자기저항 메모리셀은, 자기터널접합 소자 및 선택 트랜지스터를 포함하는 자기저항 메모리셀로서, 선택 트랜지스터는 제1 도전형의 반도체층; 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함한다. 여기서, 제1 및 제2 확산 영역 사이의 반도체층의 일부가 전기적으로 플로팅된 바디 영역으로 형성된 것을 특징으로 한다. 본 발명에 따르면, 플로팅 바디 효과를 이용한 고성능의 선택 트랜지스터를 적용함으로써, 자기저항 메모리 소자의 고집적화를 달성할 수 있다.
메모리, MRAM

Description

플로팅 바디 효과를 이용한 자기저항 메모리셀, 이를 포함하는 메모리 소자 및 그 동작 방법{MAGNETORESISTIVE MEMORY CELL USING FLOATING BODY EFFECT, MEMORY DEVICE INCLUDING THE SAME, AND OPERATING METHOD THEREOF}
본 발명은 MRAM(Magnetic Random Access Memory)에 관한 것으로, 더 자세하게는 자기저항(Magneto-Resistance) 변화를 이용한 비휘발성 메모리 소자에 관한 것이다.
현재 널리 사용되고 있는 대표적인 메모리 소자인 디램(DRAM)의 경우, 고속 동작과 고집적이 가능하다는 장점이 있는 반면에, 휘발성 메모리로서 전원이 꺼지면 데이터를 잃게 될 뿐만 아니라 동작 중에도 계속하여 데이터의 리프레쉬(REFRESH)를 통해 재기록해야 하므로 전력 손실 측면에서 큰 단점이 있다. 또한 비휘발성과 고집적을 특징으로 하는 플래쉬(FLASH) 메모리는 동작 속도가 느린 단점이 있다. 이에 대하여, 자기저항 차이를 이용하여 정보를 저장하는 자기저항 메모리(MRAM)는 비휘발성 및 고속 동작의 특성을 가지면서도 고집적이 가능하다는 장 점이 있다.
한편, MRAM은 강자성체 간의 자화(Magnetization) 방향에 따른 자기저항 변화를 이용한 비휘발성 메모리 소자를 말한다. 현재 MRAM으로 가장 많이 채용되고 있는 셀(Cell) 구조로는, 거대자기저항(Giant Magneto-Resistance; GMR) 효과를 이용한 GMR 소자, 터널자기저항(Tunnel Magneto-Resistance: TMR) 효과를 이용한 자기터널접합(Magnetic Tunnel Junction; MTJ) 소자 등이 있으며, 이외에도 GMR 소자의 단점을 복하기 위해 강자성층을 영구자석으로 보강하고 자유층을 연자성층으로 채용한 스핀 밸브(Spin-Valve) 소자 등이 있다. 특히, MTJ 소자는 빠른 속도, 저전력을 갖으며, 디램(DRAM)의 커패시터 대용으로 사용되어 저전력 및 고속 그래픽, 모바일 소자에 응용될 수 있다.
일반적으로, 자기저항소자는 두 자성층의 스핀 방향(즉, 자기모멘텀의 방향)이 같은 방향이면 저항이 작고 스핀 방향이 반대이면 저항이 크다. 이와 같이 자성층의 자화 상태에 따라 셀의 저항이 달라지는 사실을 이용하여 자기저항 메모리 소자에 비트 데이터를 기록할 수 있다. MTJ 구조의 자기저항 메모리를 예로 하여 설명하면, 강자성층/절연층/강자성층 구조의 MTJ 메모리 셀에서 첫번째 강자성체층을 지나가는 전자가 터널링 장벽(Tunneling Barrier)으로 사용된 절연층을 통과할 때 두번째 강자성체층의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화방향이 평행일 경우 터널링 전류는 최대가 되고, 반평행할 경우 최소가 되므로, 예를 들면, 저항이 클 때 데이터 '1'이, 그리고 저항이 작을 때 데이터 '0'이 기록된 것으로 간주할 수 있다.
도 1a 및 도 1b에는 자기저항 메모리를 구성하는 MTJ 구조의 단위 셀에 대한 회로도 및 소자 단면도를 개략적으로 도시하였다. 도 1a 및 도 1b에서 보듯이, MTJ(10)는 자화 방향이 고정되어 있는 고정자화층(11)과, 이 고정자화층(11)에 대해 자화 방향이 평행 또는 반평행으로 바뀔 수 있는 자유자화층(13)과, 고정자화층(11) 및 자유자화층(13)의 사이에 개재된 비자성층, 즉 자기터널장벽층(12)으로 구성된다. 그리고, MTJ(10)의 일단에는 스위칭 소자로서 하나의 모스 트랜지스터(Tr)가 직렬로 연결된다. 모스 트랜지스터(Tr)는, 제1 도전형을 가진 반도체 기판(100) 상에 게이트 절연막(22)을 개재하여 형성된 게이트 전극(20)과, 제2 도전형의 제1 및 제2 확산 영역(40)으로 구성된다. 여기서, 도면부호 24는 게이트 전극(20)의 측벽에 형성된 스페이서이고, 도면부호 50은 자기터널접합(10)과 확산 영역(40)을 전기적으로 연결하는 컨택 플러그를 나타낸다. 도 1b은 일례로 N 채널 모스 트랜지스터를 도시한 것이다.
도 1a 및 도 1b에 도시한 종래의 MTJ 메모리셀 구조에서는, 소스 라인(SL)을 통해 트랜지스터(Tr)로 전류가 인가되고, 이렇게 인가된 전류는 워드 라인(WL)을 통해 입력되는 신호에 따라 트랜지스터(Tr) 내부에서 제어된다. 그리고, 트랜지스터(Tr) 내부에서 제어된 전류는 MTJ(10)로 출력되어 자유자화층(13)의 자화 방향이 바뀌게 되고, 자유자화층(13)과 고정자화층(11)의 자화 방향의 평행 또는 반평행 상태에 따라 데이터가 "0" 또는 "1"로 기록된다. 이렇게 기록된 데이터는 비트 라인(BL)을 통해 읽어들이게 된다.
이와 같이 일반적으로 전류 스위칭 방식의 자기저항 메모리 소자에서는 정보 를 저장하는 하나의 메모리셀은 하나의 자기터널접합 소자와 이 자기터널접합 소자를 선택하여 데이터의 기록 및 판독을 가능하게 하는 선택 트랜지스터로 이루어져 있다. 따라서, 자기터널접합 소자에 저장되는 정보를 기록하기 위해서는 자기터널접합을 통해 양 방향으로 매우 큰 전류를 흘려주어야 한다. 그러나, 고집적 메모리 구현에 필요한 초소형 트랜지스터로는 자기터널접합 소자에 정보를 기록할 수 있을 만큼의 큰 전류를 구동하는 것이 곤란하다.
도 2에는 도 1a 및 도 1b에 도시한 종래의 자기저항 메모리 소자에 형성된 모스 트랜지스터의 전류-전압 특성을 나타내었다. 도 2를 참조하여 일정한 게이트 전압에서의 전류-전압 특성을 살펴보면, 소스-드레인 사이의 전압(VD)이 증가하면서 전류(ID)가 포화된다. 즉, P 지점에서는 모스 트랜지스터의 채널이 핀치오프(Pinch-Off)되면서 채널 임피던스가 증가하게 되어, 모스 트랜지스터가 포화전류흐름영역(Region of Saturated Current Flow)에서 동작하게 된다. 고집적 메모리 소자를 위해 모스 트랜지스터를 초소형으로 제조하는 경우에는, 모스 트랜지스터의 채널이 짧아지게 되며 이러한 포화 현상이 낮은 전압에서 일어나게 된다. 포화전류흐름영역(P)에서는 드레인/소스 전위를 증가시켜도 전류의 포화로 인해 고전류를 얻기가 어렵다.
따라서, 종래와 같이 벌크 실리콘 기판 위에 모스 트랜지스터를 형성한 경우에는, 자기터널접합의 기록에 충분할 만큼 큰 전류를 얻기 위해서 모스 트랜지스터의 크기를 증가시켜야 하므로 메모리 소자의 고집적화에 장애가 된다. 또한, 데이터 판독의 측면에서, 자기터널접합의 저항 차이로 발생하는 드레인 전압 차이에 의 해 모스 전류의 차이를 구분하게 되는데, 도 2에서 보듯이, 저항 차이(ΔR)가 크지 않으므로 판독 전압(Vr)의 차이가 작고 따라서 이때 발생하는 데이터 "1" 및 "0" 사이의 전류 차이도 수십 퍼센트 이내에 불과하다.
따라서, 자기저항 메모리 소자의 집적도를 높이기 위해서는 메모리셀의 형성 면적을 줄일 필요가 있으나, 이를 위해 셀의 크기를 줄이게 되면 스위칭 소자인 모스 트랜지스터의 전류 구동 능력이 현저히 저하되어 MTJ를 구동하기 위해 필요한 충분한 전류량 확보가 불가능하게 된다. 그 결과, 종래의 자기저항 메모리 소자에서는 모스 트랜지스터의 형성 면적이 매우 큰 소자를 사용하게 되고, 또한 작은 전류 차이를 구분하기 위한 센싱 회로도 매우 복잡해지고 또한 큰 면적을 차지하게 된다.
고집적의 자기저항 메모리 소자를 구현하기 위해서는, 선택 트랜지스터를 자기터널접합의 크기에 대응하는 면적으로 제조할 수 있으며, 나아가 자기터널접합에 데이터를 기록할 수 있는 높은 전류를 얻을 수 있어야 한다. 그러나, 종래의 자기저항 메모리 소자에서는 고집적화에 따른 셀 면적의 감소로 인해 모스 트랜지스터의 형성 면적이 감소되고, 그에 따라 트랜지스터의 전류 구동 능력이 저하되므로, 자기저항 메모리 소자의 고집적화를 달성할 수 없다.
본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 고집적의 자기저항 메모리 소자에 필요한 선택 트랜지스터의 전류 구동 능력을 플로팅 바디 효과를 이용하여 향상시킨 자기저항 메모리셀, 이를 포함하는 자기저항 메모리 소자 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 자기저항 메모리셀은, 자기터널접합 소자 및 선택 트랜지스터를 포함하는 자기저항 메모리셀로서, 선택 트랜지스터는 제1 도전형의 반도체층; 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함한다. 여기서, 제1 및 제2 확산 영역 사이의 반도체층의 일부가 전기적으로 플로팅된 바디 영역으로 형성된 것을 특징으로 한다.
특히, 선택 트랜지스터는, 게이트 전극; 제1 및 제2 확산 영역; 및 상기 바디 영역;으로 이루어진 모스 트랜지스터와, 제1 및 제2 확산 영역; 및 바디 영역;으로 이루어진 바이폴라 접합 트랜지스터가 결합된 구조를 갖는다. 또한, 선택 트랜지스터는, 반도체층; 매립 절연막; 및 베이스 기판;을 포함하는 SOI 반도체 기판에 형성될 수 있다. 이 경우, 바디 영역은, 제1 및 제2 확산 영역, 게이트 절연막 및 매립 절연막에 의해 전기적으로 격리된다. 아울러, 자기터널접합 소자는 자유자화층, 터널장벽층 및 고정자화층을 포함하여 구성될 수 있다.
본 발명에 따른 자기저항 메모리 소자는, 자기터널접합 소자; 및 제1 도전형의 반도체층, 상기 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극, 및 상기 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역을 포함하고, 상기 제1 및 제2 확산 영역 사이의 상기 반도체층의 일부가 전기적으로 플로팅된 바디 영역으로 형성된 선택 트랜지스터;를 포함하는 메모리셀을 포함할 수 있다. 나아가, 게이트 전극에 전기적으로 연결된 워드라인과, 자기터널접합 소자를 경유하여 제1 및 제2 확산 영역 중 어느 하나에 전기적으로 연결된 비트라인과, 제1 및 제2 확산 영역 중 다른 하나에 전기적으로 연결된 소스라인을 포함할 수 있다.
본 발명에 따른 자기저항 메모리 소자의 동작 방법은, 게이트 전극; 제1 및 제2 확산 영역; 및 바디 영역;으로 이루어진 모스 트랜지스터를 턴온시키는 단계와, 제1 및 제2 확산 영역; 및 상기 바디 영역;으로 이루어진 바이폴라 접합 트랜지스터를 동작시키는 단계를 포함하고, 모스 트랜지스터가 턴온된 상태에서 바이폴 라 접합 트랜지스터를 동작시켜 데이터 기록 또는 판독 모드를 수행하는 것을 특징으로 한다.
여기서, 본 발명에 따른 자기저항 메모리 소자의 데이터 기록 모드는, 워드라인에는 모스 트랜지스터의 제1 턴온 전압을 인가하고, 비트라인 및 소스라인 사이에는 바이폴라 접합 트랜지스터의 동작 전압을 인가하여 수행될 수 있다. 그리고, 데이터 기록이 완료되면, 워드라인에 인가된 제1 턴온 전압을 비트라인 및 소스라인 사이에 인가된 바이폴라 접합 트랜지스터의 동작 전압의 폴링 이후에 소정의 지연시간만큼 유지된 후 폴링될 수 있다. 여기서, 지연시간은 0.1 나노초 내지 10 나노초의 범위 내로 설정될 수 있다.
또한, 본 발명에 따른 자기저항 메모리 소자의 데이터 판독 모드는, 워드라인에 모스 트랜지스터의 제2 턴온 전압을 인가하고, 비트라인 및 소스라인 사이에는 바이폴라 접합 트랜지스터의 동작 전압을 인가하여 수행될 수 있다. 그리고, 데이터 판독이 완료되면, 워드라인에 인가된 제2 턴온 전압을 비트라인 및 소스라인 사이에 인가된 바이폴라 접합 트랜지스터의 동작 전압의 폴링 이후에 소정의 지연시간만큼 유지된 후 폴링될 수 있다. 여기서, 지연시간은 0.1 나노초 내지 10 나노초의 범위 내로 설정될 수 있으며, 제2 턴온 전압은 기록 모드에서 모스 트랜지스터의 제1 턴온 전압보다 작게 설정될 수 있다.
본 발명에 따르면, 자기터널접합의 데이터 저장 상태를 변경하기 위해 필요한 전류량을 확보할 수 있는 선택 트랜지스터의 형성 면적을 최소화할 수 있으며, 따라서 자기저항 메모리 소자의 고집적화에 유리하게 적용될 수 있다.
또한 본 발명에 따른 선택 트랜지스터는, 자기터널접합 소자에 대응하는 최소 면적으로 형성할 수 있으면서도 종래의 선택 트랜지스터보다 2배 이상의 큰 전류 차이를 확보할 수 있으며, 그 결과 센싱 회로를 단순화시키고 또한 센싱 속도를 향상시킬 수 있다.
나아가, 본 발명에 따른 자기저항 메모리 소자는, 데이터 판독 모드에서의 판독 전류와 데이터 기록 모드에서의 기록 전류의 차이가 증가되므로, 메모리 소자의 동작 마진이 향상될 수 있다.
아울러, 본 발명은 전체적인 마진 확대를 통해 자기저항 메모리 소자의 수율 개선에 기여할 수 있고, 선택 트랜지스터의 형성 면적이 감소되므로 고집적화 및 제조 비용 절감에도 기여할 수 있으며, 기록 동작보다 판독 동작이 중요한 비휘발성 메모리 소자에서 판독 전류를 저감시켜 전체적인 전력 소모를 줄일 수 있는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되 는 경우에는 그 상세한 설명은 생략한다.
[메모리셀 구성]
먼저 도 3a 및 도 3b에는 본 발명에 따른 자기저항 메모리셀의 등가회로도 및 소자 단면도를 나타내었다. 도 3a 및 도 3b를 참조하면, 스위칭 소자로 기능하는 선택 트랜지스터는 모스 트랜지스터(MOS Transistor; MOS Tr)와 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)가 결합된 구조를 갖는다. 이와 같은 구조의 선택 트랜지스터는 다음과 같이 제조될 수 있다.
먼저, 제1 도전형(예컨대, P형)의 반도체층(103), 매립 절연막(102; Burried Oxide) 및 베이스 기판(101)이 적층된 구조의 실리콘-온-인슐레이터(Silicon-On-Insulator; SOI) 구조의 반도체 기판을 준비한다. 반도체층(103)의 상부에는 게이트 절연막(22)을 개재하여 게이트 전극(20)이 형성된다. 그리고 반도체층(103) 내에는 제1 도전형과 반대되는 제2 도전형(예컨대, N+ 형)을 가지는 제1 및 제2 확산 영역(40)이 형성된다. 제1 및 제2 확산 영역(40) 각각은 소스 또는 드레인으로 기능하고, 게이트 전극(20) 아래의 양측에서 상호 이격되게 형성된다. 제1 및 제2 확산 영역(40)은 게이트 전극(22)을 마스크로 하여 반도체층(103) 내에 N형 불순물을 이온 주입함으로써 형성될 수 있다. 특히, 제1 및 제2 확산 영역(40)은 그 아래의 매립 절연막(102)에 도달하는 깊이로 이온주입되어 형성되며, 그에 따라 제1 및 제2 확산 영역(40) 사이의 반도체층(103)의 일부가 전기적으로 플로팅(Floating)된 바디 영역으로 형성될 수 있다. 즉, 바디 영역은, 제1 및 제2 확 산 영역(40), 게이트 절연막(22) 및 매립 절연막(102)에 의해 전기적으로 격리된다. 그 후, 게이트 전극(22)의 측벽에 절연을 위한 스페이서(24)를 형성함으로써, 도 3b에 도시한 구조의 선택 트랜지스터가 제조될 수 있다. 한편, 자기터널접합(MTJ) 소자는 자유자화층(13), 터널장벽층(12) 및 고정자화층(11)을 포함하며, 그 일단이 제1 및 제2 확산 영역(40) 중 어느 하나에 전기적으로 연결된다.
이와 같이, 본 발명에 따른 자기저항 메모리셀의 선택 트랜지스터는, 게이트 전극(20); 제1 및 제2 확산 영역(40); 및 바디 영역(103);으로 이루어진 N채널 모스 트랜지스터(MOS Tr)와, 제1 및 제2 확산 영역(40); 및 바디 영역(103)으로 이루어진 NPN형 바이폴라 접합 트랜지스터(BJT)가 결합된 구조를 갖는다. 여기서, 도 3b에는 SOI 반도체 기판을 이용하여 형성한 예를 도시하였으나, 제1 및 제2 확산 영역(40) 사이에서 전기적으로 플로팅된 바디 영역(103)을 포함하는 구조라면, 본 발명에 포함됨을 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 이해할 수 있을 것이다. 나아가, 도 3a 및 도 3b는 N채널 모스 트랜지스터 및 NPN 바이폴라 접합 트랜지스터가 결합된 구조를 도시하였으나, 본 발명은 이에 제한되지 않으며, P채널 모스 트랜지스터 및 PNP 바이폴라 접합 트랜지스터가 결합된 구조도 본 발명에 속하는 것으로 이해될 것이다.
본 발명은 선택 트랜지스터의 동작에 플로팅 바디 효과(Floating Body Effect)를 이용한다. 도 4는 본 발명에 따른 선택 트랜지스터의 전류-전압 특성을 나타낸 그래프로서, 다양한 게이트 전압(VG) 하에서 드레인 전압(VD)에 따른 드레인 전류(ID)의 변화를 도시하였다(VG1<VG2<VG3<VG4). 도 4에서 보듯이, 본 발명에 따른 선택 트랜지스터에서는, 플로팅 바디 효과에 의해서 바디 영역에 정공(Hole)이 축적되어 트랜지스터의 문턱 전압(Threshold Voltage)가 낮아지게 된다. 이렇게 낮아진 문턱 전압으로 인해 특정 전압 이상에서 갑자기 전류가 증가하는 킹크 효과(Kink Effect)가 나타난다. 그 결과, 종래의 MOS 트랜지스터에서 얻을 수 있는 전류(도 2 참조)보다 큰 전류가 본 발명에 따른 선택 트랜지스터를 통해 흐를 수 있다. 참고로, 도 4는 바이폴라 접합 트랜지스터가 동작하는 영역에서의 전압-전류 특성을 나타낸 것으로서, 게이트 전압이 증가함에 따라 모스 전류의 포함량이 증가하기 때문에 이와 같은 현상이 나타나는 것으로 이해된다.
도 5에는 본 발명에 따른 선택 트랜지스터 내에 흐르는 MOS 전류 및 BJT 전류의 경로를 개략적으로 도시하였다. 여기서, MOS 전류(1)는 채널 표면을 따라 화살표 방향으로 흐르지만(전자는 소스에서 드레인으로 흐름), BJT 전류(2)는 반도체층(103) 전체를 통해 흐르게 된다. BJT 전류(2)를 촉발시키는 베이스 전류는 BJT 전류(2)에 의해 고에너지의 전자가 드레인(Drain)에 충돌할 때 발생하는 충격 이온화(Impact Ionization)에 의한 정공의 흐름(3)이다.
다시 도 4로 돌아가서, 본 발명에 따른 선택 트랜지스터를 자기저항 메모리 소자에 적용하는 경우에, 기록 전류(Isw)는 MOS 전류와 BJT 전류가 합해진 전류로서 MTJ(10)를 관통하게 된다. 특히, 도 4에서 기록 전압(Vw)을 VG4 및 낮은 VD 값에 나타낸 이유는, 외부에서 인가하는 전압이 MTJ(10)를 거치면서 고전류에 의한 전압강하 현상이 나타나기 때문이다. 아울러, 판독 모드에서는 VD에 민감하게 변하는 전류 영역을 선정함으로써 수 배 이상의 큰 저항 차이(ΔR) 및 전류 차이를 유발시킬 수 있다.
[메모리셀 어레이 및 동작 방법]
본 발명에 따른 자기저항 메모리셀을 단위 메모리셀로 하여 메모리 어레이를 구성할 수 있다. 예컨대, 도 3a 내지 도 3b를 참조하면, 각각의 메모리셀은 자기터널접합 소자(10)와, 모스 트랜지스터(MOS Tr)과 바이폴라 접합 트랜지스터(BJT)가 결합된 선택 트랜지스터로 구성되며, 여기서 워드라인(WL)은 게이트 전극(20)에 전기적으로 연결되고, 비트라인(BL)은 자기터널접합 소자(10)를 경유하여 제1 및 제2 확산 영역(40) 중 어느 하나에 전기적으로 연결되고, 소스라인(SL)은 제1 및 제2 확산 영역(40) 중 다른 하나에 전기적으로 연결된다. 앞에서 설명하였듯이, 본 발명에 따른 자기저항 메모리 소자의 선택 트랜지스터는, 모스 트랜지스터와 바이폴라 접합 트랜지스터를 동시에 동작시켜 데이터 기록 또는 판독 모드를 수행한다.
도 6을 참조하여, 본 발명에 따른 자기저항 메모리 소자의 데이터 기록 모드를 설명하면 다음과 같다. 도 6은 예컨대 데이터 "0"을 기록하는 동작에 대한 타이밍도(Timing Diagram)이다. 도 6에서 보듯이, 워드라인(WL)에 제1 턴온 전압(VWLWR, 예컨대, VG4; 도 4 참조)을 인가하여 모스 트랜지스터를 턴온(Turn-On)시키고, 비트라인(BL)에는 높은 전압(VBLWR1)을 인가하면 BJT가 동작하게 된다.
이때, 바람직하게는, 워드라인(WL)에 인가되는 전압(VWLWR)을 폴링(Falling) 시켜서 전압(VWLHD) 상태가 되게 하기 이전에, 즉 지연시간(Tex)만큼 이전에 비트라인(BL)에 인가된 전압(VBLWR1)을 폴링시켜 전압(VBLHD)이 되게 한다. 즉, 데이터 기록이 완료되면, 워드라인(WL)에 인가되는 제1 턴온 전압(VWLWR)은, 비트라인 및 소스라인 사이에 인가되는 바이폴라 접합 트랜지스터의 동작 전압(VBLWR1)의 폴링 이후에 소정의 지연시간(Tex)만큼 유지된 후 폴링된다. 이렇게 하는 이유는, 기록 동작이 완료된 후 바디 영역(103)에 축적된 정공을 추출하기 위함으로, 비트라인(BL)의 폴링 이후에 한동안 워드라인(WL)의 전위를 소스라인이나 비트라인에 비해 높게 유지하면 바디 영역(103)의 전위가 초기상태로 복귀될 수 있다. 여기서, 지연시간(Tex)는 0.1 나노초(nanosecond) 내지 10 나노초의 범위 내로 설정될 수 있다.
다음으로 도 7을 참조하여, 본 발명에 따른 자기저항 메모리 소자의 데이터 판독 모드를 설명하면 다음과 같다. 도 7은 데이터 판독 동작에 대한 타이밍도(Timing Diagram)이다. 도 7에서 보듯이, 워드라인(WL)에 제2 턴온 전압(VWLRD, 예컨대, VG1; 도 4 참조)을 인가하여 모스 트랜지스터를 턴온(Turn-On)시키고, 소스라인(SL)에는 높은 전압(VSLRD)을 인가하면 BJT가 동작하게 된다. 참고로, 모스 트랜지스터의 제2 턴온 전압은 도 4에서 설명한 이유로 제1 턴온 전압보다 낮은 전압으로 선택되는 것이 바람직하다.
이때, MTJ(10)의 저항에 따라 BJT의 에미터(Emitter)와 콜렉터(Collector) 사이에 걸리는 전압에 차이가 발생하게 되고, 그에 따라 비트라인(BL)에 흐르는 전 류에 차이가 발생할 수 있다. 따라서, 판독 모드에서도, 워드라인(WL)에 인가되는 전압(VWLRD)을 폴링(Falling)시켜서 전압(VWLHD) 상태가 되게 하기 이전에, 즉 지연시간(Tex)만큼 이전에 소스라인(SL)에 인가된 전압(VSLRD)을 폴링시켜 전압(VSLHD)이 되게 하는 것이 바람직하다. 즉, 데이터 판독이 완료되면, 워드라인(WL)에 인가되는 제2 턴온 전압(VWLRD)은, 비트라인 및 소스라인 사이에 인가되는 바이폴라 접합 트랜지스터의 동작 전압(VSLRD)의 폴링 이후에 소정의 지연시간(Tex)만큼 유지된 후 폴링된다. 이렇게 함으로써, 워드라인(WL)의 전위가 한동안 소스라인이나 비트라인보다 높게 유지되어 바디 영역(103)에 축적된 정공이 추출되고, 따라서 바디 영역(103)의 전위가 초기 상태로 복귀될 수 있다. 여기서, 지연시간(Tex)은 0.1 나노초(nanosecond) 내지 10 나노초의 범위 내로 설정될 수 있다.
다음으로, 도 8을 참조하여 본 발명에 따른 자기저항 메모리 소자의 판독 모드를 8비트 어레이를 예로 하여 설명한다. 도 8에서 보듯이, 복수개의 워드라인(WL) 중에서 하나의 워드라인(예컨대, +1V 전압을 인가)이 선택되면, 이에 대응하는 소스라인(SL)에 BJT 동작 전압 이상의 전압(예컨대, +2V)을 인가한다. 이때, 이웃하는 두개의 메모리셀이 소스라인(+2V 인가)을 공유하는 구조에서, 데이터를 판독하고자 선택된 메모리셀에 연결된 비트라인(BL)의 전압은 센스 앰프(S/A)에 연결되어 "0" V의 전압으로 되고, 이웃하는 다른 메모리셀에 연결된 비트라인(BL)은 일단이 비트라인 선택 트랜지스터에 의해 전위가 끊긴 상태로 되어 전류가 흐르지 않게 된다. 따라서, "O" V의 전압으로 설정된 비트라인(BL)에 의해 선택된 메모리 셀들에서 "1" 또는 "0"의 데이터를 판독하게 된다. 한편, 비트라인 선택 트랜지스터가 차단될 경우에는 비트라인(BL)에 차징 전류(Charging Current)가 매우 짧은 시간 발생할 가능성이 있다. 이 경우에는, 비트라인(BL)과 소스라인(SL)에 걸리는 전압 사이에 적절한 전압을 인가하여 BJT가 동작하지 않는 에미터/콜렉터 사이의 전압(Mask Voltage)을 통해 마스킹하면 된다.
본 발명에 따른 자기저항 메모리셀의 선택 트랜지스터에서는, 모스 전류에 의해 드레인 정션(Junction) 부근에서 발생하는 충격 이온화(Impact Ionization)에 의해 모스 트랜지스터의 문턱 전압이 낮아지고 선택 트랜지스터 내의 전류가 증가하게 된다. 따라서, 본 발명에서와 같이 모스 트랜지스터와 바이폴라 접합 트랜지스터가 결합된 구조의 선택 트랜지스터를 채용하면 자기터널접합에 요구되는 높은 기록 전류를 얻을 수 있다. 또한, 전류가 흐르는 동안 소스와 바디 영역 사이의 다이오드(Diode)가 정 바이어스 조건(Forward Bias Condition)에 해당할 만큼 바디 영역의 전위가 증가하면 MOS 트랜지스터에 추가로 바이폴라 접합 트랜지스터가 형성되는 구조가 되므로 채널 표면 뿐만 아니라 바디 영역 전체를 통한 바이폴라 전류가 추가로 흐르게 되므로, 결국 종래의 모스 트랜지스터보다 매우 높은 전류를 얻을 수 있다. 따라서, 플로팅 바디 효과를 이용한 선택 트랜지스터를 구성함으로써, 종래의 모스 트랜지스터보다 전류 구동 능력이 우수한 선택 트랜지스터를 구현할 수 있으며, 그 결과 자기저항 메모리 소자의 고집적화를 달성할 수 있다.
자기저항 메모리 소자에서는 자기터널접합의 저항이 크고 작음에 따라 흐르 는 전류의 크기를 구분하여 데이터를 판독하게 된다. 따라서 자기터널접합과 직렬로 연결된 선택 트랜지스터의 저항이 크면(즉, 전류 구동 능력이 작으면) 판독 동작에서의 전류 차이가 작아저 오류가 발생하기 쉬워진다. 그러나 본 발명에 따른 선택 트랜지스터에서는 플로팅 바디 효과를 이용하여 트랜지스터의 저항 감소 효과를 유도함으로써 자기터널접합의 저항 차이가 판독 동작에 더욱 큰 비율로 반영될 수 있게 된다. 더구나, 바이폴라 전류는 소스와 드레인 사이의 전압에 의존성이 커서 판독 동작시 보다 큰 판독 전류 차이를 유도할 수 있다. 따라서, 바이폴라 동작을 판독 동작에 사용하면 데이터 "1" 및 "0" 사이의 전류 차이를 증가시켜 시그널 센싱 마진을 개선할 수 있다.
한편, 본 발명에 따른 자기저항 메모리 소자의 기록 동작이 완료된 후에도 트랜지스터의 문턱 전압이 증가한 경우에는 누설 전류가 발생할 수 있다. 이를 해결하기 위해서, 기록 모드가 완료된 후에 워드라인의 전위를 비트라인이나 소스라인보다 높게 유지한다. 그에 따라 게이트 전극과 바디 영역 사이의 커플링(Coupling)에 의해 바디 영역의 전위가 소스라인이나 비트라인보다 높게 되므로, 바디 영역과 소스 사이 및 바디 영역과 드레인 사이에 순방향 전류가 흐르게 되므로 바디 영역에 쌓인 전하가 추출될 수 있다. 그 후 워드라인 전압이 낮아지면 바디 영역이 초기 상태로 복귀되므로, 문턱 전압 상승에 의한 누설 전류의 발생을 억제할 수 있다. 마찬가지로, 판독 동작이 끝난 후에도 워드라인의 전위를 비트라인이나 소스라인보도 높게 유지함으로써 바디 영역에 쌓은 전하를 추출하여 초기상태로 복귀시킬 수 있다.
나아가, 본 발명에 따른 선택 트랜지스터를 FIN 형태의 채널을 이용하여 BJT를 형성하면, 게이트 전극과 바디 영역 사이의 전기용량(Capacitance)가 커져서 게이트 전압을 통한 바디 전위(Body Potential)의 조절이 원활해 질 수 있다. 따라서, FIN 형태의 채널을 가진 선택 트랜지스터를 제조하면 단채널 효과를 억제할 수 있고, 모스 전류를 증가시킬 수 있으며, 또한 BJT 동작 제어에도 효과적일 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1a 및 도 1b는 종래의 자기저항 메모리 소자의 단위 셀에 대한 회로도 및 소자 단면도이고,
도 2는 도 1a 및 도 1b에 도시한 종래의 자기저항 메모리 소자에 형성된 모스 트랜지스터의 전류-전압 특성을 나타낸 그래프이고,
도 3a 및 도 3b는 본 발명에 따른 자기저항 메모리셀의 회로도 및 소자 단면도이고,
도 4는 본 발명에 따른 선택 트랜지스터의 전류-전압 특성을 나타낸 그래프이고,
도 5는 본 발명에 따른 선택 트랜지스터 내에 흐르는 MOS 전류 및 BJT 전류의 경로를 개략적으로 도시한 개요도이고,
도 6은 본 발명에 따른 자기저항 메모리 소자에서 데이터 기록 동작에 대한 타이밍도(Timing Diagram)이고,
도 7은 본 발명에 따른 자기저항 메모리 소자에서 데이터 판독 동작에 대한 타이밍도(Timing Diagram)이고,
도 8은 본 발명에 따른 자기저항 메모리 소자의 일례로서 8비트 어레이를 구성한 회로도이다.
< 도면 주요 부분에 대한 부호의 설명 >
10: 자기터널접합 소자 11: 고정자화층
12: 터널장벽층 13: 자유자화층
20: 게이트 전극 22: 게이트 절연막
24: 게이트 측벽 스페이서 40: 제1 및 제2 확산 영역
50: 컨택 플러그 SL: 소스 라인
BL: 비트 라인 WL: 워드 라인

Claims (16)

  1. 자기터널접합 소자 및 선택 트랜지스터를 포함하는 자기저항 메모리셀에 있어서,
    상기 선택 트랜지스터는, 제1 도전형의 반도체층; 상기 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 상기 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역;을 포함하고,
    상기 제1 및 제2 확산 영역 사이의 상기 반도체층의 일부가 전기적으로 플로팅된 바디 영역으로 형성된 것을 특징으로 하는 자기저항 메모리셀.
  2. 제 1 항에 있어서,
    상기 자기터널접합 소자는 자유자화층, 터널장벽층 및 고정자화층을 포함하는 것을 특징으로 하는 자기저항 메모리셀.
  3. 제 1 항에 있어서,
    상기 선택 트랜지스터는,
    상기 게이트 전극, 상기 제1 및 제2 확산 영역, 및 상기 바디 영역으로 이루어진 모스 트랜지스터; 및
    상기 제1 및 제2 확산 영역, 및 상기 바디 영역으로 이루어진 바이폴라 접합 트랜지스터;를 포함하는 것을 특징으로 하는 자기저항 메모리셀.
  4. 제 1 항에 있어서,
    상기 선택 트랜지스터는, 상기 반도체층, 매립 절연막 및 베이스 기판을 포함하는 SOI 반도체 기판에 형성되며,
    상기 바디 영역은, 상기 제1 및 제2 확산 영역, 상기 게이트 절연막 및 상기 매립 절연막에 의해 전기적으로 격리된 것을 특징으로 하는 자기저항 메모리셀.
  5. 자기터널접합 소자; 및 제1 도전형의 반도체층, 상기 반도체층 상부에 게이트 절연막을 개재하여 형성된 게이트 전극, 및 상기 반도체층 내에 상호 이격되게 형성되며 제2 도전형을 가지는 제1 및 제2 확산 영역을 포함하고, 상기 제1 및 제2 확산 영역 사이의 상기 반도체층의 일부가 전기적으로 플로팅된 바디 영역으로 형성된 선택 트랜지스터;를 포함하는 메모리셀과,
    상기 게이트 전극에 전기적으로 연결된 워드라인과,
    상기 자기터널접합 소자를 경유하여 상기 제1 및 제2 확산 영역 중 어느 하나에 전기적으로 연결된 비트라인과,
    상기 제1 및 제2 확산 영역 중 다른 하나에 전기적으로 연결된 소스라인을 포함하는 것을 특징으로 하는 자기저항 메모리 소자.
  6. 제 5 항에 있어서,
    상기 선택 트랜지스터는,
    상기 게이트 전극, 상기 제1 및 제2 확산 영역, 및 상기 바디 영역으로 이루어진 모스 트랜지스터; 및
    상기 제1 및 제2 확산 영역, 및 상기 바디 영역으로 이루어진 바이폴라 접합 트랜지스터;를 포함하는 것을 특징으로 하는 자기저항 메모리 소자.
  7. 제 5 항에 있어서,
    상기 자기터널접합 소자는 자유자화층, 터널장벽층 및 고정자화층을 포함하는 것을 특징으로 하는 자기저항 메모리 소자.
  8. 제 5 항에 있어서,
    상기 선택 트랜지스터는, 상기 반도체층, 매립 절연막 및 베이스 기판을 포함하는 SOI 반도체 기판에 형성되며,
    상기 바디 영역은, 상기 제1 및 제2 확산 영역, 상기 게이트 절연막 및 상기 매립 절연막에 의해 전기적으로 격리된 것을 특징으로 하는 자기저항 메모리 소자.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 따른 자기저항 메모리 소자의 동작 방법으로서,
    상기 게이트 전극; 상기 제1 및 제2 확산 영역; 및 상기 바디 영역;으로 이루어진 모스 트랜지스터를 턴온시키는 단계; 및
    상기 제1 및 제2 확산 영역; 및 상기 바디 영역;으로 이루어진 바이폴라 접합 트랜지스터를 동작시키는 단계;를 포함하고,
    상기 모스 트랜지스터가 턴온된 상태에서 상기 바이폴라 접합 트랜지스터를 동작시켜 데이터 기록 모드 또는 판독 모드를 수행하는 것을 특징으로 하는 자기저항 메모리 소자의 동작 방법.
  10. 제 9 항에 있어서,
    상기 자기저항 메모리 소자의 데이터 기록 모드는, 워드라인에는 상기 모스 트랜지스터의 제1 턴온 전압을 인가하고, 비트라인 및 소스라인 사이에는 상기 바이폴라 접합 트랜지스터의 동작 전압을 인가하여 수행되는 것을 특징으로 하는 자기저항 메모리 소자의 동작 방법.
  11. 제 10 항에 있어서,
    상기 데이터 기록 모드에서, 상기 워드라인에 인가되는 상기 제1 턴온 전압은 상기 비트라인 및 상기 소스라인 사이에 인가되는 상기 바이폴라 접합 트랜지스터의 상기 동작 전압의 폴링 이후에 소정의 지연시간만큼 유지된 후 폴링되는 것을 특징으로 하는 자기저항 메모리 소자의 동작 방법.
  12. 제 11 항에 있어서,
    상기 지연시간은 0.1 나노초 내지 10 나노초의 범위 내인 것을 특징으로 하는 자기저항 메모리 소자의 동작 방법.
  13. 제 9 항에 있어서,
    상기 자기저항 메모리 소자의 데이터 판독 모드는, 워드라인에 상기 모스 트랜지스터의 제2 턴온 전압을 인가하고, 비트라인 및 소스라인 사이에는 상기 바이폴라 접합 트랜지스터의 동작 전압을 인가하여 수행되는 것을 특징으로 하는 자기저항 메모리 소자의 동작 방법.
  14. 제 13 항에 있어서,
    상기 데이터 판독 모드에서, 상기 워드라인에 인가되는 상기 제2 턴온 전압은 상기 비트라인 및 상기 소스라인 사이에 인가되는 상기 바이폴라 접합 트랜지스터의 상기 동작 전압의 폴링 이후에 소정의 지연시간만큼 유지된 후 폴링되는 것을 특징으로 하는 자기저항 메모리 소자의 동작 방법.
  15. 제 14 항에 있어서,
    상기 지연시간은 0.1 나노초 내지 10 나노초의 범위 내인 것을 특징으로 하는 자기저항 메모리 소자의 동작 방법.
  16. 제 10 항에 있어서,
    상기 자기저항 메모리 소자의 데이터 판독 모드는, 워드라인에 상기 모스 트랜지스터의 상기 제1 턴온 전압보다 작은 제2 턴온 전압을 인가하고, 상기 비트라인 및 상기 소스라인 사이에는 상기 바이폴라 접합 트랜지스터의 동작 전압을 인가하여 수행되는 것을 특징으로 하는 자기저항 메모리 소자의 동작 방법.
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