KR101049389B1 - Multilayer printed wiring plate, and method for fabricating the same - Google Patents

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소타로 이토
미치마사 다카하시
유키노부 미카도
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이비덴 가부시키가이샤
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Abstract

반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 도체 회로 사이가 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, 반도체 소자를 수용하기 위한 오목부를 둘러싼 수지 절연층에, 혹은 오목부의 내벽면에 전자 차폐층을 형성하고, 그 오목부 내에 반도체 소자를 내장하도록 구성한다. In a multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on a resin insulating layer in which a semiconductor element is housed, and between the conductor circuits are electrically connected through a via hole, surrounding a recess for accommodating the semiconductor element. An electromagnetic shielding layer is formed in a resin insulating layer or in the inner wall surface of a recessed part, and it is comprised so that a semiconductor element may be built in the recessed part.

Description

다층 프린트 배선판 및 그 제조 방법{MULTILAYER PRINTED WIRING PLATE, AND METHOD FOR FABRICATING THE SAME}Multilayer printed wiring board and manufacturing method therefor {MULTILAYER PRINTED WIRING PLATE, AND METHOD FOR FABRICATING THE SAME}

본 발명은, IC 등의 전자 부품 (반도체 소자) 이 내장된 다층 프린트 배선판에 관한 것으로, 더욱 상세하게는, 반도체 소자의 패드와 다층 프린트 배선판의 도체 회로의 전기적 접속성이나 접속 신뢰성을 확보하는 다층 프린트 배선판과 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer printed wiring board in which electronic components (semiconductor elements), such as ICs, are incorporated. A printed wiring board and its manufacturing method are related.

반도체 소자를 내장하는 다층 프린트 배선판으로서는, 예를 들어, 일본 공개특허공보 2001-339165호, 또는 일본 공개특허공보 2002-050874호에 개시된 것이 있다. 이들의 문헌에 개시된 다층 프린트 배선판은, 반도체 소자 매립용의 오목부가 형성된 기판과, 그 기판의 오목부 내에 매립된 반도체 소자와, 그 반도체 소자를 피복하도록 기판 상에 형성된 절연층과, 절연층의 표면에 형성된 도체 회로와, 그 도체 회로와 반도체 소자의 패드를 전기적으로 접속하도록 절연층에 형성한 비아홀로 구성되어 있다. As a multilayer printed wiring board which embeds a semiconductor element, there exist some which were disclosed by Unexamined-Japanese-Patent No. 2001-339165 or 2002-050874, for example. The multilayer printed wiring board disclosed in these documents includes a substrate on which a recess for semiconductor element embedding is formed, a semiconductor element embedded in the recess of the substrate, an insulating layer formed on the substrate so as to cover the semiconductor element, and an insulating layer. And a via hole formed in the insulating layer so as to electrically connect the conductor circuit formed on the surface thereof and the pad of the semiconductor element.

이와 같은 종래의 다층 프린트 배선판에 있어서는, 그 최외층의 표면에 외부 접속 단자 (예를 들어, PGA, BGA 등) 가 형성되고, 기판에 내장된 반도체 소자는, 이들의 외부 접속 단자를 통하여 외부와의 전기적인 접속을 실시하도록 되어 있다.In such a conventional multilayer printed wiring board, external connection terminals (for example, PGA, BGA, etc.) are formed on the surface of the outermost layer, and the semiconductor element embedded in the substrate is connected to the outside through these external connection terminals. Electrical connection is made.

그러나, 상기 서술한 바와 같은 종래 기술에 있어서는, 반도체 소자가 매립된 기판에 있어서, 전기 특성이 불안정해지는 경우도 있었다. 특히, 매립된 반도체 소자의 근방에 배치 형성된 도체 회로에 있어서, 전기 특성이 불안정해지는 경우가 있고, 그 결과, 신호 지연 등의 문제가 발생하거나 하는 경우가 있다. 즉, 수지 기판에 대해, 반도체 소자를 내장하기 위한 오목부를 형성한 경우에는, 반도체 소자 자체 혹은 반도체 소자가 내장된 주변의 도체 회로에서 전자 (電磁) 간섭의 영향을 받는 경우가 있고, 신호 배선에 있어서의 신호 전달이 불안정해져, 그 결과, 신호 지연이나 오작동 등을 일으켜, 기판으로서의 기능이 확보되지 않는 경우가 있었다.However, in the prior art as described above, in some cases, electrical characteristics of the substrate embedded with the semiconductor element are unstable. In particular, in a conductor circuit formed in the vicinity of a buried semiconductor element, electrical characteristics may become unstable, and as a result, problems such as signal delay may occur. That is, when the recessed part for embedding a semiconductor element is formed in a resin substrate, it may be influenced by electromagnetic interference in the semiconductor element itself or the surrounding conductor circuit in which the semiconductor element is built, As a result, signal transmission becomes unstable, and as a result, signal delay, malfunction, etc. may occur, and the function as a board | substrate may not be ensured.

그러한 문제의 일례로서는, 오프 신호시에 외부로부터의 노이즈에 의해 잘못된 온 (ON) 신호로 인식되어, 오작동을 일으키는 등의 영향을 받는 경우도 있었다. 또, 반도체 소자에 있어서도, 노이즈의 영향에 의해 오프 신호시에 잘못된 온 신호로 인식되어, 그 결과로서, 오동작을 일으키는 등의 영향을 받는 경우도 있었다.As an example of such a problem, in some cases, the signal may be recognized as a wrong ON signal by noise from the outside at the time of the OFF signal, resulting in malfunction or the like. In addition, even in the semiconductor device, the on-signal is recognized as a wrong on-signal at the time of the off-signal under the influence of noise, and as a result, it may be affected by a malfunction or the like.

그래서, 본 발명의 목적은, 종래 기술이 안고 있는 상기 문제점을 해결하여, 반도체 소자를 내장하는 기판의 전기적 접속성이나 접속 신뢰성이 확보되는 다층 프린트 배선판과 그 제조 방법에 대해 제안하는 것에 있다. Accordingly, an object of the present invention is to solve the above-described problems in the prior art, and to propose a multilayer printed wiring board and a method of manufacturing the same, which ensure electrical connection and connection reliability of a substrate incorporating a semiconductor element.

본 발명자들은, 상기 목적을 실현하기 위해 예의 연구를 거듭한 결과, 이하와 같은 내용을 요지 구성으로 하는 본 발명을 완성하였다. MEANS TO SOLVE THE PROBLEM As a result of earnestly researching in order to implement the said objective, the present inventors completed this invention which makes the following content the summary structure.

즉, 본 발명은,That is, the present invention,

반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, In a multilayer printed wiring board in which a conductor circuit is formed with another resin insulating layer on a resin insulating layer in which a semiconductor element is accommodated, and is electrically connected through a via hole.

상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에 전자 (電磁) 차폐층이 형성되어 있는 다층 프린트 배선판을 제공한다. The said semiconductor element is provided in the recessed part formed in the resin insulation layer, and provides the multilayer printed wiring board in which the electromagnetic shielding layer is formed in the resin insulation layer surrounding the recessed part.

상기 전자 차폐층은, 반도체 소자를 둘러싸는 측면 금속층과 하부 금속층으로 형성하는 것이 바람직하다. The electron shielding layer is preferably formed of a side metal layer and a bottom metal layer surrounding the semiconductor element.

또, 상기 차폐층은, 측면 금속층 또는 하부 금속층 중 어느 일방으로 형성할 수도 있다. Moreover, the said shielding layer can also be formed in any one of a side metal layer or a lower metal layer.

본 발명에 있어서, 상기 오목부의 저면에 하부 금속층을 형성하고, 반도체 소자가 하부 금속층 상에 탑재되어 있는 것이 바람직하다. In the present invention, it is preferable that a lower metal layer is formed on the bottom of the concave portion, and the semiconductor element is mounted on the lower metal layer.

본 발명에 있어서, 상기 전자 차폐층은, 오목부의 외측에 위치하는 수지 절연층에 형성된 측면 금속층이어도 된다. In this invention, the said electromagnetic shielding layer may be a side metal layer formed in the resin insulating layer located in the outer side of a recessed part.

또, 상기 전자 차폐층은, 오목부의 외측에 위치하는 수지 절연층에 형성된 복수의 주상 (柱狀; 원기둥, 타원기둥, 다각기둥 등) 의 측면 금속층으로 형성되고, 각 측면 금속층은 서로 연결된 구성으로 할 수 있다. The electromagnetic shielding layer is formed of a side metal layer of a plurality of columnar columns (柱狀, cylinder, elliptical column, polygonal column, etc.) formed in the resin insulating layer located outside the recess, and the side metal layers are connected to each other. can do.

또, 상기 전자 차폐층은, 오목부의 저면에 위치하거나 또는 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층으로 형성할 수 있다. Moreover, the said electromagnetic shielding layer can be formed with the lower metal layer formed in the resin insulating layer located in the bottom face of a recessed part, or located under the bottom face.

또, 상기 전자 차폐층은, 오목부의 외측에 위치하는 수지 절연층에 형성되고, 또한 서로 연결된 복수의 주상의 측면 금속층과, 오목부의 저면에 위치하거나 또는 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층으로 이루어지고, 상기 주상의 측면 금속층과 상기 하부 금속층이 연결된 구성으로 할 수 있다. In addition, the electromagnetic shielding layer is formed on a resin insulating layer located outside the recess, and is formed on a plurality of columnar side metal layers connected to each other, and a resin insulating layer located on the bottom of the recess or below the bottom. It may be made of a lower metal layer, the side metal layer of the columnar and the lower metal layer is connected.

또, 상기 하부 금속층은, 상기 복수의 주상의 측면 금속층에 연결되어 전자 차폐층으로서 기능하도록 구성할 수 있다. The lower metal layer may be connected to the side metal layers of the plurality of columnar phases to function as an electron shielding layer.

또, 상기 하부 금속층은, 상기 복수의 비관통공의 내벽에 금속이 피복되어 이루어지는 측면 금속층, 또는 비관통공 내에 금속이 충전되어 이루어지는 측면 금속층에 연결되어 전자 차폐층으로서 기능하도록 구성할 수 있다. The lower metal layer may be connected to a side metal layer formed by coating a metal on the inner walls of the plurality of non-through holes, or a side metal layer filled with metal in the non-through holes to function as an electron shielding layer.

또, 상기 전자 차폐층은, 상기 오목부의 내벽에 형성된 금속층으로 형성할 수 있다. The electromagnetic shielding layer may be formed of a metal layer formed on the inner wall of the recess.

본 발명에 있어서, 상기 오목부는, 그 측면이 저면에서부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성할 수 있다. In the present invention, the concave portion can be formed with a taper whose end is widened as its side faces upward from the bottom face.

또한, 본 발명에 있어서, 상기 오목부에 수용, 고정된 반도체 소자의 패드 상에 주상 전극 또는 중개층을 형성하고, 그 주상 전극 또는 중개층을 통하여 상기 패드와 비아홀을 전기적으로 접속할 수 있다. In the present invention, a columnar electrode or an intermediate layer can be formed on a pad of the semiconductor element accommodated and fixed to the recess, and the pad and the via hole can be electrically connected through the columnar electrode or the intermediate layer.

또, 본원 발명은,In addition, the present invention,

반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, In a multilayer printed wiring board in which a conductor circuit is formed with another resin insulating layer on a resin insulating layer in which a semiconductor element is accommodated, and is electrically connected through a via hole.

상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되고, 그 전자 차폐층은, 복수의 비관통공의 내벽 표면에 금속이 피복되어 이루어지는 형태의 측면 금속층, 또는 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태의 측면 금속층, 혹은 금속으로 이루어지는 복수의 주상체 형태의 측면 금속층으로 형성되어 있는 다층 프린트 배선판이다. The said semiconductor element is built in the recessed part formed in the resin insulating layer, an electromagnetic shielding layer is formed in the resin insulating layer surrounding the recessed part, and this electromagnetic shielding layer is a metal which coat | covers the inner wall surface of a some non-through hole. It is a multilayer printed wiring board formed from the side metal layer of the form, or the side metal layer of the form in which the metal is filled in the some non-through hole, or the side metal layer of the several columnar form which consists of metal.

상기 측면 금속층은, 복수의 비관통공 내에 도전성 금속이 충전된 것인 것이 바람직하다. 도전성 금속으로서는, 도금, 페이스트 등을 사용할 수 있다.It is preferable that the said side metal layer is an electroconductive metal filled in the some non-through hole. As the conductive metal, plating, paste, or the like can be used.

상기 주상체는, 원기둥, 타원기둥 및 다각기둥에서 선택되는 적어도 1 개의 형상인 것이 바람직하다. It is preferable that the said columnar body is at least 1 shape chosen from a cylinder, an elliptic cylinder, and a polygonal column.

상기 전자 차폐층은, 상기 오목부의 저면에 위치하거나 또는 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것이 바람직하다.It is preferable that the said electromagnetic shielding layer contains the lower metal layer formed in the resin insulating layer located in the bottom face of the said recessed part, or located under the bottom face.

상기 측면 금속층은, 복수의 비관통공의 내벽 표면에 금속이 피복되어 이루어지는 형태, 또는 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태, 혹은 금속으로 이루어지는 복수의 주상체 형태이며, 그들의 적어도 일부분이 서로 연결되어 있는 것이 바람직하다. The side metal layer may be in a form in which a metal is coated on the inner wall surfaces of the plurality of non-through holes, in a form in which a metal is filled in the plurality of non-through holes, or in the form of a plurality of columnar bodies made of metal, at least a part of which is connected to each other. It is preferable that it is done.

상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것이 바람직하다. The electron shielding layer is preferably formed by connecting the side metal layer and the lower metal layer.

상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것이 바람직하다. It is preferable that the said recessed part is formed with the taper which a tip becomes wider as the side surface moves upwards from a bottom face.

또, 본원 발명은,In addition, the present invention,

반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, In a multilayer printed wiring board in which a conductor circuit is formed with another resin insulating layer on a resin insulating layer in which a semiconductor element is accommodated, and is electrically connected through a via hole.

상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 반도체 소자에 접속되는 비아홀은, 도전성 재료로 충전된 필드 (filled) 비아의 형태로 형성되고, 상기 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되어 있는 다층 프린트 배선판이다. The semiconductor element is embedded in a recess formed in the resin insulating layer, and the via hole connected to the semiconductor element is formed in the form of a filled via filled with a conductive material, and is shielded by electrons in the resin insulating layer surrounding the recess. It is a multilayer printed wiring board in which a layer is formed.

또, 본 발명은,In addition, the present invention,

반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, In a multilayer printed wiring board in which a conductor circuit is formed with another resin insulating layer on a resin insulating layer in which a semiconductor element is accommodated, and is electrically connected through a via hole.

상기 반도체 소자는, 상기 수지 절연층에 형성된 오목부 내에 내장되고, 상기 다른 수지 절연층은 섬유 기재를 함유하고, 또한 그 수지 절연층에는 반도체 소자에 접속되는 비아홀이 형성되고, 상기 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판이다.The said semiconductor element is built in the recessed part formed in the said resin insulating layer, The said other resin insulating layer contains a fiber base material, The resin insulating layer has the via hole connected to a semiconductor element, The resin surrounding the said recessed part is formed. An electromagnetic shielding layer is formed in an insulating layer, It is a multilayer printed wiring board characterized by the above-mentioned.

상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는 것이 바람직하다. It is preferable that the said electromagnetic shielding layer consists of a side metal layer and a lower metal layer.

상기 전자 차폐층은, 측면 금속층으로 이루어지고, 그 측면 금속층은, 복수의 비관통공의 내벽에 금속이 피복된 형태, 혹은 복수의 비관통공 내에 금속이 충전된 형태, 혹은 복수의 금속의 주상체 형태인 것이 바람직하다. The electromagnetic shielding layer is formed of a side metal layer, and the side metal layer is formed by coating a metal on an inner wall of the plurality of non-through holes, by filling a metal into the plurality of non-through holes, or by forming a plurality of metal columnar bodies. Is preferably.

상기 측면 금속층은, 비관통공의 내벽이 도전성 금속으로 피복되거나, 혹은 비관통공 내에 도전성 금속이 충전된 형태인 것이 바람직하다. It is preferable that the said side metal layer is a form in which the inner wall of a non-through hole is covered with the conductive metal, or the conductive metal was filled in the non-through hole.

상기 측면 금속층은, 복수의 비관통공의 내벽에 금속이 피복되어 이루어지는 형태, 또는 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태, 혹은 복수의 금속의 주상체 형태로 형성되고, 적어도 그 일부분이 서로 연결되어 있는 것이 바람직하다. The side metal layer is formed in a form in which a metal is coated on the inner walls of the plurality of non-through holes, a form in which a metal is filled in the plurality of non-through holes, or a columnar body of a plurality of metals, and at least a portion thereof is connected to each other. It is preferable that it is done.

상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인 것이 바람직하다. It is preferable that the said columnar body is at least 1 shape chosen from a cylinder, an elliptic cylinder, and a polygonal column.

상기 전자 차폐층은, 상기 오목부의 저면에 위치하거나 또는 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것이 바람직하다. It is preferable that the said electromagnetic shielding layer contains the lower metal layer formed in the resin insulating layer located in the bottom face of the said recessed part, or located under the bottom face.

상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것이 바람직하다. The electron shielding layer is preferably formed by connecting the side metal layer and the lower metal layer.

또, 본원 발명은,In addition, the present invention,

반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, In a multilayer printed wiring board in which a conductor circuit is formed with another resin insulating layer on a resin insulating layer in which a semiconductor element is accommodated, and is electrically connected through a via hole.

상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되고, 그 전자 차폐층은, 반도체 소자의 하부에 배치된 하부 금속층으로 이루어지고, 그 하부 금속층은, 상기 오목부 저면의 면적보다 넓은 면적인 다층 프린트 배선판이다. The semiconductor element is embedded in a recess formed in the resin insulating layer, an electron shielding layer is formed in the resin insulating layer surrounding the recess, and the electron shielding layer is formed of a lower metal layer disposed below the semiconductor element. The lower metal layer is a multilayer printed wiring board having a larger area than the area of the bottom of the recess.

상기 하부 금속층은, 압연 구리박으로 형성되는 것이 바람직하다. It is preferable that the said lower metal layer is formed from rolled copper foil.

상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는 것이 바람직하다. It is preferable that the said electromagnetic shielding layer consists of a side metal layer and a lower metal layer.

상기 전자 차폐층은, 측면 금속층으로 이루어지고, 그 측면 금속층은, 복수의 비관통공의 내벽이 금속으로 피복되어 이루어지는 형태, 혹은 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태, 혹은 복수의 금속의 주상체 형태 중 적어도 1 개의 형태로 형성되는 것이 바람직하다. The said electromagnetic shielding layer consists of a side metal layer, The side metal layer is a form in which the inner wall of a some non-through hole is coat | covered with a metal, the form in which a metal is filled in a some non-through hole, or the main metal of a some metal. It is preferred to be formed in at least one of the upper body forms.

상기 측면 금속층은, 복수의 비관통공의 내벽이 금속으로 피복되어 이루어지는 형태 혹은 복수의 비관통공 내에 도전성 금속이 충전되어 이루어지는 형태인 것이 바람직하다. It is preferable that the said side metal layer is a form in which the inner wall of a some non-through hole is coat | covered with a metal, or a form in which a conductive metal is filled in the some non-through hole.

상기 도전성 금속으로서는, 도금, 페이스트 등을 사용할 수 있다. As the conductive metal, plating, paste, or the like can be used.

상기 측면 금속층은, 복수의 비관통공의 내벽이 금속으로 피복되어 이루어지는 형태, 혹은 복수의 비관통공 내에 금속이 충전되어 이루어지는 형태, 혹은 복수의 금속의 주상체 형태로 형성되고, 적어도 일부분이 서로 연결되어 있는 것이 바람직하다. The side metal layer may be formed in a form in which inner walls of the plurality of non-through holes are covered with a metal, in a form in which a metal is filled in the plurality of non-through holes, or in the form of a columnar body of a plurality of metals, at least a part of which is connected to each other. It is desirable to have.

상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인 것이 바람직하다. It is preferable that the said columnar body is at least 1 shape chosen from a cylinder, an elliptic cylinder, and a polygonal column.

상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것이 바람직하다. The electron shielding layer is preferably formed by connecting the side metal layer and the lower metal layer.

또, 본 발명은,In addition, the present invention,

반도체 소자가 수용되어 이루어지는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판을 제조함에 있어서, 적어도 이하의 공정, In manufacturing the multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on the resin insulating layer in which a semiconductor element is accommodated, and are electrically connected through a via hole, At least the following process,

수지 절연층의 일면에 적어도 도체 회로와 금속층을 형성함과 함께, 그 타면에 적어도 도체 회로와 상기 금속층에 대향하는 위치에 도체 회로 비형성 영역을 형성하고, 추가로 상기 타면의 도체 회로와 상기 일면의 도체 회로를 전기적으로 접속하는 비아홀 및 상기 타면의 도체 회로 비형성 영역의 외측에 있어서 수지 절연층을 관통하고 상기 일면의 금속층에 도달하는 비아홀을 도금에 의해 형성하여 제 1 절연성 수지 기재를 형성하는 공정, At least one conductor circuit and a metal layer are formed on one surface of the resin insulating layer, and a conductor circuit non-forming region is formed on the other surface of the resin insulating layer at a position opposite to the conductor circuit and the metal layer, and further, the conductor circuit and the one surface of the other surface. A via hole for electrically connecting the conductor circuits of the via hole and a via hole penetrating the resin insulating layer outside the conductor circuit non-forming region on the other surface and reaching the metal layer on the one surface by plating to form a first insulating resin substrate fair,

수지 절연층의 일면에 구리박이 부착되어 이루어지는 제 2 절연성 수지 기재를, 그 수지면을 상기 제 1 절연성 수지 기재에 압착하여 일체화시키는 공정, A process of compressing and integrating a second insulating resin substrate formed of copper foil on one surface of the resin insulating layer by bonding the resin surface to the first insulating resin substrate;

상기 제 2 절연성 수지 기재에 도체 회로를 형성함과 함께, 그 도체 회로와 전기적으로 접속하는 비아홀을 형성하는 공정, Forming a conductor circuit on the second insulating resin substrate and forming a via hole electrically connected to the conductor circuit;

상기 제 1 절연성 수지 기재의 도체 회로 비형성 영역에, 수지 절연층 표면으로부터 오목부를 형성하는 공정, Forming a recess in the conductor circuit non-forming region of the first insulating resin substrate from the resin insulating layer surface;

반도체 소자를 상기 오목부 내에 수용하고, 접착제를 이용하여 접착시키는 공정,Accommodating a semiconductor element in the concave portion and adhering with an adhesive;

상기 반도체 소자를 피복하여 다른 수지 절연층을 형성하고, 비아홀을 형성하는 공정을 포함한 다층 프린트 배선판의 제조 방법을 제공한다. The present invention provides a method for manufacturing a multilayer printed wiring board, including the step of coating the semiconductor element to form another resin insulating layer and forming a via hole.

또한, 본 발명은,In addition, the present invention,

반도체 소자가 수용되어 이루어지는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판을 제조함에 있어서, 적어도 이하의 공정, In manufacturing the multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on the resin insulating layer in which a semiconductor element is accommodated, and are electrically connected through a via hole, At least the following process,

수지 절연층의 일면에 적어도 도체 회로와 금속층을 형성함과 함께, 그 타면에 적어도 도체 회로와 상기 금속층에 대향하는 위치에 도체 회로 비형성 영역을 형성하고, 추가로 상기 타면의 도체 회로와 상기 일면의 도체 회로를 전기적으로 접속하는 비아홀을 도금에 의해 형성하여 제 1 절연성 수지 기재를 형성하는 공정, At least one conductor circuit and a metal layer are formed on one surface of the resin insulating layer, and a conductor circuit non-forming region is formed on the other surface of the resin insulating layer at a position opposite to the conductor circuit and the metal layer, and further, the conductor circuit and the one surface of the other surface. Forming a first insulating resin substrate by forming a via hole for electrically connecting a conductor circuit of

수지 절연층의 일면에 구리박이 부착되어 이루어지는 제 2 절연성 수지 기재를, 그 수지면을 상기 제 1 절연성 수지 기재에 압착하여 일체화시키는 공정, A process of compressing and integrating a second insulating resin substrate formed of copper foil on one surface of the resin insulating layer by bonding the resin surface to the first insulating resin substrate;

상기 제 2 절연성 수지 기재의 일면에 도체 회로를 형성함과 함께, 그 도체 회로와 상기 제 1 절연성 수지 기재에 형성한 비아홀을 전기적으로 접속하는 비아홀을 도금에 의해 형성하는 공정, Forming a conductor circuit on one surface of the second insulating resin base material and forming a via hole for electrically connecting the conductor circuit and the via hole formed in the first insulating resin base material by plating;

상기 제 1 절연성 수지 기재의 도체 회로 비형성 영역에, 오목부를 형성하는 공정,Forming a recess in the conductor circuit non-forming region of the first insulating resin substrate,

상기 오목부를 피복하는 금속층을 도금에 의해 형성하는 공정,Forming a metal layer covering the recess by plating;

반도체 소자를 상기 오목부 내에 수용하고, 접착제를 이용하여 상기 오목부의 금속층에 고정시키는 공정, Accommodating a semiconductor element in the recess, and fixing it to the metal layer of the recess using an adhesive;

상기 반도체 소자를 피복하여 다른 수지 절연층을 형성하고, 전기적으로 접속하는 비아홀을 도금에 의해 형성하는 공정을 포함한 다층 프린트 배선판의 제조 방법을 제공한다. Provided are a method for producing a multilayer printed wiring board comprising a step of coating another semiconductor element to form another resin insulating layer and forming via holes to be electrically connected by plating.

본 발명에 의하면, 수지 기판의 수지 절연층에 형성된 오목부에 반도체 소자를 수용하고, 그 오목부 주위에 전자 차폐층을 형성시킴으로써, 오목부에 내장된 반도체 소자를 차폐할 수 있기 때문에, 신호 지연이나 오작동 등의 문제 발생을 줄일 수 있다. According to the present invention, since the semiconductor element embedded in the recess can be shielded by accommodating the semiconductor element in the recess formed in the resin insulating layer of the resin substrate and forming an electron shielding layer around the recess, the signal delay This can reduce problems such as malfunctions.

또, 본 발명에 의하면, 오목부의 저면에 금속층을 형성함으로써, 오목부 깊이의 균일화가 용이해진다. 특히, 오목부가 단면 직사각형인 경우에는, 4개 모서리 부근에서의 오목부의 깊이도 균일화되기 쉬워진다. 그 때문에, 오목부에 반도체 소자를 수용할 때에는, 반도체 소자가 경사지는 것이 적어진다. 그로써, 수용된 반도체 소자의 패드에 접속되는 비아홀을 수지 절연층에 형성할 때에도, 원하는 비아홀 형상으로 할 수 있다. 또한, 금속층은 수지 절연층 내에 형성되어 있으므로, 열응력이나 외부 응력 등의 영향에 의해 휘어짐이 발생하는 것이 적어지고, 그 결과, 예를 들어, 반도체 소자의 접속 패드와 비아홀 등의 도체 회로의 접속 불량이 일어나기 어려워지기 때문에, 전기 접속성이나 접속 신뢰성이 저하되기 어려워진다. Moreover, according to this invention, by forming a metal layer in the bottom face of a recessed part, the depth of a recessed part becomes easy. In particular, when the recess is a rectangular cross section, the depth of the recess in the vicinity of the four corners is also easy to be uniform. Therefore, when accommodating a semiconductor element in a recessed part, it becomes less inclined. Thus, even when the via holes connected to the pads of the contained semiconductor elements are formed in the resin insulating layer, the desired via holes can be formed. In addition, since the metal layer is formed in the resin insulating layer, warpage is less likely to occur due to the influence of thermal stress or external stress, and as a result, for example, connection of a connection circuit of a semiconductor element and a conductor circuit such as a via hole, etc. Since defects are less likely to occur, electrical connectivity and connection reliability are less likely to decrease.

도 1(a) ∼ 도 1(c) 는 본 발명에 관련된 다층 프린트 배선판에 있어서의 전자 차폐층의 실시형태를 나타내는 개략도.
도 2 는 본 발명에 관련된 다층 프린트 배선판의 반도체 소자가 수용, 매립되는 오목부의 테이퍼 형상을 설명하기 위한 개략적 단면도.
도 3 은 본 발명에 관련된 다층 프린트 배선판에 있어서의 반도체 소자의 패드 상에 형성되는 주상 전극을 나타내는 개략적 단면도.
도 4 는 본 발명에 관련된 다층 프린트 배선판에 있어서의 반도체 소자의 패드 상에 형성되는 중개층을 나타내는 개략적 단면도.
도 5(a) ∼ 도 5(g) 는 본 발명의 실시예 1-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 6(a) ∼ 도 6(d) 는 본 발명의 실시예 1-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 7(a) ∼ 도 7(d) 는 본 발명의 실시예 1-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 8(a) ∼ 도 8(g) 는 본 발명의 실시예 3-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 9(a) ∼ 도 9(e) 는 본 발명의 실시예 3-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도.
도 10(a) ∼ 도 10(d) 는, 본 발명의 실시예 3-1 에 관련된 다층 프린트 배선판을 제조하는 공정의 일부를 나타내는 개략적 단면도이다. 1 (a) to 1 (c) are schematic views showing an embodiment of an electromagnetic shielding layer in a multilayer printed wiring board according to the present invention.
Fig. 2 is a schematic cross sectional view for explaining a tapered shape of a concave portion in which a semiconductor element of a multilayer printed wiring board according to the present invention is accommodated and embedded;
3 is a schematic cross-sectional view showing a columnar electrode formed on a pad of a semiconductor element in a multilayer printed wiring board according to the present invention.
4 is a schematic cross-sectional view showing an intermediate layer formed on a pad of a semiconductor element in a multilayer printed wiring board according to the present invention.
5 (a) to 5 (g) are schematic cross-sectional views each showing a part of the process of manufacturing the multilayer printed wiring board according to Example 1-1 of the present invention.
6 (a) to 6 (d) are schematic cross-sectional views each illustrating part of the process of manufacturing the multilayer printed wiring board according to Example 1-1 of the present invention.
7 (a) to 7 (d) are schematic cross-sectional views each illustrating part of the process of manufacturing the multilayer printed wiring board according to Example 1-1 of the present invention.
8 (a) to 8 (g) are schematic cross sectional views showing a part of a process of manufacturing a multilayer printed wiring board according to Example 3-1 of the present invention.
9 (a) to 9 (e) are schematic cross-sectional views showing a part of a process of manufacturing a multilayer printed wiring board according to Example 3-1 of the present invention.
10 (a) to 10 (d) are schematic cross-sectional views showing a part of the process of manufacturing the multilayer printed wiring board according to Example 3-1 of the present invention.

본 발명의 다층 프린트 배선판의 일 실시형태는, 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판에 있어서, 상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 수용되고, 그 오목부의 주위에 전자 차폐층이 형성되어 있는 것을 특징으로 한다.One embodiment of the multilayer printed wiring board of this invention is a multilayer printed wiring board in which the conductor circuit is formed with another resin insulating layer on the resin insulating layer in which the semiconductor element is accommodated, and is electrically connected through a via hole, The said The semiconductor element is accommodated in a recess formed in the resin insulating layer, and an electromagnetic shielding layer is formed around the recess.

본 발명의 실시형태에 있어서, 반도체 소자를 수용하는 「오목부의 주위」란, 오목부 측면의 외측에 위치하는 수지 절연층, 오목부의 저면에 접하거나 또는 오목부 저면의 바로 아래에 위치하는 수지 절연층, 오목부의 개구 둘레 가장자리에 위치하는 수지 절연층 혹은 오목부의 내벽 (저면＋측면) 을 의미한다. In the embodiment of the present invention, the "periphery of the recessed part" for accommodating the semiconductor element is a resin insulating layer located on the outer side of the recess side surface, a resin insulation in contact with the bottom face of the recess or just below the bottom of the recess. A layer, the resin insulating layer located in the opening periphery of a recessed part, or the inner wall (bottom surface + side surface) of a recessed part.

또, 「전자 차폐층」이란, 기판 내에서 전기 신호를 전달하는 도체 회로 (비아홀을 포함한다) 와의 전기적인 접속을 갖지 않는, 전기적으로 고립된 금속층으로서, 반도체 소자가, 다른 반도체 소자의 기동에 따라, 오작동 등을 일으키는 것을 억제하는 등의 반도체 소자를 보호하는 차폐 효과를 갖는 것을 의미한다. 또, 경우에 따라서는, 오목부 내에 수용된 반도체 소자의 차폐성을 확보시킬 수 있는 것이면, 전자 차폐층이 전기 접속성을 갖고 있어도 된다. 본원에 있어서의 차폐층은, 반도체 소자의 주위에, 측면 금속층 또는 하부 금속층, 혹은 측면 금속층과 하부 금속층으로 이루어지는 것이 바람직하다. In addition, an "electron shielding layer" is an electrically isolated metal layer which does not have an electrical connection with a conductor circuit (including a via hole) that transmits an electrical signal in a substrate. Therefore, it means having a shielding effect of protecting a semiconductor element such as suppressing occurrence of a malfunction or the like. In some cases, the electromagnetic shielding layer may have electrical connectivity as long as the shielding property of the semiconductor element accommodated in the recess can be ensured. It is preferable that the shielding layer in this application consists of a side metal layer or a bottom metal layer, or a side metal layer and a bottom metal layer around a semiconductor element.

본 발명의 실시형태에 있어서, 전자 차폐층은, 그 하나의 형태로서, 반도체 소자를 내장하는 오목부의 외측에 위치하는 수지 절연층 내의 측면 금속층이다.In one Embodiment of this invention, an electromagnetic shielding layer is a side metal layer in the resin insulating layer located in the outer side of the recessed part which embeds a semiconductor element.

상기 측면 금속층으로서는, 복수의 비관통공의 내벽 표면에 금속을 피복시키거나, 또는 복수의 비관통공 내에 금속을 충전시킴으로써 형성할 수 있다. The side metal layer may be formed by coating a metal on the inner wall surfaces of the plurality of non-through holes or by filling metal into the plurality of non-through holes.

또, 상기 측면 금속층으로서, 오목부의 외측에 위치하는 수지 절연층에 형성된 금속으로 이루어지는 복수의 주상체로서 형성할 수 있다. Moreover, as said side metal layer, it can form as several columnar body which consists of metal formed in the resin insulating layer located in the outer side of a recessed part.

상기 비관통공의 형성 방법의 일례로서, 오목부의 외측에 위치하는 절연층에, 레이저, 포토 에칭 등에 의해, 개구를 형성하고, 그 개구 내를 도금 등의 금속으로 피복하는 것이나, 도금, 페이스트 등의 도전성 재료에 의해, 개구 내를 충전시킴으로써 형성시킬 수 있는 것이다. 그러한 금속으로서는, 1 종류 혹은 복수의 금속을 사용할 수 있다. As an example of the formation method of the said non-through hole, opening is formed in the insulating layer located in the outer side of a recessed part by laser, photoetching, etc., and the inside of the opening is coat | covered with metals, such as plating, plating, paste, etc. The conductive material can be formed by filling the opening. As such a metal, one type or several metal can be used.

상기 서술한 주상체의 형성 방법의 일례로서, 미리 금속 등을 원하는 형상 (원기둥, 다각형의 기둥체) 으로 형성한 금속체를 오목부의 외측에 위치하는 절연층에 박거나 혹은 그 금속체를 미리 배열시킨 후에, 오목부의 외측에 위치하는 절연층을 형성하거나 하는 등으로 형성시킬 수 있다.As an example of the formation method of the columnar body mentioned above, the metal body in which metal etc. were previously formed in the desired shape (cylinder, polygonal columnar body) is imposed on the insulating layer located in the outer side of a recessed part, or the metal body is arrange | positioned previously. After making it, it can form, for example by forming the insulating layer located in the outer side of a recessed part.

상기 전자 차폐층은, 복수의 비관통공에 금속을 피복시킨 형태, 또는 복수의 비관통공 내에 금속을 충전시킨 형태, 혹은 주상체의 형태로 형성된 각 측면 금속층의 적어도 일부를 서로 연결시킨 구성으로 해도 되고, 연결되어 있어도 되고, 부분적으로 연결되어 있지 않아도 된다. The electromagnetic shielding layer may have a structure in which a metal is coated in a plurality of non-through holes, a form in which a metal is filled in the plurality of non-through holes, or a structure in which at least a part of each side metal layer formed in the form of a columnar body is connected to each other. May be connected or not partially connected.

또, 복수의 비관통공에 금속을 피복시킨 형태, 또는 복수의 비관통공 내에 금속을 충전시킨 형태, 혹은 주상체의 형태로 형성된 각 측면 금속층은, 개개로 떨어져 존재하고 있어도 된다. 또, 필요하면, 상기 각 형태의 측면 금속층을 혼재시킨 것을 전자 차폐층으로서 구성해도 된다. Moreover, each side metal layer formed in the form which coat | covered the metal in the some non-through hole, the form which filled the metal in the some non-through hole, or the form of columnar body may exist separately from each other. Moreover, you may comprise as an electromagnetic shielding layer what mixed the said side metal layer of each said aspect as needed.

반도체 소자의 오목부 외측의 절연층에 측면 금속층을 형성시킴으로써, 차폐 효과를 얻을 수 있다. 상기 각 측면 금속층은, 전기적인 접속을 갖게 해도 되고, 전기적인 접속을 갖게 하지 않아도 된다. A shielding effect can be obtained by forming a side metal layer in the insulating layer outside the recess of a semiconductor element. Each said side metal layer may have an electrical connection, and does not need to have an electrical connection.

단, 복수의 비관통공의 내벽에 금속을 피복시킨 형태, 또는 복수의 비관통공 내에 금속을 충전시킨 형태, 혹은 주상체의 형태로 형성된 측면 금속층은, 기판 내에서 전자 회로를 구성하는 도체 회로나, 그들의 도체 회로가 전기적으로 접속되어 있는 비아홀에는 전기적으로 접속되어 있지 않은 것이어도 되고, 전기적으로 접속되어 있는 것이어도 된다. However, the side metal layer formed in the form which coat | covered the metal in the inner wall of the some non-through hole, the form which filled the metal in the some non-through hole, or the form of columnar body is a conductor circuit which comprises an electronic circuit in a board | substrate, The via holes to which these conductor circuits are electrically connected may not be electrically connected, or may be electrically connected.

이하, 설명하는 편의상, 상기 형태의 측면 금속층을, 「차폐 비아 (shield-via)」라고 한다. 이 차폐 비아에 의해, 오목부 내에 내장된 반도체 소자의 측면을 둘러싸는 전자 차폐 영역을 형성할 수 있기 때문에, 전자 간섭의 영향을 억제할 수 있다. Hereinafter, for convenience of explanation, the side metal layer of the above-described form is referred to as "shield-via". Since the shielding via can form an electromagnetic shielding area surrounding the side surface of the semiconductor element embedded in the recess, the influence of electromagnetic interference can be suppressed.

상기 차폐 비아는, 예를 들어, 기판 상방으로부터 보았을 경우에, 오목부의 개구 가장자리에 평행한 방향을 따라 직선적으로 배열시킨다. 혹은, 오목부의 개구 가장자리에 평행한 방향에 대해 지그재그로 배열 (지그재그 배열) 시키거나 함으로써, 전자 차폐층을 형성한다. The shielding vias are arranged linearly along a direction parallel to the opening edge of the recess when viewed from above the substrate, for example. Alternatively, the electromagnetic shielding layer is formed by zigzag arrangement (zigzag arrangement) in the direction parallel to the opening edge of the recess.

또, 상기 차폐 비아는, 주상인 것이 바람직하다. 이 경우, 「주상」이란, 원기둥 형상 (횡단면이 타원형인 형상도 포함한다) 이나 다각기둥 형상 (횡단면이 삼각형, 정사각형, 직사각형, 5 각형, 6 각형, 8 각형 등인 형상도 포함한다), 그 밖의 불규칙한 횡단면을 갖는 가늘고 긴 통형상을 의미한다. 특히, 횡단면이 원형 (타원을 포함한다) 으로서, 기판의 두께 방향으로 가늘고 긴 통형상의 형태로 형성하는 것이 바람직하다. 왜냐하면, 단면 원형이고 가늘고 긴 통형상인 도체층은, 도체층의 동심원상의 영역까지도 차폐할 수 있는 영역으로 할 수 있기 때문에, 반도체 소자의 두께 방향뿐만 아니라, 폭방향에 대한 균등한 전자 차폐 영역을 확보할 수 있기 때문이다. 즉, 기판의 두께 방향뿐만 아니라, 폭방향에 대한 차폐 효과도 쉽게 얻어지기 때문이다. 또, 차폐 비아에 대해, 열 등의 응력이 가해졌다고 해도, 응력이 집중되는 포인트가 없어지기 쉬워져, 그 비아의 근방에서 크랙 등의 문제가 발생하기 어려워지기 때문이다. Moreover, it is preferable that the said shielding via is columnar. In this case, the columnar means a columnar shape (including a cross-sectional elliptical shape) or a polygonal column shape (a cross-sectional cross section includes triangles, squares, rectangles, pentagons, hexagons, octagons, etc.), and others. By elongate cylindrical shape with irregular cross section. In particular, it is preferable that the cross section is circular (including an ellipse), and is formed in an elongated cylindrical shape in the thickness direction of the substrate. This is because the conductor layer having a circular cross section and an elongated tubular shape can be a region capable of shielding even concentric regions of the conductor layer. This is because it can be secured. That is, not only the thickness direction of a board | substrate but also the shielding effect to a width direction is acquired easily. In addition, even when stress such as heat is applied to the shielding via, the point where stress is concentrated tends to be eliminated, and problems such as cracking hardly occur in the vicinity of the via.

또, 상기 차폐 비아는, 비관통공에 금속을 피복시킨 형태나, 비관통공 내에 금속을 충전시킨 형태여도, 주상체의 형태와 동일한 효과를 얻을 수 있다. The shielding via can obtain the same effects as those of the columnar body even when the metal is covered with the non-through hole or the metal is filled into the non-through hole.

또한, 상기 복수의 차폐 비아는, 서로 연결된 형태로, 또한 반도체 소자를 내장하는 오목부의 측면을 둘러싸도록 배치시킴으로써, 기판의 폭방향에 대한 차폐 효과를 보다 높일 수 있다. In addition, the plurality of shielding vias may be connected to each other and may be arranged to surround side surfaces of the recesses in which the semiconductor elements are embedded, thereby further increasing the shielding effect in the width direction of the substrate.

상기 차폐 비아의 연결은, 도 1(a) 에 나타내는 바와 같이, 오목부의 개구 둘레 가장자리에 평행한 방향을 따라 직선적으로 배열된 상태로 연결시켜도 된다. 또, 도 1(b) 에 나타내는 바와 같이, 오목부의 개구 둘레 가장자리에 평행한 방향에 대해 지그재그로 배열된 상태 (지그재그 배열) 로 연결시켜도 된다. As shown to Fig.1 (a), the said connection of the said shield via may be connected in the state arrange | positioned linearly along the direction parallel to the opening peripheral edge of a recessed part. In addition, as shown in Fig. 1 (b), it may be connected in a zigzag arrangement (zigzag arrangement) with respect to the direction parallel to the opening peripheral edge of the concave portion.

즉, 오목부의 개구 둘레 가장자리를 따라 배치된 복수의 차폐 비아에 의해 전자 차폐층을 형성하려면, 연속하여 차폐 비아를 연결함으로써, 1 장의 금속 판인 것같이 형성해도 된다. 그렇지 않으면, 차폐 비아를 교대로 위치를 어긋나게 하면서 배열 (지그재그 배열) 시켜, 1 장의 금속판인 것같이 형성해도 된다. 이들 중 어느 형태여도, 반도체 소자의 주위를 둘러싸도록, 전기적 접속을 갖지 않는 금속층을 형성시킴으로써 전자 차폐층을 형성할 수 있기 때문에, 오목부에 내장된 반도체 소자의 측면 방향의 전자 차폐 효과를 얻을 수 있다. That is, in order to form an electromagnetic shielding layer by the some shielding via arrange | positioned along the opening peripheral edge of a recessed part, you may form as one metal plate by connecting a shielding via continuously. Otherwise, the shielding vias may be arranged (zigzag arrangement) while alternately shifting positions, and may be formed as if they are one metal plate. In any of these forms, since the electromagnetic shielding layer can be formed by forming a metal layer having no electrical connection to surround the semiconductor element, the electromagnetic shielding effect in the lateral direction of the semiconductor element incorporated in the recess can be obtained. have.

상기 차폐 비아의 연결은, 모든 차폐 비아를 연결시킨 연속적인 연결 구조여도 되고, 부분적으로 연결시킨 부분적인 연결 구조여도 된다. 어느 쪽의 형태로 해도, 반도체 소자가 매립된 오목부 주위에 전자 차폐층을 형성하지 않은 실장 기판과 비교하여, 반도체 소자 측면 방향의 전자 차폐 효과가 얻어지기 때문이다.The connection of the shielding vias may be a continuous connection structure in which all the shielding vias are connected, or a partial connection structure in which the shielding vias are partially connected. It is because the electromagnetic shielding effect of the semiconductor element side direction is acquired compared with the mounting board | substrate which does not form an electromagnetic shielding layer around the recessed part in which a semiconductor element was embedded also in either form.

본 발명의 실시형태에 있어서, 전자 차폐층의 다른 형태로서는, 반도체 소자를 내장하는 오목부의 저면에 위치하는 수지 절연층 내에 형성된 하부 금속층 혹은 오목부 저면의 바로 아래에 위치하는 수지 절연층 내에 형성된 하부 금속층의 형태가 바람직하다. 이들의 금속층은 시트상인 것이 보다 바람직하다. In an embodiment of the present invention, as another aspect of the electromagnetic shielding layer, the lower metal layer formed in the resin insulating layer located on the bottom of the recess in which the semiconductor element is embedded, or the lower part formed in the resin insulating layer located directly below the bottom of the recess, is provided. The form of a metal layer is preferable. As for these metal layers, it is more preferable that it is a sheet form.

이와 같은 시트상의 전자 차폐층은, 반도체 소자가 내장된 오목부의 저면과 동등한 사이즈, 혹은 저면의 면적보다 약간 큰 사이즈 혹은 면적을 가지며 형성되는 것이 바람직하다. 이로써 반도체 소자의 저면 방향의 전자 차폐 효과가 얻어진다. Such a sheet-shaped electromagnetic shielding layer is preferably formed to have a size equal to the bottom of the recessed portion in which the semiconductor element is incorporated or a size or area slightly larger than the area of the bottom. Thereby, the electromagnetic shielding effect of the bottom direction of a semiconductor element is acquired.

이 시트상의 차폐층은, 오목부 측면의 외측에 형성된 전자 차폐층, 즉, 차폐 비아에 접속되는 것이 바람직하다 (도 1(a), 및 도 1(b) 참조).It is preferable that this sheet-shaped shielding layer is connected to the electromagnetic shielding layer formed in the outer side of the recessed side surface, ie, a shielding via (refer FIG. 1 (a) and FIG. 1 (b)).

그로써, 반도체 소자의 측면 방향 및 저면 방향의 전자 차폐 효과를 얻을 수 있다. 그 결과, 전자 간섭의 영향을 보다 효과적으로 억제할 수 있고, 오작동 등의 문제의 발생을 억제할 수 있다. Thereby, the electromagnetic shielding effect of the lateral direction and bottom surface direction of a semiconductor element can be acquired. As a result, the influence of electromagnetic interference can be suppressed more effectively, and the occurrence of problems such as malfunction can be suppressed.

또한, 상기 서술한 바와 같은 비관통공에 도전성 재료를 충전시켜 이루어지는 차폐 비아 형태의 전자 차폐층이나, 시트상의 전자 차폐층 이외에도, 기판에 형성하는 경우가 있는 관통공 내에 도전성 재료를 충전시켜 이루어지는 형태나, 금속판을 개재시켜 이루어지는 형태 등으로 형성시켜도 된다. Moreover, in addition to the electromagnetic shielding layer of the shield via form which fills a non-through hole with a conductive material as mentioned above, and the sheet-shaped electromagnetic shielding layer, the form which fills a conductive material in the through-hole which may be formed in a board | substrate, And the like may be formed in a form formed through a metal plate.

또, 본 발명의 실시형태에 있어서, 전자 차폐층의 또 다른 형태로서는, 도 1(c) 에 나타내는 바와 같이, 반도체 소자를 내장하는 오목부의 적어도 내벽에 형성된 금속층의 형태로 할 수 있다. 즉, 오목부의 저면과 측면을 덮는 금속층, 혹은 오목부의 저면과 측면을 덮는 금속층에 더하여, 오목부 측면의 상단으로부터 개구 둘레 가장자리를 따라 연이어 형성된 금속층의 형태를 이루는 전자 차폐층은, 오목부 내에 내장되는 반도체 소자의 패키지 수지층의 외측 표면 (접속 패드가 형성되어 있는 상면을 제외한다) 의 전체를 둘러싸고 있으므로, 반도체 소자의 측면 방향 및 저면 방향의 전자 차폐 효과를 동시에 얻을 수 있다. Moreover, in embodiment of this invention, as another aspect of an electromagnetic shielding layer, as shown to FIG. 1 (c), it can be set as the form of the metal layer formed in the at least inner wall of the recessed part which embeds a semiconductor element. That is, in addition to the metal layer covering the bottom and side surfaces of the recess, or the metal layer covering the bottom and side surfaces of the recess, the electromagnetic shielding layer in the form of a metal layer successively formed along the periphery of the opening from the top of the recess side is embedded in the recess. Since it surrounds the whole outer surface (except the upper surface on which the connection pad is formed) of the package resin layer of the semiconductor element used, the electromagnetic shielding effect of the lateral direction and bottom surface direction of a semiconductor element can be acquired simultaneously.

상기 전자 차폐층의 형성에 사용되는 금속으로서는, 니켈, 구리, 크롬 중 어느 1 종류, 혹은 2 종류 이상이 배합되어 있는 금속을 사용하는 것이 바람직하다.As a metal used for formation of the said electromagnetic shielding layer, it is preferable to use the metal in which any 1 type, or 2 or more types of nickel, copper, and chromium are mix | blended.

이들 금속의 일례로서는, 구리, 구리-크롬 합금, 구리-니켈 합금, 니켈, 니켈-크롬 합금, 크롬 등을 들 수 있는데, 이들 이외의 금속을 이용해도 된다. Examples of these metals include copper, copper-chromium alloys, copper-nickel alloys, nickel, nickel-chromium alloys, and chromium. Metals other than these may be used.

상기 금속층의 두께는, 5㎛ ∼ 20㎛ 가 바람직하다. 그 이유는, 두께가 5㎛ 미만에서는, 차폐층으로서의 효과를 상쇄시켜 버리는 경우가 있기 때문이다. 한편, 두께가 20㎛ 초과에서는, 차폐층의 효과를 향상시킬 수 없는 경우가 있기 때문이다. As for the thickness of the said metal layer, 5 micrometers-20 micrometers are preferable. The reason is that when the thickness is less than 5 µm, the effect as the shielding layer may be canceled out. On the other hand, when thickness is more than 20 micrometers, the effect of a shielding layer may not be improved.

이들 금속층의 형성 방법으로서는, 무전해 도금, 전해 도금, 스퍼터링, 증착 등이 바람직하다. 그 이유로서는, 막두께가 균일한 금속막을 형성하는 것이 용이하기 때문에, 전자파 차폐 효과를 보다 얻기 쉬워지기 때문이다. As the formation method of these metal layers, electroless plating, electrolytic plating, sputtering, vapor deposition, etc. are preferable. The reason for this is that it is easy to form a metal film with a uniform film thickness, and thus the electromagnetic wave shielding effect is more easily obtained.

이들의 방법에 의해 형성된 차폐층은, 단층 혹은 2 층 이상의 복수층으로 형성해도 된다. 복수층으로 형성하는 경우에는, 동일 방법에 의한 형성이어도, 상이한 방법에 의한 형성이어도, 어느 쪽이어도 된다. 차폐층으로서 형성하는 금속층의 종류, 두께 등에 따라 적절히 실시할 수 있는 것이다. 이들에 의해, 전자파 차폐 효과를 극적으로 저하시키는 것은 아니다. The shielding layer formed by these methods may be formed by a single layer or a plurality of layers of two or more layers. When forming in multiple layers, it may be formed by the same method, the formation by a different method, or either. It can implement suitably according to the kind, thickness, etc. of the metal layer formed as a shielding layer. These do not dramatically reduce the electromagnetic wave shielding effect.

본 발명의 실시형태에 있어서, 반도체 소자를 내장하는 오목부의 저면에 금속층을 형성하고, 이 금속층을 개재하여 반도체 소자가 내장되는 것이 바람직하다. 그 이유는, 오목부의 깊이를 균일하게 하는 것이 가능해지고, 그로 인해 반도체 소자가 오목부 내에 경사진 상태로 수용, 내장되는 경우가 없어지기 때문이다. 그 때문에, 반도체 소자를 수용하는 기판이 수지제여도, 반도체 소자의 접속 패드에 접속되는 비아홀을 수지 절연층에 형성할 때에도, 원하는 비아홀 형상으로 할 수 있음과 함께, 금속층은 수지 절연층 내에 형성되어 있으므로, 열응력이나 외부 응력 등의 영향에 의해 휘어짐이 발생하는 경우가 적어진다. 그 결과, 반도체 소자의 접속 패드와, 그것에 접속된 비아홀을 포함한 도체 회로의 전기적 접속성이나 접속 신뢰성을 확보하기 쉬워지기 때문이다. In embodiment of this invention, it is preferable to form a metal layer in the bottom face of the recessed part which embeds a semiconductor element, and to embed a semiconductor element through this metal layer. The reason for this is that the depth of the recess can be made uniform, whereby the semiconductor element is no longer accommodated and embedded in the inclined state in the recess. Therefore, even when the substrate containing the semiconductor element is made of resin, even when the via hole connected to the connection pad of the semiconductor element is formed in the resin insulating layer, the desired via hole shape can be obtained, and the metal layer is formed in the resin insulating layer. Therefore, the warpage is less likely to occur due to the influence of thermal stress or external stress. As a result, it becomes easy to ensure the electrical connectivity and connection reliability of the connection pad of a semiconductor element and the conductor circuit containing the via hole connected to it.

또, 하부 금속층으로서는, 평탄한 표면을 갖는 것이어도 된다. 그로 인해, 오목부 형상의 유지성이나 접착제의 접착성이 확보되기 쉬워진다. 필요에 따라, 하부 금속층에는 조화면 (粗化面) 을 형성해도 된다. 이들의 조화면에 의해, 하부 금속층과 접착제가 밀착되므로, 접착성을 확보하기 쉬워지는 경우가 있다.In addition, the lower metal layer may have a flat surface. Therefore, the retention property of a recessed shape and adhesiveness of an adhesive agent are easy to be ensured. If necessary, a roughened surface may be formed on the lower metal layer. Since these rough surfaces adhere | attach a lower metal layer and an adhesive agent, it may become easy to ensure adhesiveness.

또, 하부 금속층은, 구리로 형성되는 것이 바람직하다. 에칭 등에 의한 가공성이 양호한 것 등이다. 그 중에서도 압연 구리박을 이용하여 형성되는 것이 바람직하다. 하부 금속층의 평탄성이 확보되기 쉬워지고, 하부 금속층 상에 탑재되는 반도체 소자와의 수납성이나 반도체 소자와의 표층의 평탄성을 확보하기 쉬워지기 때문이다. In addition, the lower metal layer is preferably formed of copper. The workability by etching etc. is favorable. Especially, it is preferable to form using rolled copper foil. This is because the flatness of the lower metal layer is easily secured, and the storage property with the semiconductor element mounted on the lower metal layer and the flatness of the surface layer with the semiconductor element can be easily secured.

더욱 상세하게 설명하면, 반도체 소자를 수용하는 오목부가 형성되는 수지 기판은, 주로 유리 에폭시 수지 등에 유리 천 등의 섬유 기재인 보강재가 포함되어 있는 수지 재료로 형성되어 있다. 그러므로, 오목 가공 등에 의해 오목부를 형성한 경우에는, 그 오목부의 저면에서는 위치에 따라 불규칙한 요철이 형성된다. In more detail, the resin substrate in which the recessed part which accommodates a semiconductor element is formed is mainly formed from the resin material in which the reinforcement which is a fiber base materials, such as glass cloth, is contained in glass epoxy resin etc. mainly. Therefore, when the recess is formed by recessing or the like, irregular irregularities are formed in accordance with the position at the bottom of the recess.

그 결과, 오목부의 깊이가 불균일해지기 쉽다. 특히, 단면을 거의 직사각형으로 형성한 오목부의 4개 모서리 부근에서는, 다른 부분에 비해 오목부의 깊이가 얕아지기 쉽다. 그러므로, 본 발명과 같이, 오목부의 저면에 금속층을 형성함으로써, 오목부 깊이의 균일화가 용이해진다. 특히, 오목부가 단면 직사각형인 경우에는, 4개 모서리 부근에서의 오목부의 깊이도 균일화되기 쉬워진다.As a result, the depth of the recess is likely to be nonuniform. In particular, in the vicinity of the four corners of the concave portion having a substantially rectangular cross section, the depth of the concave portion tends to be shallower than other portions. Therefore, as in the present invention, by forming a metal layer on the bottom of the recess, the depth of the recess is made easy. In particular, when the recess is a rectangular cross section, the depth of the recess in the vicinity of the four corners is also easy to be uniform.

따라서, 오목부에 반도체 소자를 수용할 때에는, 반도체 소자가 경사지는 경우가 적어지는 것이다. 그러므로, 수용된 반도체 소자의 패드에 접속되는 비아홀을 수지 절연층에 형성할 때에도, 원하는 비아홀 형상으로 할 수 있다. 또한, 금속층은 수지 절연층 내에 수납되도록 형성되어 있으므로, 열응력이나 외부 응력 등의 영향에 의해 휘어짐이 발생하는 경우가 적어진다. 그 결과, 예를 들어, 반도체 소자의 접속 패드와 비아홀 등의 도체 회로의 접속 불량이 일어나기 어려워지기 때문에, 전기 접속성이나 접속 신뢰성이 저하되기 어려워지는 것이다.Therefore, when accommodating a semiconductor element in a recessed part, it will become less inclined. Therefore, even when the via holes connected to the pads of the contained semiconductor elements are formed in the resin insulating layer, the desired via hole shape can be obtained. In addition, since the metal layer is formed to be accommodated in the resin insulating layer, the warpage is less likely to occur due to the influence of thermal stress or external stress. As a result, for example, connection failure of conductor circuits such as connection pads and via holes of semiconductor elements is less likely to occur, so that electrical connectivity and connection reliability are less likely to decrease.

또, 반도체 소자와 금속층 사이에 형성되는 접착제층은, 두께를 균일하게 하는 것이 용이해지므로, 반도체 소자의 밀착성을 균등하게 하고, 히트 사이클 등의 신뢰성 시험을 실시해도, 장기간에 걸친 밀착성이 확보되기 쉬워지는 것이다. Moreover, since the adhesive layer formed between a semiconductor element and a metal layer becomes easy to make thickness uniform, even if adhesiveness of a semiconductor element is equalized and reliability tests, such as a heat cycle, are carried out, long term adhesiveness is ensured. It's easy.

또한, 상기 하부 금속층은, 오목부 저면의 면적보다 큰 면적으로 하고, 오목부 측면의 외측에 형성할 수도 있다. 따라서, 이와 같이 형성된 하부 금속층은, 기판에 내장된 반도체 소자의 저면 방향의 차폐 효과를 발휘할 수 있다. 또, 측면 금속인 차폐 비아 형태의 전자 차폐층과 함께 형성하는 것이 바람직하다. 필요에 따라, 하부 금속층에 측면 금속층을 접속시켜도 된다. 그로 인해, 전자 차폐층으로서의 효과를 확보하기 쉬워진다. In addition, the lower metal layer may have an area larger than the area of the bottom face of the recess, and may be formed outside the side surface of the recess. Therefore, the lower metal layer formed in this way can exhibit the shielding effect of the bottom direction of the semiconductor element integrated in the board | substrate. Moreover, it is preferable to form together with the electron shielding layer of the shielding via form which is a side metal. If necessary, the side metal layer may be connected to the lower metal layer. Therefore, the effect as an electromagnetic shielding layer becomes easy to be ensured.

상기 하부 금속층은, 레이저 처리에 의해 노출되어도 된다. 이로써, 오목부의 두께가 균일해지기 쉬워지기 때문이다. The lower metal layer may be exposed by laser treatment. This is because the thickness of the concave portion tends to be uniform.

상기 오목부 내의 하부 금속층의 표층은, 샤이니(shiny)면인 것이 바람직하다. 샤이니면이면, 하부 금속층과 반도체 소자의 밀착성이 확보되기 쉬워지고, 반도체 소자와 다른 수지 절연층에 형성된 비아홀의 접속성과 신뢰성이 확보되기 쉽기 때문이다. 또, 하부 금속층과 반도체 소자 사이에 형성되는 접착제층의 두께를 균일하게 하는 것이 용이해지고, 반도체 소자의 밀착이 균일해지는 등의 밀착성이나 전기 접속성이 확보되기 쉽다. It is preferable that the surface layer of the lower metal layer in the said recessed part is a shiny surface. If the surface is shiny, the adhesion between the lower metal layer and the semiconductor element is easily secured, and the connectivity and reliability of the via holes formed in the semiconductor element and the other resin insulating layer are easily secured. Moreover, it becomes easy to make uniform the thickness of the adhesive bond layer formed between a lower metal layer and a semiconductor element, and adhesiveness and electrical connection property, such as the adhesiveness of a semiconductor element become uniform, are easy to be ensured.

또, 접착제층이, 반도체 소자의 저면 및 측면의 저부 둘레 가장자리에 접촉되어 있는 것이 바람직하다. 접착제층이 반도체 소자의 저면 및 측면의 저부 둘레 가장자리에 접촉하고 있음으로써, 반도체 소자의 밀착성이 확보되기 쉽기 때문이다. Moreover, it is preferable that an adhesive bond layer is in contact with the bottom peripheral edge of the bottom face and side surface of a semiconductor element. It is because adhesiveness of a semiconductor element is easy to be ensured because an adhesive bond layer contacts the bottom peripheral edge of the bottom face and side surfaces of a semiconductor element.

또, 반도체 소자를 수용하기 위한 오목부는, 그 측면이, 도 2 에 나타내는 바와 같이, 테이퍼 형상으로 형성되어도 된다. 그 이유는, 오목부 내에 수용된 반도체 소자는, 측면 방향의 응력 (예를 들어, 열 응력이나 외부 응력 등) 을 받았다고 해도, 그 응력을 테이퍼의 상부인 수지 재료로 완화할 수 있기 때문이다. 또, 오목부 내로의 반도체 소자의 삽입이 용이해지기 때문이다. Moreover, the side surface may be formed in taper shape as the recessed part for accommodating a semiconductor element is shown in FIG. The reason is that even if the semiconductor element accommodated in the recess is subjected to a stress in the lateral direction (for example, a thermal stress or an external stress), the stress can be alleviated with the resin material which is the upper portion of the taper. This is because the insertion of the semiconductor element into the recess becomes easy.

오목부의 테이퍼 형상은, 측면과 저면이 이루는 각도 중 작은 쪽의 각도가 약 60 도 이상이고, 약 90 도 미만인 것이 바람직하다. 테이퍼의 상부인 수지 재료로 완화할 수 있기 때문이다. 또, 오목부 내로의 반도체 소자의 삽입이 용이해지기 때문이다. In the tapered shape of the recess, the angle of the smaller side formed between the side and the bottom is preferably about 60 degrees or more and less than about 90 degrees. This is because it can be alleviated with the resin material which is the upper part of the taper. This is because the insertion of the semiconductor element into the recess becomes easy.

또, 오목부의 벽면과 반도체 소자의 측면으로 구성되는 간극에 수지층이 충전되는 것이 바람직하다. 수지가 충전됨으로써, 반도체 소자가 안정되기 때문에, 반도체 소자의 접속성이나 신뢰성이 확보되기 쉬워지기 때문이다. Moreover, it is preferable that a resin layer is filled in the clearance gap comprised by the wall surface of a recessed part, and the side surface of a semiconductor element. This is because the filling of the resin stabilizes the semiconductor element, so that the connectivity and reliability of the semiconductor element are easily secured.

또한, 오목부의 벽면과 반도체 소자의 측면으로 구성되는 간극에 수지층이 충전되고, 또한, 수지 절연층과 일체화되어 있어도 된다.The resin layer may be filled in the gap formed by the wall surface of the recess and the side surface of the semiconductor element, and may be integrated with the resin insulating layer.

이로써, 비아홀이 형성되는 다른 수지 절연층과, 오목부의 벽면과 반도체 소자의 측면으로 구성되는 간극에 충전되는 수지 절연층이 동일 재료이면, 재료간에 있어서의 열팽창 계수의 차이 등에서 기인하는 열응력의 발생을 억제할 수 있고, 반도체의 단부에 있어서의 크랙 등의 문제가 억제되어 내구성이 확보된다. 그 결과, 반도체 소자의 접속성이나 신뢰성이 확보되기 쉬워지기 때문이다. Thereby, if the other resin insulating layer in which a via hole is formed and the resin insulating layer filled in the clearance gap comprised by the wall surface of a recess and the side surface of a semiconductor element are the same material, the generation of thermal stress resulting from the difference in the thermal expansion coefficient between materials, etc. will arise. Can be suppressed, and problems such as cracks at the ends of the semiconductor can be suppressed, thereby ensuring durability. As a result, the connectivity and reliability of the semiconductor element can be easily secured.

또, 본 발명의 실시형태에 있어서, 반도체 소자의 패드 상에, 도 3 또는 도 4 에 나타내는 바와 같은, 주상 전극 또는 중개층을 형성하는 것이 바람직하다. 반도체 소자의 패드와 비아홀의 전기적인 접속을 용이하게 실시할 수 있기 때문이다. Moreover, in embodiment of this invention, it is preferable to form columnar electrode or an intermediate | middle layer as shown in FIG. 3 or FIG. 4 on the pad of a semiconductor element. This is because the electrical connection between the pad and the via hole of the semiconductor element can be easily performed.

반도체 소자의 패드는, 일반적으로 알루미늄 등으로 제조되고 있는데, 특히, 패드 상에 어떠한 금속층 등을 형성하지 않은 알루미늄 패드 상태에서는, 이하와 같은 문제를 일으키는 경우가 있었다. 포토 에칭 (노광, 현상을 거치는 공정) 에 의해 층간 절연층에 비아홀을 형성시킨 경우에는, 노광, 현상 후에 패드의 표층에 수지가 남기 쉬워진다. 또, 그것에 추가하여, 현상액 등의 부착이나 후공정의 약액 (예를 들어, 도금액, 산, 알칼리 등의 용액) 에 의해 패드의 변색을 일으키는 경우가 있었다. 그 때문에, 그 반도체 소자의 패드와 비아홀의 전기적 접속성이나 접속 신뢰성이 확보되기 어려운 경우가 있었다. Although the pad of a semiconductor element is generally manufactured from aluminum etc., especially, in the aluminum pad state which does not form any metal layer etc. on the pad, the following problems may arise. When via holes are formed in the interlayer insulating layer by photoetching (processing through exposure and development), resin is likely to remain in the surface layer of the pad after exposure and development. In addition, in some cases, discoloration of the pad may be caused by adhesion of a developing solution or a chemical solution (for example, a solution such as a plating solution, an acid or an alkali) in a later step. Therefore, the electrical connection and the connection reliability of the pad and the via hole of the semiconductor element may be difficult to secure.

한편, 레이저에 의해 비아홀을 형성하는 경우에는, 알루미늄제 패드를 소손 (燒損) 시킬 위험이 있다. 또, 소손시키지 않는 조건에서 레이저 조사를 실시하면, 패드 상에 수지 잔재가 발생하는 경우가 있다. 또, 후공정 (예를 들어, 산이나 산화제 혹은 에칭액에 침지 공정, 여러 가지의 어닐 공정 등을 가리킨다) 을 거치면, 반도체 소자의 패드 변색이나 용해가 발생하는 경우도 있었다. 이들에 의해, 반도체 소자의 패드 주변에서의 전기적 접속성이나 접속 신뢰성이 확보되기 어려워지는 것이다. On the other hand, when via holes are formed by laser, there is a risk of burnout of the pad made of aluminum. Moreover, when laser irradiation is performed on the conditions which do not burn out, resin residue may generate | occur | produce on a pad. Moreover, the pad discoloration and dissolution of the semiconductor element may occur when a post process (for example, an immersion process in acid, an oxidizing agent, or etching liquid, and various annealing processes etc.) is performed. These make it difficult to secure electrical connection and connection reliability around the pad of the semiconductor element.

또한, 반도체 소자의 패드는, 직경 40㎛ 정도로 만들어지고, 비아홀은 그것보다 큰 직경으로 만들어지고 있기 때문에, 위치 어긋남 등이 일어나기 쉬워져, 패드와 비아홀의 미접속 등 문제가 발생하기 쉬워진다. 그 때문에, 그 반도체 소자의 패드와 비아홀의 전기적 접속성이나 접속 신뢰성이 확보되기 어려워지는 경우가 있다. Moreover, since the pad of a semiconductor element is made about 40 micrometers in diameter, and the via hole is made into diameter larger than that, a position shift etc. easily occur, and a problem, such as non-connection of a pad and a via hole, becomes easy to occur. As a result, it is sometimes difficult to secure electrical connectivity and connection reliability between the pad and the via hole of the semiconductor element.

이것에 대해, 반도체 소자의 패드 상에, 구리 등으로 이루어지는 중개층을 형성함으로써, 비아홀 형성의 문제가 해소되어 용제의 사용이 가능지므로, 패드 상의 수지 잔재를 방지할 수 있음과 함께, 후공정을 거쳐도 패드의 변색이나 용해가 발생되지 않는다. 이로써, 패드와 비아홀의 전기적인 접속성이나 접속 신뢰성이 저하되기 어려워진다. 또한, 반도체 소자의 다이패드보다 큰 직경의 중개층을 개재시킴으로써, 패드와 비아홀을 확실하게 접속시킬 수 있다.On the other hand, by forming an intermediate layer made of copper or the like on the pad of the semiconductor element, the problem of via hole formation can be solved, and the use of a solvent can be used. Thus, the resin residue on the pad can be prevented, Discoloration or dissolution of the pad does not occur even after the coating. As a result, the electrical connectivity and the connection reliability between the pad and the via hole are less likely to be degraded. In addition, the pad and the via hole can be reliably connected by interposing an intermediate layer having a diameter larger than that of the die pad of the semiconductor element.

또한, 중개층을 형성함으로써, 반도체 소자를 프린트 배선판에 매립, 수용, 수용하기 전, 혹은 수용 후에라도 반도체 소자의 동작 확인이나 전기 검사를 용이하게 실시할 수 있다. 그 이유는, 반도체 소자의 패드보다 큰 중개층이 형성되어 있으므로, 검사용 프로브 핀이 접촉되기 쉬워지기 때문이다. 그로 인해, 미리 제품의 여부를 판정할 수 있어, 생산성이나 비용면에서도 향상시킬 수 있다. 또, 프로브에 의한 패드의 손실이나 흠집 등도 발생하기 어려워진다. 따라서, 반도체 소자의 패드 상에 트랜지션을 형성함으로써, 프린트 배선판에 반도체 소자를 바람직하게 매립, 수용할 수 있다. In addition, by forming the intermediate layer, it is possible to easily perform the operation check or the electrical inspection of the semiconductor element even before the semiconductor element is embedded in the printed wiring board, accommodated, or received. The reason for this is because an intermediate layer larger than the pad of the semiconductor element is formed, so that the probe pins for inspection easily come into contact with each other. Therefore, whether a product can be determined beforehand can be improved also in productivity and cost. In addition, the loss of pads or scratches caused by the probe also hardly occur. Therefore, by forming a transition on the pad of the semiconductor element, the semiconductor element can be preferably embedded in the printed wiring board.

본 발명에 사용되는, 반도체 소자를 수용하는 수지 절연층으로서는, 유리 천 에폭시 수지 기재, 페놀 수지 기재, 유리 천 비스말레이미드트리아진 수지 기재, 유리 천 폴리페닐렌에테르 수지 기재, 아라미드 부직포-에폭시 수지 기재, 아라미드 부직포-폴리이미드 수지 기재 등에서 선택되는 경질인 적층 기재 등을 사용할 수 있다. 이것 이외에도, 일반적으로 프린트 배선판에서 사용되는 것을 사용할 수 있다. 예를 들어, 양면 또는 편면 동장 적층판이나, 금속막을 갖지 않는 수지판, 수지 필름, 혹은 그들의 복합 재료도 사용할 수 있다. As a resin insulation layer which accommodates a semiconductor element used for this invention, a glass cloth epoxy resin base material, a phenol resin base material, a glass cloth bismaleimide triazine resin base material, a glass cloth polyphenylene ether resin base material, an aramid nonwoven fabric-epoxy resin A hard laminated substrate selected from a substrate, an aramid nonwoven fabric-polyimide resin substrate, and the like can be used. Besides this, what is generally used by a printed wiring board can be used. For example, a double-sided or single-sided copper clad laminate, a resin plate not having a metal film, a resin film, or a composite material thereof can also be used.

상기 수지 기재는, 그 두께가, 20 ∼ 350㎛ 의 범위가 바람직하다. 그 이유는, 두께가 그러한 범위 내이면, 층간 절연층의 절연성 확보가 용이함과 함께, 층간 접속성을 얻는 것이 용이해지기 때문이다. As for the said resin base material, the thickness has the preferable range of 20-350 micrometers. The reason is that, when the thickness is within such a range, the insulating property of the interlayer insulating layer can be easily secured, and the interlayer connectivity can be easily obtained.

두께가 20㎛ 미만에서는, 층간 절연층의 절연성 확보가 곤란해지기 쉬운 경우가 있다. 한편, 두께가 350㎛ 를 초과하면, 층간에서의 접속성을 얻을 수 없는 경우가 있기 때문이다. When thickness is less than 20 micrometers, securing of insulation of an interlayer insulation layer may become difficult easily. On the other hand, when thickness exceeds 350 micrometers, it is because the connectivity between layers may not be obtained.

본 발명에 있어서, 도체 회로, 반도체 소자를 수용시키는 금속층, 및 전자파 차폐를 형성하는 금속층으로서는, 구리박이 사용되는 것이 바람직하다. 그 이유는, 주로, 외형 가공이 우수하고, 전기 특성도 우수하기 때문이다. In this invention, it is preferable that copper foil is used as a metal layer which accommodates a conductor circuit, a semiconductor element, and the electromagnetic shielding. The reason is mainly because of the excellent external processing and the excellent electrical characteristics.

상기 도체 회로를 형성하기 위한 구리박은, 그 두께가 5 ∼ 20㎛ 인 범위인 것이 바람직하다. 그 이유는, 구리박의 두께가 그러한 범위 내이면, 후술하는 바와 같은 레이저 가공을 이용하여, 절연성 수지 기재에 비아홀 형성용의 개구를 형성할 때에, 개구 둘레 가장자리의 구리박의 변형이 적어져, 도체 회로의 형성이 용이해지기 때문이다. 또, 에칭에 의해, 미세한 선폭의 도체 회로 패턴을 형성하는 것이 용이해지기 때문이다. 구리박의 두께가 5㎛ 미만에서는, 후술하는 바와 같은 레이저 가공을 이용하여, 절연성 수지 기재에 비아홀 형성용의 개구를 형성할 때에, 개구 둘레 가장자리의 구리박이 변형될 우려가 있다. 혹은, 도체 회로를 형성하기 어려워지는 경우가 있기 때문이다. 한편, 구리박의 두께가 20㎛ 초과에서는, 에칭에 의해, 미세한 선폭의 도체 회로 패턴을 형성하기 어려워지는 경우가 있기 때문이다. It is preferable that the copper foil for forming the said conductor circuit is the range whose thickness is 5-20 micrometers. The reason is that when the thickness of the copper foil is within such a range, when the opening for via hole formation is formed in the insulating resin substrate by using laser processing as described later, the deformation of the copper foil at the peripheral edge of the opening is reduced, This is because the formation of the conductor circuit becomes easy. This is because, by etching, it is easy to form a conductor circuit pattern having a fine line width. When the thickness of copper foil is less than 5 micrometers, when forming the opening for via hole formation in an insulating resin base material using the laser processing mentioned later, there exists a possibility that the copper foil of an edge part of an opening may deform | transform. Or it is because it may become difficult to form a conductor circuit. On the other hand, when the thickness of copper foil exceeds 20 micrometers, it is because it may become difficult to form the conductor circuit pattern of a fine line width by etching.

본 발명에서 사용하는 구리박은, 하프 에칭 처리에 의해, 그 두께를 조정한 것이어도 된다. 이 경우에는, 수지 절연층에 부착한 구리박의 두께는, 상기의 수치보다 큰 것을 이용하고, 에칭 후의 구리박의 두께가 5 ∼ 20㎛ 가 되도록 조정하는 것이 바람직하다. The copper foil used by this invention may adjust the thickness by half etching process. In this case, it is preferable to adjust so that the thickness of the copper foil after etching may be 5-20 micrometers using the thing of larger than said numerical value for the thickness of the copper foil adhering to the resin insulating layer.

또한, 양면 동장 적층판의 경우에는, 구리박 두께가 상기의 범위 내인데, 양면에서 두께가 상이해도 된다. 그로 인해, 강도를 확보하거나 하여 후공정을 저해하지 않도록 할 수 있다. In addition, in the case of a double-sided copper clad laminated board, although copper foil thickness exists in said range, thickness may differ in both surfaces. Therefore, strength can be ensured and it can be prevented that a post-process is not impaired.

또, 상기 오목부의 저면에 형성되는 금속층으로서의 구리박의 두께는, 5 ∼ 20㎛ 가 바람직하다. 그 이유는, 구리박의 두께가 그러한 범위 내이면, 캐비티의 외형 가공을 실시하는 경우에, 그 구리박을 관통해 버릴 우려가 적어지므로, 오목부의 저면에 대한 금속층의 형성을 방해할 수 있는 경우가 적어진다. 또, 에칭에 의한 금속층의 가공 형성이 용이해지기 때문이다. Moreover, as for the thickness of the copper foil as a metal layer formed in the bottom face of the said recessed part, 5-20 micrometers is preferable. The reason for this is that when the thickness of the copper foil is within such a range, when the external machining of the cavity is performed, there is less possibility that the copper foil penetrates the copper foil, and therefore, the formation of the metal layer on the bottom of the recess can be prevented. Becomes less. Moreover, it is because the process formation of a metal layer by etching becomes easy.

상기 오목부의 저면에 형성되는 금속층으로서는, 구리 이외에도, 니켈, 철, 코발트 등의 금속을 이용해도 된다. As a metal layer formed in the bottom surface of the said recessed part, you may use metals, such as nickel, iron, cobalt, in addition to copper.

또, 전자 차폐층을 형성하는 시트상의 금속층으로서의 구리박의 두께는, 5 ∼ 20㎛ 가 바람직하다. 그 이유는, 구리박의 두께가 그러한 범위 내에 있으면, 차폐 효과가 확보되기 쉬워지기 때문이다. Moreover, as for the thickness of copper foil as a sheet-like metal layer which forms an electron shielding layer, 5-20 micrometers is preferable. This is because, when the thickness of the copper foil is within such a range, the shielding effect is easily secured.

또한, 상기 절연성 수지 기재 및 구리박으로서는, 특히, 에폭시 수지를 유리 클로스에 침투시켜 B 스테이지로 한 프리프레그와 구리박을 적층하여 가열 프레스 함으로써 얻어지는 편면 혹은 양면 동장 적층판을 사용하는 것이 바람직하다. 그 이유는, 구리박이 에칭된 후의 취급 중에, 배선 패턴이나 비아홀의 위치가 어긋나는 경우가 없고, 위치 정밀도가 우수하기 때문이다. Moreover, as said insulating resin base material and copper foil, it is especially preferable to use the single-sided or double-sided copper clad laminated board obtained by laminating and heat-pressing prepreg and copper foil which made an epoxy resin penetrate into glass cloth, and made it into B stage. This is because the position of the wiring pattern and the via hole do not shift during handling after the copper foil is etched, and the positional accuracy is excellent.

본 발명에 있어서, 반도체 소자를 수용하기 위해 수지 절연층에 형성하는 오목부는, 오목 가공, 펀칭, 레이저 가공 등에 의해 형성할 수 있다. 특히, 레이저 가공에 의해 형성되는 것이 바람직하다. 그로 인해, 다른 가공과 비교하여, 균일한 깊이의 오목부가 형성되기 쉬워진다. In this invention, the recessed part formed in the resin insulating layer in order to accommodate a semiconductor element can be formed by recessed processing, punching, laser processing, etc. In particular, it is preferable to form by laser processing. Therefore, compared with other processing, the recessed part of uniform depth becomes easy to form.

상기 오목부를 레이저 가공에 의해 형성하는 경우에는, 레이저 조사에 의한 가열에 의해 금속층 (구리박) 의 표면에 산화막이 형성되어 밀착성을 향상시킬 수 있는 경우도 있다. 또, 레이저 가공은, 오목부를 테이퍼 형상으로 가공하기 쉽다.When forming the said recessed part by laser processing, the oxide film may be formed in the surface of a metal layer (copper foil) by the heating by a laser irradiation, and adhesiveness may be improved in some cases. Moreover, laser processing is easy to process a recessed part in taper shape.

또, 오목 가공에 의해 오목부를 형성하는 경우에는, 오목부의 저면에 형성된 금속층이 스토퍼의 역할을 하므로, 오목부의 깊이를 균일하게 할 수 있다.Moreover, when forming a recessed part by concave processing, since the metal layer formed in the bottom face of a recessed part acts as a stopper, the depth of a recessed part can be made uniform.

상기 오목부의 깊이는, 수용되는 반도체 소자 자체의 두께 및 그 반도체 소자의 접속 패드 상에 형성되는 경우가 있는 주상 전극 혹은 중개층의 두께, 접착제층의 두께 등에 따라 정해진다. 그리고, 오목부의 저부에는 금속층이 형성되므로, 반도체 소자와 수지 절연층 사이에 형성되는 접착제층의 두께를 균일하게 하는 것이 용이해진다. 그 결과로서, 반도체 소자를 수용했을 때에, 반도체 소자의 경사 등을 줄일 수 있는 것이다. The depth of the recess is determined in accordance with the thickness of the semiconductor element itself to be accommodated, the thickness of the columnar electrode or the intermediate layer that may be formed on the connection pad of the semiconductor element, the thickness of the adhesive layer, and the like. And since a metal layer is formed in the bottom part of a recessed part, it becomes easy to make uniform the thickness of the adhesive bond layer formed between a semiconductor element and a resin insulating layer. As a result, when a semiconductor element is accommodated, the inclination and the like of the semiconductor element can be reduced.

또, 반도체 소자와 수지 절연층의 밀착성을 균일하게 유지할 수 있으므로, 히트 사이클 등의 신뢰성 시험을 실시해도, 장기간에 걸쳐 밀착성이 저하되기 어려워진다. Moreover, since adhesiveness of a semiconductor element and a resin insulating layer can be maintained uniformly, even if it carries out reliability tests, such as a heat cycle, adhesiveness will become difficult to fall over a long period of time.

또, 반도체 소자를 수용하기 위한 오목부는, 그 측면을 저면에서부터 상방 을 향함에 따라 끝이 넓어지는 테이퍼를 갖는 형상으로 형성되는 것이 바람직하다. 그러한 형상으로 함으로써, 오목부 내에 수용된 반도체 소자는, 측면 방향의 응력 (예를 들어, 열 응력이나 외부 응력 등) 을 받아도, 그 응력을 완화할 수 있다. 또한, 반도체 소자를 고착시키기 위해 반도체 소자의 저면에 형성된 접착제가, 모세관 현상에 의해 오목부의 측면을 따라 유동되는 경우가 적어지므로, 반도체 소자의 오목부 저부에 대한 밀착성이 저하되기 어려워진다. Moreover, it is preferable that the recessed part for accommodating a semiconductor element is formed in the shape which has the taper which the edge | tip widens as the side surface moves upwards from a bottom face. By setting it as such a shape, the semiconductor element accommodated in the recessed part can alleviate the stress even if it receives the stress of a lateral direction (for example, thermal stress, external stress, etc.). Moreover, since the adhesive agent formed in the bottom face of a semiconductor element for fixing a semiconductor element is less likely to flow along the side surface of a recess part by capillary phenomenon, adhesiveness with respect to the bottom part of a recess part of a semiconductor element becomes difficult to fall.

본 발명에 있어서, 테이퍼의 각도는, 도 2 에 나타내는 바와 같이, 측면과 저면이 이루는 외각으로 정의되고, 그 테이퍼의 각도는, 60 도 이상, 90 도 미만인 것이 바람직하고, 60 도 ∼ 85 도의 범위가 보다 바람직하다. 그 이유는, 테이퍼 각도가 그러한 범위 내이면, 반도체 소자의 측면에 있어서의 응력에 의해 이동을 억제하는 것이 상쇄되는 경우가 적어지므로, 신뢰성 시험을 실시한 경우에, 비아홀의 접속 문제가 일어나기 어려워지기 때문이다. 테이퍼 각도가 60 도 미만에서는, 반도체 소자의 측면에 있어서의 응력에 의해 이동을 억제하는 것이 상쇄되는 경우도 있고, 그로 인해, 신뢰성 시험을 실시하면, 비아홀의 접속 문제가 조기에 야기되거나 하는 경우가 있기 때문이다. In this invention, as shown in FIG. 2, the angle of a taper is defined by the outer angle which a side surface and a bottom face make, and it is preferable that the angle of the taper is 60 degree or more and less than 90 degree, and is 60 degree-85 degree range Is more preferable. The reason for this is that if the taper angle is within such a range, the suppression of movement due to the stress on the side surface of the semiconductor element is less likely to be canceled. Therefore, when the reliability test is performed, the connection problem of the via hole is less likely to occur. to be. If the taper angle is less than 60 degrees, suppressing the movement may be canceled due to the stress on the side surface of the semiconductor element. Therefore, when the reliability test is performed, the connection problem of the via hole may be caused early. Because there is.

본 발명에 있어서, 반도체 소자를 수용하는 절연 수지층의 일 실시형태로서는, 상기 서술한 바와 같은 절연성 수지 기재를 2 장 사용하는, 즉, 일방의 표면에 반도체 소자 수용용 오목부의 저면 사이즈보다 큰 사이즈의 금속층이 형성된 제 1 절연성 수지 기재와, 그 제 1 절연성 수지 기재의 금속층이 형성된 측의 표면에 제 2 절연성 수지 기재를 적층하고, 제 1 절연성 수지 기재의 타방의 표면에 대해 레이저 조사를 실시하여, 금속층에 도달하는 반도체 소자 수용용 오목부 및 그 오목부 측면의 외측에 차폐 비아 형성용의 복수의 비관통공을 형성함으로써, 그 오목부의 저면 및 비관통공의 저면으로부터 금속층이 노출되도록 한 후, 비관통공에 금속 도금을 충전함으로써, 전자 차폐층으로서의 차폐 비아를 오목부 측면의 외측에 형성하여 이루어지는 반도체 수용용 기판을 형성한다. In this invention, as one Embodiment of the insulated resin layer which accommodates a semiconductor element, two insulating resin base materials as mentioned above are used, ie, the size larger than the bottom size of the recessed part for semiconductor element accommodation on one surface. 2nd insulating resin base material is laminated | stacked on the surface of the 1st insulating resin base material with which the metal layer of this metal layer was formed, and the side of the side where the metal layer of this 1st insulating resin base material was formed, and laser irradiation is performed to the other surface of a 1st insulating resin base material, By forming a plurality of non-through holes for shielding via formation outside the semiconductor element accommodating recess reaching the metal layer and the side of the recess, the metal layer is exposed from the bottom face of the recess and the bottom face of the non-penetrating hole. Half formed by filling the through hole with metal plating to form a shielding via as an electromagnetic shielding layer on the outer side of the recess side surface. To form a substrate for acceptance.

또, 다른 실시형태로서는, 일방의 표면에 반도체 소자 수용용 오목부 저면의 사이즈보다 큰 사이즈의 금속층이 형성되어 이루어지는 제 1 절연성 수지와, 금속층에 대응하는 영역에 반도체 소자의 사이즈에 거의 상당하는 크기의 개구가 형성되어 이루어지는 제 2 절연성 수지 기재를 적층하고, 개구의 일방이 막힌 형태의 반도체 소자 수용용 오목부를 형성한 후, 제 1 절연성 수지 기재의 타방의 표면에 대해 레이저 조사를 실시하여, 금속층에 도달하는 복수의 비관통공을 형성함으로써, 그 비관통공의 저면으로부터 금속층이 노출되도록 한 후, 비관통공에 금속 도금을 충전함으로써, 전자 차폐층으로서의 차폐 비아를 오목부 측면의 외측에 형성하여 이루어지는 반도체 수용용 기판을 형성해도 된다. Moreover, as another embodiment, the magnitude | size which corresponds substantially to the size of a semiconductor element in the area | region corresponding to the 1st insulating resin in which the metal layer of the magnitude | size larger than the size of the bottom face of the recessed part for semiconductor element accommodation is formed in one surface, and a metal layer is corresponded. After laminating the second insulating resin base material on which the openings are formed, and forming the recess for the semiconductor element accommodating in a form in which one of the openings is blocked, the other surface of the first insulating resin base material is irradiated with a laser to form a metal layer. A semiconductor formed by forming a plurality of non-penetrating holes that reach to the metal layer to be exposed from the bottom of the non-penetrating holes, and then filling the non-penetrating holes with metal plating to form shielding vias as electron shielding layers on the outer side of the concave side. You may form a board | substrate for accommodation.

또 다른 실시형태로서는, 일방의 표면에 반도체 소자 수용용 오목부 저면의 사이즈보다 큰 사이즈의 금속층이 형성된 제 1 절연성 수지 기재와, 그 제 1 절연성 수지 기재의 금속층이 형성된 측의 표면에 제 2 절연성 수지 기재를 적층하고, 제 1 절연성 수지 기재의 타방의 표면에 대해 레이저 조사를 실시하여, 금속층에 도달하는 반도체 소자 수용용 오목부를 형성함으로써, 그 오목부의 저면으로부터 금속층이 노출되도록 한 후, 그 오목부의 내벽면 전체에 도금, 혹은 스퍼터링에 의해 금속 피복층을 형성함으로써 전자 차폐층을 형성하여 이루어지는 반도체 수용용 기판을 형성한다. As another embodiment, the second insulating property is formed on one surface of the first insulating resin base material on which the metal layer having a size larger than the size of the bottom surface of the recess for the semiconductor element is formed, and the surface of the side on which the metal layer of the first insulating resin base material is formed. The resin base material is laminated, and the other surface of the first insulating resin base material is irradiated with laser to form a recess for accommodating the semiconductor element that reaches the metal layer, so that the metal layer is exposed from the bottom of the recess, and then the recess The semiconductor accommodating substrate which forms an electron shielding layer is formed by forming a metal coating layer by plating or sputtering over the whole inner wall surface.

이와 같은 실시형태에서는, 제 1 절연성 수지 기재 및 제 2 절연성 수지 기재의 두께는, 20 ∼ 350㎛ 인 것이 바람직하다. 그 이유는, 두께가 그러한 범위 내에서는, 층간 절연층의 절연성의 확보 및 층간 접속을 실시하는 비아홀의 형성이 용이해져, 전기 접속성의 저하를 초래하는 경우가 적어지기 때문이다. In such embodiment, it is preferable that the thickness of a 1st insulating resin base material and a 2nd insulating resin base material is 20-350 micrometers. The reason for this is that within such a range of thicknesses, the insulation of the interlayer insulating layer and the formation of via holes for making interlayer connection can be easily formed, thereby reducing the electrical connectivity.

또, 각각의 절연성 수지 기재로서는, 단층으로 이루어지는 수지 기재를 이용해도 되고, 복수층에 다층화된 수지 기재를 이용해도 된다. Moreover, as each insulating resin base material, you may use the resin base material which consists of a single layer, and may use the resin base material multilayered in multiple layers.

상기 반도체 수용 기판의 오목부 내에 반도체 소자를 매립하여 수용시킨 후, 반도체 수용용 기판의 편면 혹은 양면에 층간 수지 절연층을 형성하고, 이어서 그 층간 수지 절연층에, 반도체 소자와의 전기적 접속을 이루는 비아홀을 포함한 도체 회로를 형성한 후, 추가로 다른 층간 수지 절연층과 도체 회로를 교대로 적층시킴으로써, 본 발명에 관련된 다층 프린트 배선판을 제조할 수 있다. After embedding the semiconductor element in the recessed portion of the semiconductor accommodating substrate, an interlayer resin insulating layer is formed on one side or both sides of the semiconductor accommodating substrate, and then the interlayer resin insulating layer is electrically connected to the semiconductor element. After the conductor circuit including the via hole is formed, the multilayer printed wiring board according to the present invention can be manufactured by alternately laminating another interlayer resin insulating layer and the conductor circuit.

상기 반도체 수용 기판의 오목부 내에 매립하는 반도체 소자로서는, 그 접속 패드 상에 미리 주상 전극이 형성된 반도체 소자, 혹은 접속 패드를 피복하는 중개층이 형성된 반도체 소자 중 어느 것으로도 사용할 수 있고, 이들의 반도체 소자는, 주상 전극 혹은 중개층을 개재하여 층간 수지 절연층에 형성된 비아홀에 전기적으로 접속된다. As a semiconductor element embedded in the recessed part of the said semiconductor accommodating substrate, either the semiconductor element in which columnar electrode was previously formed on the connection pad, or the semiconductor element in which the intermediate | middle layer which coats a connection pad was formed can be used, and these semiconductors can be used. The element is electrically connected to a via hole formed in the interlayer resin insulating layer via the columnar electrode or the intermediate layer.

이하, (1) 주상 전극을 갖는 반도체 소자 및 (2) 중개층을 갖는 반도체 소자의 제조 방법에 대해 설명한다. Hereinafter, the manufacturing method of the semiconductor element which has (1) columnar electrode and (2) intermediate | middle layer is demonstrated.

(1) 주상 전극을 갖는 반도체 소자의 제조 방법(1) Method of manufacturing semiconductor device having columnar electrodes

본 발명에서 사용하는 주상 전극을 갖는 반도체 소자란, 주상 전극 혹은 재배선을 갖는 반도체 소자를 의미한다. The semiconductor element which has columnar electrode used by this invention means the semiconductor element which has columnar electrode or a rewiring.

도 3 에 나타내는 바와 같이, 웨이퍼 상태의 반도체 소자 (1, 실리콘 기판) 상에 알루미늄 등으로 이루어지는 접속 패드 (2) 를 형성하고, 그 상면에 있어서 접속 패드 (2) 의 중앙부를 제거한 부분에 보호막 (3, 패시베이션막) 을 형성한 것을 준비한다. 이 상태에서는, 접속 패드 (2) 의 표면은, 보호막 (3) 에 피복되어 있지 않은 중앙부에서 노출되어 있다.As shown in FIG. 3, the connection pad 2 which consists of aluminum etc. is formed on the semiconductor element 1 (silicon substrate) of a wafer state, and the protective film (on a part which removed the center part of the connection pad 2 in the upper surface) is carried out. 3, the passivation film) was prepared. In this state, the surface of the connection pad 2 is exposed at the center portion which is not covered with the protective film 3.

이어서, 반도체 소자 (1) 상면 전체에 하지 금속층 (4) 을 형성한다. 하지 금속층으로서는, 크롬, 구리, 니켈 등을 사용할 수 있다. Next, the base metal layer 4 is formed in the whole upper surface of the semiconductor element 1. As the base metal layer, chromium, copper, nickel or the like can be used.

이어서, 하지 금속층 (4) 의 상면에 액상 레지스트로 이루어지는 도금 레지스트층을 형성하고, 도금 레지스트층의 반도체 소자의 접속 패드에 대응하는 부분에 개구부를 형성한다. Next, the plating resist layer which consists of liquid resist is formed in the upper surface of the base metal layer 4, and an opening part is formed in the part corresponding to the connection pad of the semiconductor element of a plating resist layer.

이어서, 하지 금속층 (4) 을 도금 전류로로서 전해 도금을 실시함으로써, 도금 레지스트층의 개구부 내의 하지 금속층의 상면에 주상 전극 (5) 을 형성한다. 그 후, 도금 레지스트층을 박리하고, 그리고, 주상 전극 (5) 을 마스크로 하여 하지 금속층의 불필요한 부분을 에칭하여 제거하면, 주상 전극 하에만 하지 금속층 (4) 이 잔존된다. Subsequently, electroplating is performed using the base metal layer 4 as a plating current to form the columnar electrode 5 on the upper surface of the base metal layer in the opening of the plating resist layer. Thereafter, the plating resist layer is peeled off, and the unnecessary portion of the underlying metal layer is etched and removed using the columnar electrode 5 as a mask, so that the underlying metal layer 4 remains only under the columnar electrode.

또한, 반도체 소자 (1) 의 상면측에 에폭시 수지나 폴리이미드 등으로 이루어지는 밀봉막 (6) 을 형성한다. 이 상태에 있어서, 주상 전극 (5) 의 상면이 밀봉막 (6) 에 의해 덮여진 경우에는, 표면을 적절히 연마함으로써, 주상 전극 (5) 의 상면을 노출시킨다. 이어서, 다이싱 공정을 거치면, 개개의 반도체 칩 (주상 전극을 갖는 반도체 소자) 이 얻어진다. Furthermore, the sealing film 6 which consists of an epoxy resin, a polyimide, etc. is formed in the upper surface side of the semiconductor element 1. In this state, when the upper surface of the columnar electrode 5 is covered with the sealing film 6, the upper surface of the columnar electrode 5 is exposed by appropriately polishing the surface. Subsequently, an individual semiconductor chip (semiconductor element having columnar electrodes) is obtained through a dicing step.

(2) 중개층을 갖는 반도체 소자의 제조 방법(2) A method of manufacturing a semiconductor device having an intermediate layer

본 발명에 있어서 사용되는 중개층이란, 반도체 소자의 패드 상에 형성되는 비아홀과의 전기적인 접속을 실시하기 위한 개재층을 의미한다. The intermediate | middle layer used in this invention means the intervening layer for performing electrical connection with the via hole formed on the pad of a semiconductor element.

도 4 에 나타내는 바와 같이, 내장하는 반도체 소자 (10) 의 전체면에 증착, 스퍼터링 등을 실시하고, 전체면에 도전성의 금속층 (12, 제 1 박막층) 을 형성시킨다. 그 금속으로서는, 주석, 크롬, 티탄, 니켈, 아연, 코발트, 금, 구리 등이 좋다. 두께로서는, 0.001 ∼ 2.0㎛ 사이에서 형성시키는 것이 좋다. 그 이유는, 금속층의 두께가 그러한 범위 내이면, 전체면에 균일한 막두께의 금속층을 형성하는 것이 용이해져, 막두께의 편차가 적어지기 때문이다. As shown in FIG. 4, vapor deposition, sputtering, etc. are performed on the whole surface of the semiconductor element 10 to be built-in, and the conductive metal layer 12 (1st thin film layer) is formed in the whole surface. As the metal, tin, chromium, titanium, nickel, zinc, cobalt, gold, copper and the like are preferable. As thickness, it is good to form between 0.001-2.0 micrometers. This is because when the thickness of the metal layer is within such a range, it is easy to form a metal layer having a uniform film thickness on the entire surface, and the variation in the film thickness is reduced.

상기 제 1 박막층 (12) 에 의해, 접속 패드 (14) 가 피복되고, 중개층 (20) 과 반도체 소자의 접속 패드 (14) 의 계면 밀착성을 높일 수 있다. 또, 이들의 금속으로 반도체 소자 (10) 의 접속 패드 (14) 를 피복함으로써, 계면으로의 습분 침입을 막아, 패드의 용해, 부식을 방지하여, 신뢰성을 저하시키기 어렵게 할 수 있다. The connection pad 14 is coat | covered with the said 1st thin film layer 12, and the interface adhesiveness of the intermediate | middle layer 20 and the connection pad 14 of a semiconductor element can be improved. In addition, by covering the connection pads 14 of the semiconductor element 10 with these metals, it is possible to prevent moisture intrusion into the interface, to prevent dissolution and corrosion of the pads, thereby making it difficult to lower the reliability.

제 1 박막층 (12) 의 금속으로서는, 크롬, 니켈, 티탄 중 어느 하나의 금속을 사용하는 것이 바람직하다. 그 이유는, 접속 패드 (14) 와 금속층 (12) 의 밀착성이 좋고, 또, 계면으로의 습분 침입을 방지하기 쉽기 때문이다. As a metal of the 1st thin film layer 12, it is preferable to use any one metal of chromium, nickel, and titanium. The reason for this is that the adhesion between the connection pad 14 and the metal layer 12 is good and it is easy to prevent moisture intrusion into the interface.

제 1 박막층 (12) 상에, 스퍼터, 증착, 또는 무전해 도금에 의해 제 2 박막층 (17) 을 형성시킨다. 그 금속으로서는 니켈, 구리, 금, 은 등이 있다. 전기 특성, 경제성, 혹은 후공정에서 형성되는 두께형성층이 주로 구리로 형성되므로, 제 2 박막층 (17) 도 구리를 이용하여 형성하는 것이 바람직하다. On the first thin film layer 12, the second thin film layer 17 is formed by sputtering, vapor deposition, or electroless plating. Examples of the metal include nickel, copper, gold, silver and the like. Since the thickness forming layer formed in an electrical characteristic, economical efficiency, or a post process is mainly formed from copper, it is preferable to also form the 2nd thin film layer 17 using copper.

여기에서 제 2 박막층 (17) 을 형성하는 이유는, 제 1 박막층 (12) 만으로는, 후술하는 두께형성층을 형성하기 위한 전해 도금용의 리드를 얻는 것이 어렵기 때문이다. 제 2 박막층 (17) 은, 두께를 갖는 리드로서 사용된다.The reason for forming the second thin film layer 17 is that, with only the first thin film layer 12, it is difficult to obtain a lead for electroplating for forming a thickness forming layer to be described later. The second thin film layer 17 is used as a lead having a thickness.

제 2 박막층 (17) 의 두께는, 0.01 ∼ 5.0㎛ 의 범위가 바람직하다. 그 이유는, 두께가 그러한 범위 내에서는, 리드로서의 역할을 할 수 있음과 함께, 에칭시, 하층인 제 1 박막층이 보다 많이 깎여 간극이 생기는 경우가 적어지므로, 습분이 침입하기 어려워져, 신뢰성의 저하를 초래하는 경우가 없기 때문이다. As for the thickness of the 2nd thin film layer 17, the range of 0.01-5.0 micrometers is preferable. The reason is that, within such a range, the thickness can play a role as a lead, and during etching, the first thin film layer, which is a lower layer, is more likely to be cut off, resulting in less gaps. This is because no degradation is caused.

상기 제 2 박막층 (17) 상에, 무전해 혹은 전해 도금에 의해 두께를 형성시킨다. 형성되는 금속의 종류로서는 니켈, 구리, 금, 은, 아연, 철 등이 있다. 전기 특성, 경제성, 중개층으로서의 강도나 구조 상의 내성, 혹은 후공정에서 형성되는 빌드업 배선층의 도체층은 주로 구리로 형성되므로, 전해 구리 도금에 의해 형성하는 것이 바람직하다. On the said 2nd thin film layer 17, thickness is formed by electroless plating or electrolytic plating. Examples of the metal to be formed include nickel, copper, gold, silver, zinc and iron. Since the conductor layer of the electrical characteristics, economy, strength as an intermediate | middle layer, structural resistance, or the buildup wiring layer formed in a later process is mainly formed from copper, it is preferable to form by electrolytic copper plating.

두께가 형성된 전해 구리 도금층 (18) 의 두께는, 1 ∼ 20㎛ 의 범위가 바람직하다. 그 이유는, 두께가 그러한 범위 내에서는, 상층의 비아홀과의 접속 신뢰성이 저하되는 경우가 적어지기 때문이다. 또, 에칭시에 언더컷이 발생되는 경우가 적어지고, 형성되는 중개층과 비아홀의 계면에 간극이 발생하는 경우가 적어진다.The thickness of the electrolytic copper plating layer 18 in which thickness was formed has a preferable range of 1-20 micrometers. This is because, within such a range, the thickness of the connection reliability with the upper via holes decreases. In addition, undercut is less likely to occur at the time of etching, and gaps are less likely to occur at the interface between the formed intermediate layer and the via hole.

그 후, 에칭 레지스트를 형성하고, 노광, 현상하여 중개층 이외의 부분의 금속을 노출시켜 에칭을 실시하고, 반도체 소자의 패드 상에 제 1 박막층 (12), 제 2 박막층 (17), 두께형성층 (18) 으로 이루어지는 중개층 (20) 을 형성시킨다. Thereafter, an etching resist is formed, exposed and developed to expose metals other than the intermediate layer to perform etching, and the first thin film layer 12, the second thin film layer 17, and the thickness forming layer are formed on the pad of the semiconductor element. The intermediate | middle layer 20 which consists of 18 is formed.

상기 중개층의 제조 방법 이외에도, 기판의 오목부 내에 반도체 소자를 내장시킨 후, 중개층을 형성해도 되고, 반도체 소자 및 코어 기판 상에 형성한 금속막 상에 드라이 필름 레지스트를 형성하고 중개층에 해당하는 부분을 제거시켜, 전해 도금에 의해 두께를 형성한 후, 레지스트를 박리하여 에칭액에 의해, 동일하게 반도체 소자의 다이패드 상에 중개층을 형성시킬 수도 있다. In addition to the method for producing the intermediate layer, after the semiconductor element is embedded in the recess of the substrate, the intermediate layer may be formed, and a dry film resist is formed on the metal film formed on the semiconductor element and the core substrate to correspond to the intermediate layer. After removing the part to form thickness by electrolytic plating, a resist may be peeled off and an intermediate | middle layer may be similarly formed on the die pad of a semiconductor element by etching liquid.

이어서, 본 발명에 관련된 다층 프린트 배선판을 제조하는 방법의 일례에 대해 구체적으로 설명한다. Next, an example of the method of manufacturing the multilayer printed wiring board which concerns on this invention is demonstrated concretely.

A. 반도체 소자 수용용 기판의 제작A. Fabrication of Semiconductor Device Accepting Substrate

본 발명에 관련된 다층 프린트 배선판을 제조함에 있어서, 그것을 구성하는 반도체 소자 수용용 기판으로서는, 절연성 수지 기재의 편면 혹은 양면에 구리박이 부착되어 이루어지는 제 1 절연성 수지 기재와 제 2 절연성 수지 기재를 적층한 형태의 것을 사용한다.In manufacturing the multilayer printed wiring board which concerns on this invention, as a board | substrate for semiconductor element accommodation which comprises it, the aspect which laminated | stacked the 1st insulating resin base material and 2nd insulating resin base material which copper foil adheres to the single side | surface or both surfaces of an insulating resin base material. Use of

(1) 상기 제 1 절연성 수지 기재는, 예를 들어, 양면 동장 적층판으로 형성할 수 있고, 이와 같은 양면 동장 적층판의 일방의 표면에 레이저 조사를 실시하여, 일방의 구리박 및 수지 절연층을 관통하고 타방의 구리박의 이면에 도달하는 비아홀 형성용 개구 및 차폐 비아 형성용 개구를 형성한다. (1) The said 1st insulating resin base material can be formed with a double-sided copper clad laminated board, for example, performs laser irradiation to one surface of such a double-sided copper clad laminated board, and penetrates one copper foil and resin insulating layer. The via hole forming opening and the shielding via forming opening reaching the rear surface of the other copper foil are formed.

이 때, 차폐 비아 형성용 개구는, 후술하는 바와 같은 반도체 소자 수용용 오목부의 형성 영역 외측에 형성되고, 인접하는 개구끼리 연결된 형태로 형성된다.At this time, the opening for shielding via formation is formed outside the formation region of the recess for accommodating the semiconductor element, which will be described later, and is formed in a form in which adjacent openings are connected.

상기 레이저 조사는, 펄스 발진형 탄산 가스 레이저 가공 장치를 이용하여 실시되고, 그 가공 조건은, 펄스 에너지가 0.5 ∼ 100mJ, 펄스 폭이 1 ∼ 100㎲, 펄스 간격이 0.5ms 이상, 주파수 2000 ∼ 3000Hz, 쇼트 수가 1 ∼ 5 의 범위 내인 것이 바람직하다. The said laser irradiation is performed using a pulse oscillation type carbon dioxide laser processing apparatus, The processing conditions are a pulse energy of 0.5-100 mJ, a pulse width of 1-100 microseconds, a pulse interval of 0.5 ms or more, and a frequency of 2000-3000 Hz. It is preferable that the number of shorts exists in the range of 1-5.

이와 같은 가공 조건 하에서 형성될 수 있는 개구 직경은, 20 ∼ 250㎛ 인 것이 바람직하다. 그 이유는, 구경이 그러한 범위 내에서는, 비아홀 형성이 기술적으로 용이해져, 전기 접속성의 저하를 초래하는 경우가 적어지기 때문이다. 또, 도금에 의한 충전이 용이해지므로, 전기 접속성의 저하를 초래하는 경우가 적어져, 배선의 고밀도화가 용이해지기 때문이다. 구경이 20㎛ 미만에서는, 비아홀 형성이 기술적으로 곤란해지는 경우가 있어, 전기 접속성이 확보되기 어려워지는 경우가 있다. 한편, 구경이 250㎛ 를 초과하면, 도금에서의 충전성에 어려움이 있는 경우가 있고, 전기 접속성이 확보되지 않는 경우가 있고, 배선의 고밀도화를 저해하는 경우도 있기 때문이다. It is preferable that the opening diameter which can be formed under such processing conditions is 20-250 micrometers. The reason for this is that within the range of the aperture, via hole formation is technically facilitated, resulting in less electrical connection. Moreover, since the filling by plating becomes easy, the case where the electrical connection property is reduced is less, and the density of wiring becomes easy. If the aperture is less than 20 µm, via hole formation may be technically difficult, and electrical connectivity may be difficult to secure. On the other hand, when the diameter exceeds 250 µm, the filling property in the plating may be difficult, the electrical connection may not be secured, and the density of the wiring may be hindered.

또한, 레이저 조사에 의해 동장 적층판에 비아홀 형성용 개구 및 차폐 비아 형성용 개구를 형성시키려면, 구리박과 절연성 수지 기재에 동시에 개구를 형성하는 레이저 조사를 실시하는 다이렉트 레이저법과, 비아홀 형성용 개구에 해당하는 구리박 부분을 에칭에 의해 미리 제거한 후에, 절연성 수지 기재에 빔 조사를 실시하는 컨포멀법이 있고, 그 어느 쪽을 이용해도 된다. Further, in order to form the via hole forming opening and the shielding via forming opening in the copper-clad laminate by laser irradiation, the direct laser method of performing laser irradiation to simultaneously form an opening in the copper foil and the insulating resin substrate, and the via hole forming opening After removing the said copper foil part previously by etching, there exists the conformal method which beam-irradiates to an insulating resin base material, and may use either.

(2) 상기 공정에서 형성된 개구 내에 잔류하는 수지 잔재를 제거하기 위해서, 데스미어 처리를 실시하는 것이 바람직하다. (2) In order to remove the resin residue which remains in the opening formed at the said process, it is preferable to perform a desmear process.

이 데스미어 처리는, 산 혹은 산화제 (예를 들어, 크롬산, 과망간산) 의 약액 처리 등의 습식 처리나, 산소 플라즈마 방전 처리, 코로나 방전 처리, 자외선 레이저 처리 또는 엑시머 레이저 처리 등의 건식 처리에 의해 실시된다. This desmear treatment is performed by a wet treatment such as a chemical treatment of an acid or an oxidizing agent (for example, chromic acid or permanganic acid), or a dry treatment such as an oxygen plasma discharge treatment, a corona discharge treatment, an ultraviolet laser treatment or an excimer laser treatment. do.

이들의 데스미어 처리를 선택하는 방법은, 절연성 수지 기재의 종류나, 두께, 개구 직경, 레이저 조건 등에 의해 잔류가 예상되는 스미어량에 따라 선택된다.The method of selecting these desmear processes is selected according to the kind of insulating resin base material, the amount of smear expected to remain | surviving by thickness, aperture diameter, laser conditions, etc.

(3) 상기 데스미어 처리한 기판의 비아홀 형성용 개구 및 측면 금속층인 차폐 비아 형성용 개구에 대해, 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하고, 비아홀 형성용 개구 및 차폐 비아 형성용 개구 내에 전해 구리 도금을 완전히 충전하여, 비아홀 (필드 비아) 및 차폐 비아가 형성된다. (3) An electrolytic copper plating process using copper foil as a plating lead is applied to the opening for via hole formation of the substrate subjected to the desmear treatment and the opening for shielding via formation, which is a side metal layer, to form the opening for via hole formation and the shield via. By completely filling the electrolytic copper plating in the openings, via holes (field vias) and shielding vias are formed.

또한, 경우에 따라서는 전해 구리 도금 처리 후, 기판의 개구 상부로 융기된 전해 구리 도금을, 벨트 샌더 연마, 버프 연마, 에칭 등에 의해 제거하여 평탄화해도 된다. In some cases, after the electrolytic copper plating treatment, the electrolytic copper plating raised to the upper portion of the opening of the substrate may be removed and planarized by belt sander polishing, buff polishing, etching, or the like.

(4) 상기 제 1 절연성 수지 기재의 양면에 레지스트층을 형성하고, 노광·현상 공정을 거쳐, 레지스트 비형성 부분에 대해, 염화 제 2 구리 등으로 이루어지는 에칭액에 의해, 에칭 처리를 실시한다. 그 후, 레지스트를 박리함으로써, 제 1 절연성 수지 기재의 일방의 표면에는, 비아홀 랜드를 포함한 도체 회로, 위치 맞춤용의 위치 결정 마크 등이 형성되고, 타방의 표면에는, 반도체 소자에 관련된 사이즈를 갖는 금속층, 비아홀 랜드를 포함한 도체 회로, 위치 맞춤용의 위치 결정 마크 등이 형성된다. (4) A resist layer is formed on both surfaces of the said 1st insulating resin base material, and it exposes and develops, and an etching process is performed with the etching liquid which consists of a cuprous chloride etc. with respect to a resist non-formation part. Thereafter, by removing the resist, a conductor circuit including a via hole land, a positioning mark for positioning, and the like are formed on one surface of the first insulating resin substrate, and the other surface has a size related to a semiconductor element. A metal layer, a conductor circuit including via hole lands, positioning marks for positioning, and the like are formed.

또한, 복수의 차폐 비아는 서로 연결된 형태로 형성되고, 그들의 일단은, 제 1 절연성 수지 기재의 일방의 표면에 노출되어 있고, 타방은 금속층 표면에 접속되어, 전자 차폐층을 형성하고 있다.Moreover, the some shielding via is formed in the form connected to each other, one end thereof is exposed on one surface of a 1st insulating resin base material, and the other is connected to the metal layer surface, and forms the electron shielding layer.

(5) 상기 제 1 절연성 수지 기재의 금속층이 형성된 측의 표면에 제 2 절연 성 수지 기재를 적층한다. (5) A 2nd insulating resin base material is laminated | stacked on the surface of the side in which the metal layer of the said 1st insulating resin base material was formed.

예를 들어, 접착제층인 프리프레그에 구리박을 중첩시킨 것으로 제 2 절연성 수지 기재를 형성하고, 그것을 제 1 절연성 수지 기재의 편면에 열압착에 의해 적층하여 이루어지는 적층체를 형성한다. For example, the 2nd insulating resin base material is formed by superimposing copper foil on the prepreg which is an adhesive bond layer, and the laminated body formed by laminating | stacking on one side of a 1st insulating resin base material by thermocompression bonding is formed.

(6) 상기 적층체를 구성하는 제 1 절연성 수지 기재의 금속층을 형성한 면에, 상기 (1) 과 동일하게 레이저 조사를 실시하여, 제 2 절연성 수지 기재의 구리박 표면을 관통함과 함께 수지층을 통과하고, 제 1 절연성 수지 기재에 형성된 비아홀 랜드를 포함한 도체 회로에 도달하는 비아홀 형성용 개구를 형성한다. (6) Laser irradiation is performed to the surface in which the metal layer of the 1st insulating resin base material which comprises the said laminated body was formed similarly to said (1), and penetrated the copper foil surface of a 2nd insulating resin base material, An opening for forming a via hole that passes through the ground layer and reaches a conductor circuit including a via hole land formed in the first insulating resin substrate is formed.

이 비아홀 형성용 개구의 가공 조건은, 펄스 에너지가 0.5 ∼ 100mJ, 펄스폭이 1 ∼ 100㎲, 펄스 간격이 0.5ms 이상, 주파수 2000 ∼ 3000Hz, 쇼트 수가 1 ∼ 10 의 범위 내인 것이 바람직하다. It is preferable that the processing conditions of the opening for via hole formation are in the range of 0.5-100 mJ of pulse energy, 1-100 Hz of pulse width, 0.5 ms or more of pulse intervals, frequency 2000-3000 Hz, and the number of shorts 1-10.

또, 상기 가공 조건 하에서 형성될 수 있는 비아홀 형성용 개구의 구경은, 20 ∼ 250㎛ 인 것이 바람직하다. 그 이유는, 구경이 그러한 범위 내에서는, 비아홀 형성이 기술적으로 용이해져, 전기 접속성의 저하를 초래하는 경우가 적어지기 때문이다. 또, 도금에 의한 충전이 용이해지므로, 전기 접속성의 저하를 초래하는 경우가 적어져, 배선의 고밀도화가 용이해지기 때문이다. Moreover, it is preferable that the aperture of the via hole formation opening which can be formed under the said processing conditions is 20-250 micrometers. The reason for this is that within the range of the aperture, via hole formation is technically facilitated, resulting in less electrical connection. Moreover, since the filling by plating becomes easy, the case where the electrical connection property is reduced is less, and the density of wiring becomes easy.

(7) 상기 (6) 의 공정에서 형성된 비아홀 형성용 개구 내에 잔류하는 수지 잔재를 제거하기 위해, 상기 (2) 와 동일하게 데스미어 처리를 실시한다. (7) In order to remove the resin residue which remains in the via hole formation opening formed at the process of said (6), desmear process is performed similarly to said (2).

(8) 이어서, 상기 제 1 절연성 수지 기재의 표면을 보호 필름에 의해 피복한 상태에서, 상기 데스미어 처리한 기판의 구리박면에 대해, 그 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하고, 개구 내에 전해 구리 도금을 완전하게 충전하여, 필드 비아를 형성한다. (8) Next, in the state which covered the surface of the said 1st insulating resin base material with the protective film, the copper foil surface of the said desmear process board | substrate is given the electrolytic copper plating process which makes this copper foil a plating lead, The electrolytic copper plating is completely filled in the openings to form field vias.

또한, 경우에 따라서는 전해 구리 도금 처리 후, 기판의 비아홀 형성용 개구의 상부로 융기된 전해 구리 도금을, 벨트 샌더 연마, 버프 연마, 에칭 등에 의해 제거하여 평탄화해도 된다. In some cases, after the electrolytic copper plating treatment, the electrolytic copper plating raised to the upper portion of the via hole forming opening of the substrate may be removed and flattened by belt sander polishing, buff polishing, etching, or the like.

또, 무전해 도금을 거쳐, 전해 도금을 형성해도 된다. 이 경우에는, 무전해 도금막은, 구리, 니켈, 은 등의 금속을 이용해도 된다. Moreover, you may form electrolytic plating through electroless plating. In this case, a metal such as copper, nickel or silver may be used for the electroless plating film.

(9) 상기 전해 구리 도금막 상에 레지스트층을 형성한다. 레지스트층은 도포여도 되고 미리 필름 형상으로 한 것을 부착하는 어떠한 방법이어도 된다. 이 레지스트 상에 미리 회로가 묘화된 마스크를 탑재하고, 노광, 현상 처리하여 에칭 레지스트층을 형성하고, 에칭 레지스트 비형성 부분의 금속층을 에칭하여, 비아홀 랜드를 포함한 도체 회로를 형성하고, 그 후, 상기 (8) 의 공정에서 부착한 보호 필름을 박리시킨다. (9) A resist layer is formed on the electrolytic copper plating film. The resist layer may be coated or any method of adhering a film-formed material in advance may be used. A mask in which a circuit was drawn in advance was mounted on this resist, and an exposure and development process were carried out to form an etching resist layer, and the metal layer of the etching resist non-formed portion was etched to form a conductor circuit including a via hole land. The protective film affixed at the process of said (8) is peeled.

이 에칭액으로서는, 황산-과산화수소, 과황산염, 염화 제 2 구리, 염화 제 2 철의 수용액에서 선택되는 적어도 1 종의 수용액이 바람직하다. As this etching liquid, at least 1 type of aqueous solution chosen from the aqueous solution of sulfuric acid-hydrogen peroxide, a persulfate, a cupric chloride, and a ferric chloride is preferable.

상기 구리박을 에칭하여 도체 회로를 형성하는 전처리로서, 미세 패턴을 형성하기 쉽게 하기 위해, 미리, 구리박의 표면 전체면을 에칭하여 두께를 조정해도 된다. As a pretreatment which etches the said copper foil and forms a conductor circuit, in order to make it easy to form a fine pattern, you may etch the whole surface of a copper foil in advance and adjust thickness.

상기 도체 회로의 일부로서의 비아홀 랜드는, 그 내경이 비아홀 구경과 거의 동일하거나, 그 외경을 비아홀 직경보다 크게 형성하고, 랜드 직경을 50 ∼ 350㎛ 의 범위로 형성하는 것이 바람직하다. 그 이유는, 랜드 직경이 그러한 범위 내에서는, 비아홀과 랜드의 접속이 저해되는 경우가 적어짐과 함께, 고밀도화를 저해하는 경우도 적어지기 때문이다. The via hole land as a part of the conductor circuit preferably has an inner diameter substantially equal to the via hole diameter, or the outer diameter thereof is larger than the via hole diameter, and the land diameter is preferably in the range of 50 to 350 µm. The reason for this is that within the range of the land diameter, the connection between the via hole and the land is less likely to be inhibited and the density is less likely to be inhibited.

(10) 이어서, 제 1 절연성 수지 기재의 금속층을 형성한 면과 반대측의 표면 영역 (반도체 소자 수용 영역) 에, 예를 들어, 레이저 가공에 의해 수지층을 관통하여 금속층 표면에 도달하는 개구를 형성하고, 그 개구로부터 금속층 표면이 노출되는 오목부를 형성하여, 반도체 소자 수용용 기판으로 한다. 필요에 따라, 레지스트 형성 공정, 에칭 처리 공정을 거쳐, 금속층이 노출되는 오목부를 형성할 수도 있다. (10) Next, an opening is formed in the surface region (semiconductor element accommodating region) on the side opposite to the surface on which the metal layer of the first insulating resin substrate is formed, for example, penetrating the resin layer and reaching the surface of the metal layer by laser processing. Then, a recess is formed in which the surface of the metal layer is exposed from the opening to form a substrate for semiconductor element accommodation. As needed, the recessed part which a metal layer is exposed can also be formed through a resist formation process and an etching process process.

예를 들어, 상기 제 1 절연성 수지 기재와 제 2 절연성 수지 기재의 적층체에, 펄스 발진형 탄산 가스 레이저 가공 장치를 사용한 레이저 조사에 의해, 제 1 절연성 수지 기재의 표면으로부터 수지층을 관통하고 금속층 표면에 도달하는 개구를 형성하여 반도체 소자를 수용 또는 내장시키는 오목부를 형성한다. For example, the metal layer penetrates a resin layer from the surface of a 1st insulating resin base material by the laser irradiation using the pulse oscillation type carbon dioxide laser processing apparatus to the laminated body of the said 1st insulating resin base material and a 2nd insulating resin base material. An opening reaching the surface is formed to form a recess for accommodating or embedding the semiconductor element.

상기 반도체 소자를 수용하는 오목부의 가공 조건은, 펄스 에너지가 0.5 ∼ 100mJ, 펄스폭이 1 ∼ 100㎲, 펄스 간격이 0.5ms 이상, 주파수 2000 ∼ 3000Hz, 쇼트 수가 1 ∼ 10 의 범위 내인 것이 바람직하다. As for the processing conditions of the recessed part which accommodates the said semiconductor element, it is preferable that pulse energy is 0.5-100 mJ, pulse width is 1-100 Hz, pulse interval is 0.5 ms or more, the frequency 2000-3000 Hz, and the number of shorts is 1-10. .

이와 같은 레이저 가공에 의해, 반도체 소자를 내장시키는 오목부가 형성되고, 그 오목부의 저면에는, 금속층 (이 경우에는, 구리박을 가리킨다) 이 노출된다. By such laser processing, the recessed part which embeds a semiconductor element is formed, and the metal layer (in this case, copper foil) is exposed in the bottom face of the recessed part.

B. 반도체 소자의 수용, 매립B. Receiving and embedding semiconductor devices

(11) 상기 A. 의 (1) ∼ (10) 의 공정에 의해 얻어진 반도체 소자 수용용 기판에, 반도체 소자를 매립한다. (11) A semiconductor element is embedded in a substrate for semiconductor element accommodation obtained by the steps (1) to (10) of A. above.

이 매립되는 반도체 소자로서는, 상기 서술한 바와 같이, 접속 패드 상에 미리 주상 전극이 형성된 반도체 소자, 혹은 접속 패드를 피복하는 중개층이 형성된 반도체 소자 중 어느 것이나 사용할 수 있는데, 여기에서는 후자를 사용하는 경우에 대해 설명한다. As the semiconductor element to be embedded, as described above, either a semiconductor element having a columnar electrode formed on the connection pad in advance or a semiconductor element having an intermediate layer covering the connection pad can be used. The case is explained.

이 중개층은, 반도체 소자의 패드와 프린트 배선판의 비아홀을 포함하는 도체 회로를 직접적으로 접속시키기 위해 형성된 중개층으로서, 다이패드 상에, 박막층을 형성하고, 그 박막층 상에 추가로 두께형성층을 형성함으로써 형성되고, 적어도 2 층 이상의 금속층으로 형성하는 것이 바람직하다. This intermediate | middle layer is an intermediate | middle layer formed in order to directly connect the conductor circuit containing the pad of a semiconductor element and the via hole of a printed wiring board, A thin film layer is formed on a die pad, and a thickness forming layer is further formed on this thin film layer. It is preferable to form by forming and to form a metal layer of at least 2 layers or more.

또, 이 중개층은, 반도체 소자의 다이패드보다 큰 사이즈로 형성되는 것이 바람직하다. 그러한 사이즈로 함으로써, 다이패드와의 위치 맞춤이 용이해져, 그 결과, 다이패드와의 전기적 접속성이 향상됨과 함께, 다이패드에 손상을 주지 않고 레이저 조사나 포토 에칭에 의한 비아홀 가공이 가능해진다. 그 때문에, 반도체 소자의 프린트 배선판으로의 매립, 수용, 수용이나 전기적인 접속을 확실하게 실시할 수 있다. Moreover, it is preferable that this intermediate | middle layer is formed in size larger than the die pad of a semiconductor element. By setting it as such a size, alignment with a die pad becomes easy, As a result, the electrical connection with a die pad improves, and via-hole processing by laser irradiation or photoetching is possible without damaging a die pad. Therefore, embedding, accommodating, accommodating, and electrical connection to a printed wiring board of a semiconductor element can be reliably performed.

또, 중개층 상에는, 직접, 프린트 배선판의 도체 회로를 이루는 금속층을 형성하는 것이 가능해진다. Moreover, on the intermediate | middle layer, it becomes possible to form the metal layer which comprises the conductor circuit of a printed wiring board directly.

또, 중개층은, 상기 서술한 바와 같은 제조 방법 이외에도, 반도체 소자의 접속 패드측의 전체 표면 또는 반도체 소자를 매립한 반도체 소자 수용용 기판 상에 형성된 금속막 상에, 드라이 필름으로 이루어지는 레지스트를 형성하고, 중개층에 해당하는 부분을 제거시킨 후, 전해 도금에 의해 두께를 형성하고, 그 후, 레지스트를 박리하여 에칭액에 의해, 동일하게 반도체 소자의 접속 패드 상에 중개층을 형성시킬 수도 있다. Moreover, the intermediate | middle layer forms the resist which consists of dry films on the metal film formed on the whole surface of the connection pad side of a semiconductor element, or the semiconductor element accommodating board | substrate which embedded the semiconductor element other than the manufacturing method as mentioned above. After removing the portion corresponding to the intermediate layer, the thickness may be formed by electroplating, and then the resist may be peeled off to form an intermediate layer on the connection pad of the semiconductor element in the same manner by the etching solution.

(12) 반도체 소자를 수용, 내장한 기판 상에, 절연 수지층을 형성한 후, 상기 A. 의 (1) ∼ (4) 와 동일한 처리를 실시함으로써, 내장된 반도체 소자의 접속 패드 상에 형성된 중개층에 전기적으로 접속되는 비아홀, 반도체 소자 수용용 기판에 형성된 비아홀을 포함하는 도체 회로에 전기적으로 접속되는 비아홀, 및 외측의 도체 회로를 형성할 수 있다. 또한, 절연 수지층과 구리박을 적층시키고, 상기 A. 의 (1) ∼ (4) 와 동일한 처리를 반복하여 실시함으로써, 더욱 다층화된 프린트 배선판을 얻을 수 있다. (12) After forming an insulated resin layer on a substrate in which the semiconductor element is housed and embedded, the same process as in (1) to (4) of A. is performed to form the connection pad of the embedded semiconductor element. The via hole electrically connected to the intermediate layer, the via hole electrically connected to the conductor circuit including the via hole formed in the semiconductor element accommodating substrate, and the outer conductor circuit can be formed. Moreover, a multilayered printed wiring board can be obtained by laminating an insulated resin layer and copper foil and repeating the same process as said (1)-(4) of said A.

상기 서술한 방법은, 절연 수지층의 적층을 순서대로 적층함으로써 절연 수지층의 다층화를 실시하였는데, 필요에 따라, 절연 수지층이 1 단위의 회로 기판을 2 층 이상으로 적층하여, 일괄적으로 가열 압착함으로써, 절연 수지층의 다층화를 실시하는 다층 프린트 배선판으로 해도 된다. In the above-described method, multilayering of the insulating resin layer was carried out by laminating the lamination of the insulating resin layer in order. However, the insulating resin layer laminated two or more units of a circuit board of one unit as needed, and heating them collectively. By crimping | bonding, it is good also as a multilayer printed wiring board which multilayers an insulated resin layer.

(13) 이어서, 가장 외측인 회로 기판의 표면에 솔더 레지스트층을 각각 형성한다. 이 경우, 회로 기판의 외표면 전체에 솔더 레지스트 조성물을 도포하고, 그 도막을 건조시킨 후, 이 도막에, 땜납 패드의 개구부를 묘화한 포토 마스크 필름을 탑재하고 노광, 현상 처리함으로써, 도체 회로의 비아홀 바로 위에 위치하는 도전성 패드 부분을 노출시킨 땜납 패드 개구를 각각 형성한다. 이 경우, 솔더 레지스트층을 드라이 필름화한 것을 부착하고, 노광·현상 혹은 레이저 가공에 의해 개구를 형성시켜도 된다. (13) Next, a soldering resist layer is formed in the surface of the outermost circuit board, respectively. In this case, after apply | coating a soldering resist composition to the whole outer surface of a circuit board, drying the coating film, it mounts the photomask film which draws the opening of a solder pad, and exposes and develops it, Solder pad openings each exposing a conductive pad portion located directly above the via hole are formed. In this case, the thing which dry-formed the soldering resist layer may be affixed, and you may form an opening by exposure, image development, or laser processing.

상기 마스크층의 비형성부로부터 노출된 땜납 패드 상에, 니켈-금 등의 내식층을 형성한다. 이 때, 니켈층의 두께는, 1 ∼ 7㎛ 가 바람직하고, 금층의 두께는 0.01 ∼ 0.1㎛ 가 바람직하다. A corrosion resistant layer such as nickel-gold is formed on the solder pad exposed from the non-formed portion of the mask layer. At this time, the thickness of the nickel layer is preferably 1 to 7 µm, and the thickness of the gold layer is preferably 0.01 to 0.1 µm.

이것 이외에도, 니켈-팔라듐-금, 금 (단층), 은 (단층) 등을 형성해도 된다. 내식층을 형성한 후에, 마스크층을 박리한다. 이로써, 내식층이 형성된 땜납 패드와 내식층이 형성되어 있지 않은 땜납 패드가 혼재하는 프린트 배선판이 된다.In addition to this, nickel-palladium-gold, gold (single layer), silver (single layer), or the like may be formed. After forming a corrosion resistant layer, a mask layer is peeled off. This becomes a printed wiring board in which the solder pad in which a corrosion resistant layer was formed, and the solder pad in which a corrosion resistant layer is not formed are mixed.

(14) 상기 (13) 의 공정에서 얻어진 솔더 레지스트의 개구로부터 비아홀 바로 위에 노출된 땜납 패드 부분에, 땜납체를 공급하고, 이 땜납체의 용융·고화에 의해 땜납 범프를 형성하고, 혹은 도전성 볼 또는 도전성 핀을 도전성 접착제 혹은 땜납층을 이용하여 패드부에 접합하여, 다층 회로 기판이 형성된다. (14) A solder body is supplied from the opening of the solder resist obtained at the process of said (13) to the solder pad part exposed just above a via hole, and a solder bump is formed by melting and solidifying this solder body, or a conductive ball Alternatively, the conductive pins are bonded to the pad portion using a conductive adhesive or a solder layer to form a multilayer circuit board.

상기 땜납체 및 땜납층의 공급 방법으로서는, 땜납 전사법이나 인쇄법을 사용할 수 있다. As the method for supplying the solder body and the solder layer, a solder transfer method or a printing method can be used.

여기에서, 땜납 전사법은, 프리프레그에 땜납박을 부착하고, 이 땜납박을 개구 부분에 상당하는 지점만을 남기고 에칭함으로써, 땜납 패턴을 형성하여 땜납 캐리어 필름으로 하고, 이 땜납 캐리어 필름을, 기판의 솔더 레지스트 개구 부분에 플럭스를 도포한 후, 땜납 패턴이 패드에 접촉하도록 적층하고, 이것을 가열하여 전사하는 방법이다. Here, in the solder transfer method, a solder foil is attached to a prepreg, and the solder foil is etched leaving only a point corresponding to the opening portion, thereby forming a solder pattern to form a solder carrier film, and the solder carrier film is a substrate. After flux is apply | coated to the soldering resist opening part of this, it is a method of laminating | stacking so that a solder pattern may contact a pad and heat and transfer this.

한편, 인쇄법은, 패드에 상당하는 지점에 개구를 형성한 인쇄 마스크 (메탈 마스크) 를 기판에 탑재하고, 땜납 페이스트를 인쇄하여 가열 처리하는 방법이다. 이와 같은 땜납 범프를 형성하는 땜납으로서는, Sn/Ag 땜납, Sn/In 땜납, Sn/Zn 땜납, Sn/Bi 땜납 등을 사용할 수 있고, 그들의 융점은, 적층되는 각 회로 기판간을 접속하는 도전성 범프의 융점보다 낮은 것이 바람직하다. On the other hand, the printing method is a method in which a printing mask (metal mask) having an opening formed at a point corresponding to a pad is mounted on a substrate, and a solder paste is printed to heat treatment. As the solder for forming such a solder bump, Sn / Ag solder, Sn / In solder, Sn / Zn solder, Sn / Bi solder, or the like can be used, and their melting points are conductive bumps connecting the circuit boards to be laminated. It is preferable that it is lower than the melting point of.

(실시예 1-1)(Example 1-1)

(1) 기재의 준비(1) Preparation of Equipment

먼저, 반도체 소자 수용용 기판을 구성하는 프린트 기판을 제작한다. 이 프린트 기판은, 제 1 절연성 기재 (30) 와 제 2 절연성 기재 (40) 로 이루어지고, 그들의 기재를 적층하여 형성한다. 프린트 기판 재질의 일례로서는, 에폭시 계 수지를 유리 클로스에 침투시켜 B 스테이지로 한 프리프레그와, 구리박을 적층하여 가열 프레스함으로써 얻어지는 편면 또는 양면 동장 적층판을 출발 재료로서 사용한다.First, the printed board which comprises the board | substrate for semiconductor element accommodation is produced. This printed board consists of the 1st insulating base material 30 and the 2nd insulating base material 40, These base materials are laminated | stacked and formed. As an example of a printed circuit board material, the prepreg which made the epoxy resin penetrate the glass cloth, and made it into B stage, and the single-sided or double-sided copper clad laminated board obtained by laminating | stacking and heat-pressing copper foil are used as a starting material.

상기 제 1 절연성 기재 (30) 로서, 두께가 60㎛ 인 수지 절연층 (32) 의 양면에, 두께가 15㎛ 인 구리박 (34) 을 부착하여 이루어지는 양면 동장 적층판을 사용한다. 이 적층판의 구리박 (34) 이 15㎛ 보다 두꺼운 것을 사용하고, 에칭 처리에 의해, 구리박의 두께를 15㎛ 로 조정해도 된다 (도 5(a) 참조).As said 1st insulating base material 30, the double-sided copper clad laminated board formed by attaching the copper foil 34 with a thickness of 15 micrometers to both surfaces of the resin insulating layer 32 with a thickness of 60 micrometers is used. You may adjust the thickness of copper foil to 15 micrometers by the etching process using the copper foil 34 of this laminated board thicker than 15 micrometers (refer FIG. 5 (a)).

(2) 비아홀 및 차폐 비아 형성용 개구의 형성(2) formation of openings for forming via holes and shielding vias

상기 제 1 절연성 기재 (30) 의 일방의 구리박 표면에, 탄산 가스 레이저 조사를 실시하여, 구리박 (34) 및 수지 절연층 (32) 을 관통하고 타방의 구리박 표면에 도달하는 비아홀 형성용 개구 (36) 및 차폐 비아 형성용 개구 (37) 를 형성하였다 (도 5(b) 참조).For via-hole formation which irradiates carbon dioxide gas laser irradiation to one copper foil surface of the said 1st insulating base material 30, and penetrates the copper foil 34 and the resin insulation layer 32, and reaches the other copper foil surface. An opening 36 and an opening 37 for forming shield vias were formed (see FIG. 5 (b)).

이 때, 차폐 비아 형성용 개구 (37, 비관통공) 는, 후술하는 바와 같은 반도체 소자 수용용 오목부 형성 영역의 외측에 형성되고, 인접하는 개구끼리 서로 직렬로 연결된 형태로 형성된다. At this time, the openings 37 for shielding via formation (non-penetrating holes) are formed outside of the region for forming a semiconductor element accommodating recess, which will be described later, and are formed in a form in which adjacent openings are connected in series with each other.

또한 그 개구 내를 과망간산의 약액 처리에 의해 데스미어 처리하였다. In addition, the inside of the opening was desmeared by the chemical liquid treatment of permanganic acid.

이 실시예에 있어서는, 비아홀 형성용의 개구 (36) 및 차폐 비아 형성용 개구 (37) 의 형성에는, 히타치 비아사 제조의 고(高)피크 단(短)펄스 발진형 탄산 가스 레이저 가공기를 사용하고, 기재 두께 60㎛ 의 유리 천 에폭시 수지 기재에, 구리박에 다이렉트로, 이하와 같은 조사 조건에서, 레이저빔을 조사하여 100 홀/초의 스피드로, 직경 75㎛ 의 비아홀 형성용 개구 (36) 및 차폐 비아 형성용 개구 (37) 를 형성하였다. In this embodiment, a high peak short pulse oscillation type carbon dioxide laser processing machine manufactured by Hitachi Via Co., Ltd. is used to form the opening 36 for via hole formation and the opening 37 for shielding via formation. The glass cloth epoxy resin substrate having a substrate thickness of 60 µm was directly exposed to a copper foil, and irradiated with a laser beam under the following irradiation conditions, at a speed of 100 holes / sec. And openings 37 for forming shield vias.

(조사 조건) (Investigation condition)

펄스 에너지：0.5 ∼ 100mJPulse energy: 0.5-100mJ

펄스 폭：1 ∼ 100㎲Pulse width: 1 to 100 Hz

펄스 간격：0.7msPulse interval: 0.7ms

주파수：2000HzFrequency: 2000Hz

(3) 전해 구리 도금막의 형성(3) Formation of Electrolytic Copper Plating Film

데스미어 처리를 끝낸 제 1 절연성 기재 (30) 의 비아홀 형성용 개구 (36) 및 차폐 비아 형성용 개구 (37) 를 형성한 구리박면에, 이하와 같은 도금 조건에서, 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하였다. On the copper foil surface which formed the via-hole opening 36 and the shielding via-forming opening 37 of the 1st insulating base material 30 which finished the desmear process, copper foil is made into a plating lead under the following plating conditions. Electrolytic copper plating process was performed.

〔전해 도금액〕[Electrolytic plating solution]

황산 2.24㏖/ℓ Sulfuric acid 2.24 mol / l

황산 구리 0.26㏖/ℓCopper sulfate 0.26 mol / l

첨가제 A (반응 촉진제) 11.0㎖/ℓAdditive A (Reaction Accelerator) 11.0ml / l

첨가제 B (반응 억제제) 10.0㎖/ℓAdditive B (Reaction Inhibitor) 10.0ml / L

〔전해 도금 조건〕[Electrolytic plating condition]

전류 밀도 1A/dm2 Current density 1 A / dm 2

시간 65 분 65 minutes

온도 22±2℃Temperature 22 ± 2 ℃

이와 같은 도금 처리에 의해, 첨가제 A 에 의해 개구 내의 전해 구리 도금막의 형성이 촉진되고, 반대로 첨가제 B 에 의해 주로 구리박 부분에 부착되어, 도금막의 형성이 억제된다. 또, 개구 내가 전해 구리 도금으로 충전되고, 구리박과 거의 동일한 높이가 되면, 첨가제 B 가 부착되므로, 구리박 부분과 동일하게 도금막의 형성이 억제된다. 이로써, 개구 내에 완전하게 전해 구리 도금이 충전됨과 함께, 개구로부터 노출된 전해 구리 도금과 구리박이 거의 평탄하게 형성되었다 (도 5(c) 참조).By such a plating process, formation of the electrolytic copper plating film in an opening is accelerated | stimulated by the additive A, on the contrary, it mainly adheres to the copper foil part by the additive B, and formation of a plating film is suppressed. Moreover, when the inside of an opening is filled with electrolytic copper plating and becomes substantially the same height as copper foil, since the additive B adheres, formation of a plating film is suppressed like the copper foil part. As a result, the electrolytic copper plating was completely filled in the openings, and the electrolytic copper plating and the copper foil exposed from the openings were formed almost flat (see Fig. 5C).

또, 구리박 및 전해 도금막으로 이루어지는 도체층을 에칭에 의해, 두께를 조정해도 된다. 경우에 따라서는 벨트 샌더 연마 및 버프 연마의 물리적 방법에 의해 도체층의 두께를 조정해도 된다. Moreover, you may adjust thickness by etching the conductor layer which consists of copper foil and an electroplating film. In some cases, the thickness of the conductor layer may be adjusted by physical methods of belt sander polishing and buff polishing.

(4) 도체 회로 (필드 비아를 포함한다), 차폐 비아 및 금속층의 형성(4) formation of conductor circuits (including field vias), shielding vias and metal layers

상기 (3) 의 공정을 거친 제 1 절연성 기재 (30) 의 구리박 (34) 및 구리 도금막 상에, 감광성 드라이 필름을 이용하여 에칭 레지스트층 (도시를 생략) 을 형성하였다. 즉, 제 1 절연성 기재 (30) 양면의 구리박면에 에칭 레지스트층을 형성하였다. 그 레지스트층의 두께는, 15 ∼ 20㎛ 의 범위이며, 랜드를 포함하는 도체 회로 및 반도체 소자의 사이즈에 관련한 사이즈의 금속층이 묘화된 마스크를 이용하여 노광·현상을 거치고, 구리박 상에 레지스트 비형성부를 형성하였다.On the copper foil 34 and the copper plating film of the 1st insulating base material 30 which passed through the process of said (3), the etching resist layer (not shown) was formed using the photosensitive dry film. That is, the etching resist layer was formed in the copper foil surface of both surfaces of the 1st insulating base material 30. The thickness of the resist layer is in the range of 15 to 20 µm, through exposure and development using a mask in which a metal layer of a size related to the size of the conductor circuit and the semiconductor element including lands is drawn, and the resist ratio on the copper foil. The formation part was formed.

이어서, 레지스트 비형성부에, 과산화수소수/황산으로 이루어지는 에칭액에 의해 에칭을 실시하여, 비형성부에 해당하는 구리 도금막 및 구리박을 제거한다. Subsequently, the resist non-forming portion is etched with an etching solution composed of hydrogen peroxide / sulfuric acid to remove the copper plating film and copper foil corresponding to the non-forming portion.

그 후, 레지스트를 알칼리액에 의해 박리함으로써, 필드 비아 (39) 의 랜드를 포함하는 도체 회로 (41), 금속층 (42), 차폐 비아 (47) 가 형성된다. 필요에 따라, 더미 패턴이나, 얼라인먼트 마크, 제품 인식 기호 등을 형성할 수 있다. Thereafter, the resist is peeled off with an alkaline liquid, so that the conductor circuit 41, the metal layer 42, and the shielding via 47 including the lands of the field vias 39 are formed. If necessary, dummy patterns, alignment marks, product recognition symbols, and the like can be formed.

또한, 이 공정에 있어서는, 복수의 차폐 비아 (47) 는, 도 1(a) 에 나타나는 바와 같은 직렬로 연결된 형태가 되고, 금속층 (42) 의 표면에 접속되어, 전자 차폐층을 형성한다. In this step, the plurality of shielding vias 47 are in the form of being connected in series as shown in FIG. 1A, and are connected to the surface of the metal layer 42 to form an electron shielding layer.

이로써, 제 1 절연성 기재 (30) 의 표면과 이면에 도체 회로 (41) 가 형성됨과 함께, 이들의 도체 회로 (41) 를 전기적으로 접속하는 필드 비아 (39) 가 형성되고, 또한, 반도체 소자에 접촉하는 금속층 (42) 이 형성되고, 그리고 금속층 (42) 의 표면에 접속되어 전자 차폐층을 구성하는 차폐 비아 (47) 가 형성되어 이루어지는 회로 기판이 얻어진다. Thereby, the conductor circuit 41 is formed in the front surface and the back surface of the 1st insulating base material 30, and the field via 39 which electrically connects these conductor circuits 41 is formed, and also in a semiconductor element The circuit board which the metal layer 42 which contacts is formed, and the shielding via 47 which connects to the surface of the metal layer 42 and comprises an electromagnetic shielding layer is formed is obtained.

또한, 이 회로 기판에 형성되는 금속층 (42) 은, 제 1 절연성 기재의 이면에 형성되고, 반도체 소자를 수용하는 오목부를 형성하는 영역에 상당하는 회로 기판 표면의 구리박 부분은 에칭에 의해 제거된다 (도 5(d) 참조).In addition, the metal layer 42 formed in this circuit board is formed in the back surface of a 1st insulating base material, and the copper foil part of the circuit board surface corresponding to the area | region which forms the recessed part which accommodates a semiconductor element is removed by etching. (See FIG. 5 (d)).

(5) 제 1 절연성 기재와 제 2 절연성 기재의 적층(5) Lamination of the 1st insulating base material and the 2nd insulating base material

상기 제 1 절연성 기재 (30) 에 적층되는 제 2 절연성 기재 (40) 로서는, 두께가 60㎛ 인 수지 절연층 (43) 의 편면에, 두께가 15㎛ 인 구리박 (44) 이 부착되어 이루어지는 편면 동장 적층판을 사용한다.As the 2nd insulating base material 40 laminated | stacked on the said 1st insulating base material 30, the single side | surface which the 15-micrometer-thick copper foil 44 adheres to the single side | surface of the resin insulating layer 43 whose thickness is 60 micrometers. Copper clad laminates are used.

이와 같은 제 2 절연성 기재 (40) 는, 구리박이 형성되어 있지 않은 측의 표면이 제 1 절연성 기재 (30) 의 금속층 (42) 이 형성된 표면에 접촉된 상태에서 적층된다. 제 1 절연성 기재 (30) 와 제 2 절연성 기재 (40) 의 적층은, 이하와 같은 조건에서 양자를 열압착함으로써 이루어진다 (도 5(e) 참조).Such 2nd insulating base material 40 is laminated | stacked in the state which the surface of the side in which the copper foil is not formed contacted with the surface in which the metal layer 42 of the 1st insulating base material 30 was formed. Lamination | stacking of the 1st insulating base material 30 and the 2nd insulating base material 40 is performed by thermocompression bonding both on the following conditions (refer FIG. 5 (e)).

(압착 조건) (Compression conditions)

온도：150 ∼ 180℃Temperature: 150-180 degrees Celsius

프레스 압력：100 ∼ 200kgf/㎠ Press pressure ： 100-200kgf / ㎠

압착 시간：5 ∼ 10분 Crimping time: 5-10 minutes

또한, 이 실시예에서는, 제 1 절연성 기재 (30) 및 제 2 절연성 기재 (40) 를 단층으로 형성시켰는데, 2 층 이상의 복수층으로 형성해도 된다. In addition, although the 1st insulating base material 30 and the 2nd insulating base material 40 were formed in single layer in this Example, you may form in two or more layers.

(6) 비아홀 형성용 개구의 형성(6) Formation of Opening Hole Formation

상기 제 2 절연성 기재 (40) 의 구리박 형성면에 대해, 탄산 가스 레이저 조사를 실시하여, 구리박 (44) 을 관통함과 함께, 수지 절연층 (43) 을 통과하고, 상기 제 1 절연성 기재 (30) 에 형성된 필드 비아 (39) 의 비아 랜드를 포함하는 도체 회로 (41) 표면에 도달하는 비아홀 형성용 개구 (46) 를 형성하였다 (도 5(f) 참조). 또한, 그들 개구 내를 과망간산의 약액 처리에 의해 데스미어 처리하였다.Carbon dioxide laser irradiation is performed to the copper foil formation surface of the said 2nd insulating base material 40, penetrates the copper foil 44, passes through the resin insulating layer 43, and is said 1st insulating base material An opening 46 for via hole formation reaching the surface of the conductor circuit 41 including the via land of the field via 39 formed in the 30 was formed (see FIG. 5 (f)). Moreover, the desmear process was performed in the inside of these openings by the chemical liquid process of permanganic acid.

이 실시예에 있어서, 제 2 절연성 기재 (40) 에 비아홀 형성용의 개구 (46) 를 형성하는 데에는, 히타치 비아사 제조의 고피크 단펄스 발진형 탄산 가스 레이저 가공기를 사용하였다. 제 2 절연성 기재 (40) 의 기재 두께 60㎛ 의 유리 천 에폭시 수지 기재 (43) 에 부착된 구리박 (44) 에 다이렉트로, 이하와 같은 조사 조건에서, 레이저빔을 조사하여 100 홀/초의 스피드로, 직경 75㎛ 의 비아홀 형성용의 개구 (46) 를 형성하였다. In this example, a high peak short pulse oscillation carbon dioxide laser processing machine manufactured by Hitachi Via Co., Ltd. was used to form the opening 46 for via hole formation in the second insulating base 40. The copper foil 44 attached to the glass cloth epoxy resin base material 43 of 60 micrometers in thickness of the base material of the 2nd insulating base material 40 was irradiated with a laser beam on the following irradiation conditions directly, and the speed | rate of 100 holes / sec. Thus, an opening 46 for via hole formation having a diameter of 75 µm was formed.

(조사 조건) (Investigation condition)

펄스 에너지：0.5 ∼ 100mJPulse energy: 0.5-100mJ

펄스 폭：1 ∼ 100㎲Pulse width: 1 to 100 Hz

펄스 간격：0.7msPulse interval: 0.7ms

주파수：2000HzFrequency: 2000Hz

(7) 전해 구리 도금막의 형성(7) Formation of Electrolytic Copper Plating Film

상기 제 1 절연성 기재 (30) 의 표면을 보호 필름 (48) 을 부착하여 피복한 후, 개구 내의 데스미어 처리를 끝낸 제 2 절연성 기재 (40) 의 구리박면에, 이하와 같은 조성의 전해 도금액 용액을 이용하여, 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하였다. After coating the surface of the said 1st insulating base material 30 with the protective film 48 affixed, on the copper foil surface of the 2nd insulating base material 40 which finished the desmear process in an opening, the electrolytic plating solution solution of the following composition The electrolytic copper plating process which used copper foil as a plating lead was performed using this process.

〔전해 도금액〕[Electrolytic plating solution]

황산 2.24㏖/ℓ Sulfuric acid 2.24 mol / l

황산 구리 0.26㏖/ℓCopper sulfate 0.26 mol / l

첨가제 A (반응 촉진제) 11.0㎖/ℓAdditive A (Reaction Accelerator) 11.0ml / l

첨가제 B (반응 억제제) 10.0㎖/ℓAdditive B (Reaction Inhibitor) 10.0ml / L

〔전해 도금 조건〕[Electrolytic plating condition]

전류 밀도 1A/dm2 Current density 1 A / dm 2

시간 65 분 65 minutes

온도 22±2℃Temperature 22 ± 2 ℃

이와 같은 도금 처리에 있어서는, 첨가제 A 에 의해 개구 내의 전해 구리 도금막의 형성이 촉진되고, 반대로 첨가제 B 에 의해 주로 구리박 부분에 부착되어 도금막의 형성이 억제된다. 또, 개구 내가 전해 구리 도금으로 충전되어, 구리박과 거의 동일한 높이가 되면, 첨가제 B 가 부착되므로, 구리박 부분과 동일하게 도금막의 형성이 억제된다. 이로써, 개구 내에 완전하게 전해 구리 도금이 충전됨과 함께, 개구로부터 노출된 전해 구리 도금과 구리박이 거의 평탄하게 형성되었다.In such a plating process, the formation of the electrolytic copper plating film in an opening is accelerated by the additive A, and on the contrary, the additive B mainly adheres to the copper foil part, and formation of the plating film is suppressed. Moreover, when the inside of an opening is filled with electrolytic copper plating and becomes substantially the same height as copper foil, since the additive B adheres, formation of a plating film is suppressed like the copper foil part. Thereby, while electrolytic copper plating was completely filled in the opening, the electrolytic copper plating and copper foil exposed from the opening were formed almost flat.

또, 구리박, 전해 도금막으로 이루어지는 도체층을 에칭에 의해, 두께를 조정해도 된다. 경우에 따라서는 벨트 샌더 연마 및 버프 연마의 물리적 방법에 의해 도체층의 두께를 조정해도 된다. Moreover, you may adjust thickness by etching the conductor layer which consists of copper foil and an electroplating film. In some cases, the thickness of the conductor layer may be adjusted by physical methods of belt sander polishing and buff polishing.

(8) 도체 회로 및 필드 비아의 형성(8) formation of conductor circuits and field vias

상기 (7) 의 공정을 거친 제 2 절연성 기재 (40) 의 구리박 (44) 및 구리 도금 상에, 감광성 드라이 필름을 이용하여 에칭 레지스트층 (도시를 생략) 을 형성하였다. 이 레지스트층의 두께는, 15 ∼ 20㎛ 의 범위이며, 필드 비아의 랜드를 포함하는 도체 회로가 묘화된 마스크를 이용하여, 노광·현상을 거치고, 구리박 상에 레지스트 비형성부를 형성하였다. On the copper foil 44 and copper plating of the 2nd insulating base material 40 which passed the process of said (7), the etching resist layer (not shown) was formed using the photosensitive dry film. The thickness of this resist layer was 15-20 micrometers, and the resist non-formed part was formed on copper foil through exposure and development using the mask to which the conductor circuit containing the land via field via was drawn.

이어서, 레지스트 비형성부에, 과산화수소수/황산으로 이루어지는 에칭액에 의해 에칭을 실시하여, 비형성부에 해당하는 구리 도금막 및 구리박을 제거한다.Subsequently, the resist non-forming portion is etched with an etching solution composed of hydrogen peroxide / sulfuric acid to remove the copper plating film and copper foil corresponding to the non-forming portion.

그 후, 레지스트를 알칼리액에 의해 박리하고, 추가로 상기 (7) 의 공정에서 제 1 절연성 기재 (30) 의 표면에 부착된 보호 필름 (48) 을 박리시킴으로써, 제 2 절연성 기재 (40) 의 편면에 도체 회로 (50) 가 형성됨과 함께, 이들의 도체 회로를 제 1 절연성 기재 (30) 에 형성된 필드 비아 (39) 의 랜드 (41) 에 전기적으로 접속하는 필드 비아 (52) 가 형성된다 (도 5(g) 참조). 필요에 따라, 더미 패턴이나, 얼라인먼트 마크, 제품 인식 기호 등을 형성할 수도 있다. Thereafter, the resist is peeled off with an alkaline liquid, and the protective film 48 attached to the surface of the first insulating base material 30 is further peeled off in the process of (7) above to thereby remove the second insulating base material 40. A conductor circuit 50 is formed on one side, and a field via 52 is formed to electrically connect these conductor circuits to the lands 41 of the field vias 39 formed on the first insulating base 30 ( See FIG. 5 (g)). If necessary, dummy patterns, alignment marks, product recognition symbols, and the like may be formed.

(9) 반도체 소자 수용용 오목부의 형성(9) Formation of recesses for accommodating semiconductor elements

상기 (4) 의 공정에서, 에칭에 의해 구리박 부분이 제거되어 있는 수지 부분에, 탄산 가스 레이저 조사를 실시하여, 수지층을 관통하고 금속층 표면에 도달하는 개구를 형성하고, 그 개구 내에 금속층이 노출되도록 하여, 그 개구의 측면과 금속층 표면 (저면) 에 의해 반도체 소자 (55) 를 내장하기 위한 오목부 (54) 가 형성된다 (도 6(a) 참조).In the step (4), carbon dioxide laser irradiation is applied to the resin portion from which the copper foil portion is removed by etching to form an opening that penetrates the resin layer and reaches the surface of the metal layer. By making it exposed, the recessed part 54 for incorporating the semiconductor element 55 is formed by the side surface of the opening and the metal layer surface (bottom surface) (refer FIG. 6 (a)).

이 실시예에 있어서, 제 1 절연성 기재 (30) 에 반도체 소자 수용용의 오목부 (54) 를 형성하는 데에는, 히타치 비아사 제조의 고피크 단펄스 발진형 탄산 가스 레이저 가공기를 사용하였다. 제 1 절연성 기재 표면의 구리박이 제거된 영역에 대해, 기재 두께 60㎛ 인 유리 천 에폭시 수지 기재에, 이하와 같은 조사 조건에서 레이저빔을 조사하여, 수용해야 할 반도체 소자의 사이즈보다 약간 큰 사이즈로, 깊이가 약 100㎛ 인 반도체 소자 수용용의 오목부 (54) 를 형성하였다. In this embodiment, a high peak short pulse oscillation carbon dioxide laser processing machine manufactured by Hitachi Via Co., Ltd. was used to form the recess 54 for accommodating semiconductor elements in the first insulating base 30. The area | region from which the copper foil on the surface of the 1st insulating base material was removed, the glass cloth epoxy resin base material of 60 micrometers of thicknesses is irradiated with a laser beam under the following irradiation conditions, and it is size slightly larger than the size of the semiconductor element which should be accommodated. And the concave portion 54 for accommodating a semiconductor element having a depth of about 100 μm was formed.

(조사 조건) (Investigation condition)

펄스 에너지：0.5 ∼ 100mJPulse energy: 0.5-100mJ

펄스 폭：1 ∼ 100㎲Pulse width: 1 to 100 Hz

펄스 간격：0.7msPulse interval: 0.7ms

주파수：2000Hz Frequency: 2000Hz

또한, 레이저 가공에 의해 형성된 반도체 소자 수용용의 오목부 (54) 는, 그 저면에 금속층 (42) 이 노출된 상태가 되고, 오목부 (54) 의 깊이는 거의 균일하고, 4개 모서리의 형상도 원호상으로 되어 있지 않았다. Moreover, the recessed part 54 for accommodating semiconductor elements formed by laser processing will be in the state which the metal layer 42 was exposed to the bottom face, and the depth of the recessed part 54 is substantially uniform, and the shape of four corners is Nor was it arcuate.

(10) 주상 전극을 갖는 반도체 소자의 수용(10) accommodation of semiconductor elements having columnar electrodes

상기 (1) ∼ (9) 의 공정에 따라 제작된 반도체 소자 수용용 기판의 오목부 (54) 에 수용, 내장되는 반도체 소자 (55) 로서는, 이하의 (a) ∼ (d) 의 공정에 의해 제작된 주상 전극을 갖는 반도체 소자를 사용하였다.As a semiconductor element 55 accommodated and built into the recessed part 54 of the board | substrate for accommodating semiconductor elements produced according to the process of said (1)-(9), by the process of the following (a)-(d) The semiconductor element which has the produced columnar electrode was used.

(a) 실리콘 기판의 준비(a) Preparation of Silicon Substrate

웨이퍼 상태의 실리콘 기판 (반도체 기판) 상에 접속 패드가 형성되고, 그 상면에 있어서 접속 패드의 중앙부를 제거한 부분에 보호막 (패시베이션막) 이 형성되고, 접속 패드의 중앙부가 보호막에 형성된 개구부를 통하여 노출된 것을 준비한다. A connection pad is formed on the silicon substrate (semiconductor substrate) in a wafer state, and a protective film (passivation film) is formed in the part which removed the center part of the connection pad in the upper surface, and the center part of a connection pad is exposed through the opening part formed in the protective film. Be prepared.

(b) 하지 금속층의 형성(b) Formation of Base Metal Layer

실리콘 기판의 상면 전체에, 스퍼터링에 의해, 두께가 2㎛ 인 구리로 이루어지는 하지 금속층을 형성한다. Sputtering forms the base metal layer which consists of copper with a thickness of 2 micrometers on the whole upper surface of a silicon substrate.

(c) 주상 전극의 형성(c) Formation of Columnar Electrodes

이어서, 하지 금속층의 상면에 아크릴계 수지 등의 감광성 수지로 이루어지는 드라이 필름 레지스트를 라미네이트하여, 두께가 110㎛ 인 도금 레지스트층을 형성한다. 형성해야 할 주상 전극의 높이를 100㎛ 정도로 설정하였다. Subsequently, a dry film resist made of photosensitive resin such as acrylic resin is laminated on the upper surface of the underlying metal layer to form a plating resist layer having a thickness of 110 μm. The height of the columnar electrode to be formed was set to about 100 μm.

이어서, 도금 레지스트층의 패드에 대응하는 부분에 개구를 묘화한 마스크를 이용하여, 노광·현상을 거치고, 레지스트에 개구부가 형성된다. Subsequently, an opening is formed in the resist through exposure and development by using a mask in which the opening is drawn in a portion corresponding to the pad of the plating resist layer.

또한, 하지 금속층에 도금 전류로로서 전해 구리 도금을 실시함으로써, 도금 레지스트층의 개구부 내의 하지 구리층 상면에 구리로 이루어지는 주상 전극을 형성한다. Moreover, electrolytic copper plating is performed to a base metal layer as a plating current furnace, and the columnar electrode which consists of copper is formed in the upper surface of the base copper layer in the opening part of a plating resist layer.

마지막으로, 도금 레지스트층을 박리하고, 주상 전극을 마스크로 하여 하지 금속층의 불필요한 부분을 에칭하여 제거하면, 주상 전극 하에만 하지 금속층이 잔존된다. Finally, when the plating resist layer is peeled off and the unnecessary portion of the underlying metal layer is etched and removed using the columnar electrode as a mask, the underlying metal layer remains only under the columnar electrode.

(d) 밀봉막의 형성(d) Formation of sealing film

상기 (c) 에서 얻어진 실리콘 기판의 상면측에 에폭시 수지나 폴리이미드 등으로 이루어지는 절연 수지인 밀봉막을 형성한다. 이 상태에 있어서, 주상 전극의 상면이 밀봉막에 의해 덮인 경우에는, 표면을 적절히 연마함으로써, 주상 전극의 상면을 노출시킨다. The sealing film which is insulating resin which consists of an epoxy resin, a polyimide, etc. is formed in the upper surface side of the silicon substrate obtained by said (c). In this state, when the upper surface of the columnar electrode is covered with the sealing film, the upper surface of the columnar electrode is exposed by appropriately polishing the surface.

이어서, 다이싱 공정에 의해, 개개의 반도체 칩 (반도체 장치) 이 얻어진다. 이 때, 주상 전극을 갖는 반도체 소자의 두께는 100㎛ 로 형성하였다. Subsequently, individual semiconductor chips (semiconductor devices) are obtained by a dicing process. At this time, the thickness of the semiconductor element which has columnar electrode was formed in 100 micrometers.

상기 (a) ∼ (d) 의 공정에 의해 제작한 반도체 소자 (55) 의 하면측에, 열경화형의 접착제, 그 일례로서 에폭시 수지의 일부를 아크릴화한 열경화형 수지로 이루어지는 접착제를 실시하여, 두께가 30 ∼ 50㎛ 인 접착제층 (56) 을 형성하였다.On the lower surface side of the semiconductor element 55 produced by the process of said (a)-(d), the adhesive agent which consists of a thermosetting adhesive and the thermosetting resin which acrylated a part of epoxy resin as an example is given, and thickness The adhesive bond layer 56 of 30-50 micrometers was formed.

그 후, 반도체 소자 수용용 기판의 오목부 (54) 에 수용한 후, 100 ∼ 200 도 사이에서 열처리를 실시하고, 접착제층 (56) 을 경화시켰다. 이로써, 반도체 소자 (55) 가 내장된 기판 (60) 이 얻어졌다 (도 6(b) 참조).Then, after accommodating in the recessed part 54 of the board | substrate for semiconductor element accommodation, heat processing was performed between 100-200 degree | times, and the adhesive bond layer 56 was hardened. Thereby, the board | substrate 60 in which the semiconductor element 55 was built was obtained (refer FIG. 6 (b)).

이 때, 반도체 소자의 주상 전극 (58) 의 선단과 기판의 상면은 거의 동일면상이 되었다. 즉, 반도체 소자 (55) 에는 경사는 없었다. At this time, the front-end | tip of the columnar electrode 58 of a semiconductor element and the upper surface of the board | substrate became substantially the same surface. That is, there was no inclination in the semiconductor element 55.

(11) 적층 공정(11) lamination process

상기 (10) 에서 얻어진 기판 (60) 상에 프리프레그 등의 접착재층 (62) 을 사이에 두고, 그 위에 두께가 60㎛ 인 수지 절연층 (64) 의 편면에, 두께가 15㎛ 인 구리박 (66) 이 부착되어 이루어지는 편면 동장 적층판을 적층하고 (도 6(c) 참조), 이하와 같은 조건에서, 화살표 방향으로 가열 프레스를 실시하여 다층화하였다 (도 6(d) 참조).Copper foil of 15 micrometers in thickness on the single side | surface of the resin insulating layer 64 whose thickness is 60 micrometers on it on the board | substrate 60 obtained by said (10), and between adhesive material layers 62, such as prepregs, on it. A single-sided copper clad laminate having (66) attached thereto was laminated (see Fig. 6 (c)), and subjected to heat pressing in the direction of the arrow under the following conditions, thereby multilayering (see Fig. 6 (d)).

(프레스 조건) (Press condition)

온도：80 ∼ 250℃Temperature: 80-250 degrees Celsius

압력：1.0 ∼ 5.0kgf/㎠ Pressure: 1.0 to 5.0kgf / ㎠

프레스 시간：10 ∼ 60 분Press time: 10-60 minutes

(12) 비아홀 형성용 개구의 형성(12) Formation of Opening Holes

상기 (6) 의 공정과 동일하게 하여, 구리박 (66) 을 관통함과 함께, 수지 절연층 (64) 을 통과하고, 반도체 소자 수용용 기판을 이루는 제 1 절연성 기재에 형성된 비아 랜드를 포함하는 도체 회로 (41), 및 반도체 소자 상의 패드 상에 형성된 주상 전극 (58) 에 각각 도달하는 비아홀 형성용 개구 (70 및 72) 를 형성하였다 (도 7(a) 참조). 이 때의 레이저 조사 조건은, 상기 (6) 의 공정과 동일하였다. 또한, 그들 개구 내를 과망간산의 약액 처리에 의해 데스미어 처리하였다. In the same manner as in the above (6), the via land penetrates through the copper foil 66, passes through the resin insulating layer 64, and includes a via land formed on the first insulating base forming the substrate for semiconductor element accommodating. Via holes forming openings 70 and 72 reaching the conductor circuit 41 and columnar electrodes 58 formed on the pads on the semiconductor elements, respectively, were formed (see Fig. 7 (a)). The laser irradiation conditions at this time were the same as the process of said (6). Moreover, the desmear process was performed in the inside of these openings by the chemical liquid process of permanganic acid.

(13) 전해 구리 도금막의 형성(13) Formation of Electrolytic Copper Plating Film

개구 내의 데스미어 처리를 끝낸 구리박면에, 이하와 같은 조성을 갖는 전해 구리 도금 용액을 이용하고, 구리박을 도금 리드로 하는 전해 구리 도금 처리를 실시하였다. The electrolytic copper plating process which made copper foil a plating lead was performed to the copper foil surface which finished the desmear process in an opening using the electrolytic copper plating solution which has the following composition.

〔전해 도금액〕[Electrolytic plating solution]

황산 2.24㏖/ℓ Sulfuric acid 2.24 mol / l

황산 구리 0.26㏖/ℓCopper sulfate 0.26 mol / l

첨가제 A (반응 촉진제) 10.0㎖/ℓAdditive A (Reaction Accelerator) 10.0 ml / l

첨가제 B (반응 억제제) 10.0㎖/ℓAdditive B (Reaction Inhibitor) 10.0ml / L

〔전해 도금 조건〕[Electrolytic plating condition]

전류 밀도 1A/dm2 Current density 1 A / dm 2

시간 65 분 65 minutes

온도 22±2℃Temperature 22 ± 2 ℃

이와 같은 도금 처리에 있어서는, 첨가제 A 에 의해 개구 내의 전해 구리 도금막의 형성이 촉진되고, 반대로 첨가제 B 에 의해 주로 구리박 부분에 부착되어, 도금막의 형성이 억제된다. 또, 개구 내가 전해 구리 도금으로 충전되고, 구리박과 거의 동일한 높이가 되면, 첨가제 B 가 부착되므로, 구리박 부분과 동일하게 도금막의 형성이 억제된다. 이로써, 개구 내에 완전히 전해 구리 도금이 충전됨과 함께, 개구로부터 노출된 전해 구리 도금과 구리박이 거의 평탄하게 형성되었다.In such a plating process, the formation of the electrolytic copper plating film in an opening is accelerated by the additive A, and on the contrary, it is mainly attached to the copper foil part by the additive B, and formation of a plating film is suppressed. Moreover, when the inside of an opening is filled with electrolytic copper plating and becomes substantially the same height as copper foil, since the additive B adheres, formation of a plating film is suppressed like the copper foil part. Thereby, while electrolytic copper plating was fully filled in the opening, the electrolytic copper plating and copper foil exposed from the opening were formed almost flat.

또, 구리박, 전해 도금막으로 이루어지는 도체층을 에칭에 의해, 두께를 조정해도 된다. 경우에 따라서는 벨트 샌더 연마 및 버프 연마의 물리적 방법에 의해 도체층의 두께를 조정해도 된다. Moreover, you may adjust thickness by etching the conductor layer which consists of copper foil and an electroplating film. In some cases, the thickness of the conductor layer may be adjusted by physical methods of belt sander polishing and buff polishing.

이로써, 개구 내에 전해 구리 도금을 완전히 충전하고, 도체 회로가 접속되는 비아홀과 반도체 소자의 호스트와 접속되는 비아홀이 형성된다. This completely fills the electrolytic copper plating in the opening, and forms a via hole to which the conductor circuit is connected and a via hole to be connected to the host of the semiconductor element.

(14) 도체 회로의 형성(14) formation of conductor circuits

상기 (13) 의 공정을 거친 구리박 및 구리 도금 상에, 감광성 드라이 필름을 이용하여 에칭 레지스트층을 형성하였다. 이 레지스트층의 두께는, 15 ∼ 20㎛ 의 범위이며, 필드 비아의 랜드를 포함하는 도체 회로가 묘화된 마스크를 이용하여, 노광·현상을 거치고, 구리박 상에 레지스트 비형성부를 형성하였다. On the copper foil and copper plating which passed the process of said (13), the etching resist layer was formed using the photosensitive dry film. The thickness of this resist layer was 15-20 micrometers, and the resist non-formed part was formed on copper foil through exposure and development using the mask to which the conductor circuit containing the land via field via was drawn.

이어서, 레지스트 비형성부에, 과산화수소수/황산으로 이루어지는 에칭액에 의해, 에칭을 실시하여, 비형성부에 해당하는 구리 도금막 및 구리박을 제거한다.Subsequently, the resist non-forming portion is etched with an etching solution composed of hydrogen peroxide / sulfuric acid to remove the copper plating film and copper foil corresponding to the non-forming portion.

그 후, 레지스트를 알칼리액에 의해 박리함으로써, 반도체 소자 수용용 기판을 피복하여 형성한 수지 절연층 (64) 상에 도체 회로 (74) 가 형성됨과 함께, 이 도체 회로 (74) 를 반도체 소자 내장 기판 (60) 에 형성된 필드 비아의 랜드 (41) 에 전기적으로 접속하는 필드 비아 (76) 나, 반도체 소자 (55) 의 패드 상에 형성된 주상 전극 (58) 에 전기적으로 접속되는 필드 비아 (78) 가 각각 형성된다. 또한, 필요에 따라, 더미 패턴이나, 얼라인먼트 마크, 제품 인식 기호 등을 형성할 수도 있다. Thereafter, the resist is peeled off with an alkaline liquid, whereby the conductor circuit 74 is formed on the resin insulating layer 64 formed by covering the semiconductor element accommodating substrate, and the conductor circuit 74 is embedded in the semiconductor element. Field vias 76 electrically connected to lands 41 of field vias formed in the substrate 60, and field vias 78 electrically connected to columnar electrodes 58 formed on the pads of the semiconductor element 55. Are each formed. Moreover, a dummy pattern, an alignment mark, a product recognition symbol, etc. can also be formed as needed.

또한, 필요에 따라, 상기 (11) ∼ (14) 의 공정을 반복함으로써, 보다 다층화된 프린트 배선판을 얻을 수 있다. Moreover, the multilayered printed wiring board can be obtained by repeating the process of said (11)-(14) as needed.

또한, 이와 같은 적층화에 있어서, 비아홀의 방향이 동일 방향이 되도록 적층해도 되거나, 반대 방향이 되도록 적층해도 된다. 또, 이들 이외의 조합에 의해 다층화해도 된다. In this lamination, the via holes may be laminated in the same direction or may be laminated in the opposite direction. Moreover, you may multilayer by the combination of these.

(15) 솔더 레지스트층의 형성(15) Formation of Solder Resist Layer

상기 (1) ∼ (14) 의 공정에 의해 얻어진 다층화 기판의 최상층 및 최하층에 위치하는 회로 기판의 표면에, 솔더 레지스트층 (80) 을 형성하였다. 필름화된 솔더 레지스트를 부착하거나, 혹은 미리 점도가 조정된 바니시에 의해 도포함으로써 기판 상에, 솔더 레지스트층 (80) 을 20 ∼ 30㎛ 의 두께로 형성한다. The soldering resist layer 80 was formed in the surface of the circuit board located in the uppermost layer and the lowest layer of the multilayered board | substrate obtained by the process of said (1)-(14). The soldering resist layer 80 is formed in the thickness of 20-30 micrometers on a board | substrate by affixing a filmed soldering resist or apply | coating with a varnish with which viscosity was adjusted previously.

이어서, 70℃ 에서 20 분간, 100℃ 에서 30 분간의 건조 처리를 실시한 후, 크롬층에 의해 솔더 레지스트 개구부의 원 패턴 (마스크 패턴) 이 묘화된 두께 5mm 의 소다 라임 유리 기판을, 크롬층이 형성된 측을 솔더 레지스트층에 밀착시켜 1000mJ/㎠ 의 자외선으로 노광하고, DMTG 현상 처리하였다. 또한, 120℃ 에서 1 시간, 150℃ 에서 3 시간의 조건으로 가열 처리하고, 패드 부분에 대응한 개구 (82) 를 갖는 (개구 직경 200㎛) 솔더 레지스트층 (80, 두께 20㎛) 을 형성한다. Subsequently, after performing a drying process for 20 minutes at 70 degreeC for 30 minutes at 100 degreeC, the chromium layer formed the soda-lime glass substrate of thickness 5mm in which the original pattern (mask pattern) of the soldering resist opening part was drawn by the chromium layer. The side was brought into close contact with the solder resist layer and exposed to ultraviolet light of 1000 mJ / cm 2, followed by DMTG development. Furthermore, it heat-processes on 120 degreeC for 1 hour and 150 degreeC for 3 hours, and forms the soldering resist layer 80 (opening diameter 200 micrometers) which has the opening 82 corresponding to a pad part, and forms thickness 20 micrometers. .

또한, 다층화 기판의 최상층 및 최하층에 위치하는 회로 기판의 표면에, 솔더 레지스트층을 형성하기 전에, 필요에 따라, 조화(粗化)층을 형성할 수도 있다.Moreover, a roughening layer can also be formed as needed before forming a soldering resist layer on the surface of the circuit board located in the uppermost layer and the lowermost layer of a multilayered board | substrate.

이 경우에는, 솔더 레지스트층 상에 감광성 수지로 이루어지는 드라이 필름 상태가 된 마스크층을 형성한다. 필름화된 마스크층을 부착하거나, 혹은 미리 점도가 조정된 바니시에 의해 도포함으로써 솔더 레지스트층 상에, 마스크층을 10 ∼ 20㎛ 의 두께로 형성하였다. In this case, the mask layer which became the dry film state which consists of photosensitive resin is formed on a soldering resist layer. The mask layer was formed in the thickness of 10-20 micrometers on the soldering resist layer by sticking the filmed mask layer or apply | coating with the varnish with which the viscosity was adjusted previously.

이어서, 80℃ 에서 30 분간의 건조 처리를 실시한 후, 크롬층에 의해 마스크층의 형성 패턴 (마스크 패턴) 이 묘화된 두께 5mm 의 소다 라임 유리 기판을, 크롬층이 형성된 측을 솔더 레지스트층에 밀착시켜 800mJ/㎠ 의 자외선으로 노광하고 DMTG 현상 처리하였다. 또한, 120℃ 에서 1 시간의 조건에서 가열 처리하여, 솔더 레지스트층 (두께 20㎛) 을 형성하였다. Subsequently, after performing a drying process at 80 degreeC for 30 minutes, the soda-lime glass substrate of thickness 5mm in which the formation pattern (mask pattern) of the mask layer was drawn by the chromium layer was closely adhered to the soldering resist layer on the side in which the chromium layer was formed. It was made to expose by ultraviolet-ray of 800mJ / cm <2>, and it developed by DMTG. Furthermore, it heat-processed on 120 degreeC on the conditions of 1 hour, and formed the soldering resist layer (thickness 20 micrometers).

(16) 내식층의 형성(16) Formation of corrosion resistant layer

다음으로, 솔더 레지스트층 (80) 을 형성한 기판을, 염화 니켈 30g/ℓ, 하이포아인산 나트륨 10g/ℓ, 시트르산 나트륨 10g/ℓ 로 이루어지는 pH=5 의 무전해 니켈 도금액에 20 분간 침지하여, 개구부에 두께 5㎛ 의 니켈 도금층을 형성하였다. Next, the board | substrate with which the soldering resist layer 80 was formed is immersed for 20 minutes in the electroless nickel plating liquid of pH = 5 which consists of 30 g / l of nickel chlorides, 10 g / l of sodium hypophosphite, and 10 g / l of sodium citrate, and an opening part. A nickel plating layer having a thickness of 5 μm was formed on the substrate.

또한, 그 기판을, 시안화 금 칼륨 2g/ℓ, 염화 암모늄 75g/ℓ, 시트르산 나트륨 50g/ℓ, 하이포아인산 나트륨 10g/ℓ 로 이루어지는 무전해 금 도금액에 93℃ 의 조건에서 23 초간 침지하고, 니켈 도금층 상에 두께 0.03㎛ 의 금 도금층을 형성하여, 니켈 도금층과 금 도금층으로 이루어지는 피복 금속층 (도시를 생략) 을 형성하였다. Further, the substrate was immersed in an electroless gold plating solution consisting of 2 g / l of gold potassium cyanide, 75 g / l of ammonium chloride, 50 g / l of sodium citrate, and 10 g / l of sodium hypophosphite for 23 seconds at a temperature of 93 ° C., and the nickel plating layer A gold plated layer having a thickness of 0.03 μm was formed on the coating layer to form a coating metal layer (not shown) including a nickel plated layer and a gold plated layer.

(17) 땜납층의 형성(17) Formation of Solder Layer

그리고, 최상층의 다층 회로 기판을 덮는 솔더 레지스트층 (80) 의 개구 (82) 로부터 노출되는 땜납 패드에 대해, 융점이 약 183℃ 인 Sn/Pb 땜납 혹은 Sn/Ag/Cu 로 이루어지는 땜납 페이스트를 인쇄하고, 183℃ 에서 리플로우함으로써, 땜납층 (84) 을 형성하였다. Then, a solder paste made of Sn / Pb solder or Sn / Ag / Cu having a melting point of about 183 ° C. is printed on the solder pad exposed from the opening 82 of the solder resist layer 80 covering the uppermost multilayer circuit board. And the solder layer 84 was formed by reflow at 183 degreeC.

(실시예 1-2) (Example 1-2)

이하의 (a) ∼ (c) 의 공정에서 제작한, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. The same process as in Example 1-1, except that the semiconductor element 55 having the intermediate layer produced in the steps (a) to (c) below was embedded in the recess 42 of the substrate for semiconductor element accommodating. Was carried out to manufacture a multilayer printed wiring board.

(a) 접속 패드 및 배선 패턴 상에 보호막이 형성된 반도체 소자 상에 스퍼터링에 의해, 전체면에 걸쳐, 두께가 0.1㎛ 의 크롬 박막과, 그 위에 두께가 0.5㎛ 인 구리 박막층의 2 층을 진공 챔버 내에서 연속하여 형성시킨다. (a) Sputtering on a semiconductor device having a protective film formed on a connection pad and a wiring pattern, a vacuum chamber is formed over two surfaces of a chromium thin film having a thickness of 0.1 μm and a copper thin film layer having a thickness of 0.5 μm thereon. Formed continuously within.

(b) 그 후, 드라이 필름을 사용한 레지스트층을 박막층 상에 형성시킨다. 중개층을 형성하는 부분이 묘화된 마스크를 그 레지스트층 상에 탑재하고, 노광, 현상을 거쳐, 레지스트 비형성부를 형성시킨다. 전해 구리 도금을 실시하여 레지스트 비형성부에, 두께가 9㎛ 인 두께형성층 (전해 구리 도금막) 을 형성한다.(b) Then, the resist layer using a dry film is formed on a thin film layer. The mask in which the portion forming the intermediate layer is drawn is mounted on the resist layer, and the resist non-forming portion is formed through exposure and development. Electrolytic copper plating is performed to form a thickness forming layer (electrolytic copper plating film) having a thickness of 9 µm in the resist non-forming portion.

(c) 도금 레지스트를 알칼리 용액 등으로 제거한 후, 도금 레지스트 하의 금속막을 에칭액에 의해 제거함으로써, 반도체 소자의 패드 상에 중개층을 형성한다. (c) After removing the plating resist with an alkaline solution or the like, the intermediate layer is formed on the pad of the semiconductor element by removing the metal film under the plating resist with an etching solution.

이로써, 세로 5mm×가로 5mm, 두께가 100㎛ 인 반도체 소자를 얻을 수 있었다.Thereby, the semiconductor element of length 5 mm x width 5 mm and thickness 100 micrometers was obtained.

(실시예 1-3) (Example 1-3)

차폐 비아를, 도 1(c) 에 나타낸 바와 같은 지그재그 배열로 형성한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.A multilayer printed wiring board was produced in the same manner as in Example 1-1 except that the shielding vias were formed in a zigzag arrangement as shown in Fig. 1 (c).

(실시예 1-4) (Examples 1-4)

차폐 비아를, 도 1(c) 에 나타낸 바와 같은 지그재그 배열로 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. Example 1- except that the shielding vias were formed in a zigzag arrangement as shown in Fig. 1 (c), and the semiconductor element 55 having the intermediate layer was embedded in the recess 42 of the substrate for semiconductor element accommodating. The same process as 1 was carried out to produce a multilayer printed wiring board.

(실시예 2-1) (Example 2-1)

실시예 1-1 의 상기 (9) 의 공정에 있어서, 이하와 같은 레이저 조사 조건에 의해, 반도체 소자 수용용의 오목부의 측면에 85 도의 테이퍼를 형성한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. In the process of the above (9) of Example 1-1, the same treatment as in Example 1-1 except that a taper of 85 degrees is formed on the side surface of the recess for accommodating the semiconductor element under the following laser irradiation conditions. Was carried out to manufacture a multilayer printed wiring board.

(조사 조건) (Investigation condition)

펄스 에너지：95mJPulse energy: 95mJ

펄스 폭：90㎲Pulse width: 90Hz

펄스 간격：0.7msPulse interval: 0.7ms

주파수：2000HzFrequency: 2000Hz

(실시예 2-2) (Example 2-2)

실시예 1-1 의 상기 (9) 의 공정에 있어서, 이하와 같은 레이저 조사 조건에 의해, 반도체 소자 수용용 오목부의 측면에 85 도의 테이퍼를 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 1-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. In the process of said (9) of Example 1-1, the taper of 85 degree is formed in the side surface of the recessed part for semiconductor element accommodation by the following laser irradiation conditions, and the semiconductor element 55 which has an intermediate | middle layer is semiconductor Except having embedded in the recessed part 42 of the element accommodating board | substrate, the process similar to Example 1-1 was performed and the multilayer printed wiring board was manufactured.

(조사 조건) (Investigation condition)

펄스 에너지：80mJPulse energy: 80mJ

펄스 폭：100㎲Pulse width: 100Hz

펄스 간격：0.7msPulse interval: 0.7ms

주파수：2000HzFrequency: 2000Hz

(실시예 2-3) (Example 2-3)

차폐 비아를, 도 1(c) 에 나타낸 바와 같은 지그재그 배열로 형성한 것 이외에는, 실시예 2-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다.A multilayer printed wiring board was produced in the same manner as in Example 2-1 except that the shielding vias were formed in a zigzag arrangement as shown in Fig. 1 (c).

(실시예 2-4) (Example 2-4)

차폐 비아를, 도 1(c) 에 나타낸 바와 같은 지그재그 배열 (지그재그 배열) 로 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 2-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. The shielding vias were formed in a zigzag arrangement (zigzag arrangement) as shown in Fig. 1 (c), and the semiconductor element 55 having an intermediate layer was embedded in the recess 42 of the semiconductor element accommodating substrate. The same process as in Example 2-1 was conducted to manufacture a multilayer printed wiring board.

(실시예 3-1)(Example 3-1)

(1) 차폐 비아를 형성하지 않은 것 이외에는, 실시예 1-1 의 (1) ∼ (9) 의 공정과 동일한 처리를 실시하여, 제 1 절연성 기재 (30) 에 반도체 소자 수용용의 오목부 (54) 가 형성된 기판을 제작하였다 (도 8(a) ∼ 도 9(a) 참조).(1) Except not forming a shielding via, the same treatment as in (1) to (9) of Example 1-1 was carried out, and the recessed portion for accommodating semiconductor elements in the first insulating substrate 30 ( 54) was formed (see Figs. 8 (a) to 9 (a)).

(2) 상기 기판의 양면에 대해, 두께 15㎛ 의 드라이 필름 레지스트를 라미네이트하여 레지스트층 (49) 을 형성하고, 제 1 절연성 기재 (30) 에 형성된 오목부 (54) 및 그 개구 주연부가 노출된 레지스트 비형성부를 형성하였다. (2) On both sides of the substrate, a dry film resist having a thickness of 15 µm was laminated to form a resist layer 49, and the concave portion 54 formed in the first insulating base 30 and its opening peripheral portion were exposed. A resist non-forming portion was formed.

(3) 상기 레지스트 비형성부의 표면에, 팔라듐 촉매를 부여함으로써, 오목부 (54) 의 내벽면 및 그 개구 주연부의 표면에 촉매핵을 부착시켰다. (3) By providing a palladium catalyst to the surface of the resist non-formed portion, a catalyst nucleus was attached to the inner wall surface of the recess 54 and the surface of the opening peripheral portion thereof.

(4) 이어서, 상기 공정에서 촉매를 부여한 기판을, 이하와 같은 조성을 갖는 무전해 구리 도금 수용액 내에 침지하고, 오목부 (54) 의 내벽면 및 그 개구 주연부의 표면에, 두께 0.5 ∼ 3.0㎛ 의 무전해 구리 도금막 (57a) 을 형성하였다.(4) Subsequently, the board | substrate which provided the catalyst in the said process is immersed in the electroless copper plating aqueous solution which has the following composition, and is 0.5-3.0 micrometers in thickness on the inner wall surface of the recessed part 54, and the surface of the opening peripheral part. An electroless copper plating film 57a was formed.

(무전해 구리 도금액) (Electroless Copper Plating Solution)

황산 구리：0.03㏖/ℓCopper sulfate: 0.03 mol / l

EDTA：0.200㏖/ℓEDTA: 0.200 mol / l

HCHO：0.18g/l HCHO ： 0.18g / l

NaOH：0.100㏖/ℓNaOH: 0.100 mol / l

α,α'-비피리딜：100mg/l α, α'-bipyridyl: 100 mg / l

폴리에틸렌글리콜：0.10g/lPolyethylene glycol: 0.10 g / l

(도금 조건) (Plating conditions)

34℃ 의 액온에서 40 분40 minutes at 34 ℃

(5) 이어서, 이하와 같은 조성을 갖는 전해 구리 도금 수용액 및 도금 조건에서 전해 구리 도금을 실시하여, 레지스트 비형성부에, 전해 구리 도금막 (57b) 을 형성하였다. (5) Next, electrolytic copper plating was performed in the electrolytic copper plating aqueous solution and plating conditions which have the following compositions, and the electrolytic copper plating film 57b was formed in the resist non-formation part.

(전해 구리 도금액) (Electrolytic Copper Plating Solution)

황산：2.24㏖/ℓ Sulfuric acid: 2.24 mol / l

황산 구리：0.26㏖/ℓCopper sulfate: 0.26 mol / l

첨가제：19.5㎖/ℓAdditive: 19.5 ml / l

(아트텍 재팬사 제조, 상품명：카파라시드 GL)(Arttec Japan company make, brand name: capara seed GL)

(전해 도금 조건) (Electrolytic plating condition)

전류 밀도：1A/dm2 Current density: 1A / dm 2

시간：35±5 분 Time ： 35 ± 5 minutes

온도：22±2℃Temperature: 22 ± 2 degrees Celsius

(6) 그 후, 알칼리에 의해 도금 레지스트 (49) 를 박리 제거함으로써, 오목부의 내벽면 (저면 및 측면) 및 오목부의 개구 주연부에 무전해 구리 도금막 (57a) 과 전해 구리 도금막 (57b) 으로 이루어지는 차폐용 금속층 (57) 이 형성된다 (도 9(b) 참조).(6) Thereafter, the plating resist 49 is peeled off by alkali to thereby remove the electroless copper plated film 57a and the electrolytic copper plated film 57b from the inner wall surfaces (bottom and side surfaces) of the recesses and the opening peripheral portions of the recesses. A shielding metal layer 57 is formed (see Fig. 9B).

또한, 오목부의 저면에 노출되는 평탄한 표면을 갖는 금속층 (42) 의 표면은, 무전해 구리 도금막 (57a) 에 의해 피복되고, 그 무전해 구리 도금막 (57a) 상에 전해 구리 도금막 (57b) 이 형성되어 차폐용 금속층 (57) 을 형성하고 있다.In addition, the surface of the metal layer 42 having the flat surface exposed on the bottom surface of the concave portion is covered by the electroless copper plating film 57a, and the electrolytic copper plating film 57b on the electroless copper plating film 57a. ) Is formed to form a shielding metal layer 57.

(7) 또한, 실시예 1-1 의 (10) ∼ (17) 의 공정과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다 (도 9(c) ∼ 도 10(d) 참조).(7) Moreover, the process similar to the process of (10)-(17) of Example 1-1 was performed, and the multilayer printed wiring board was manufactured (refer FIG. 9 (c)-FIG. 10 (d)).

(실시예 3-2) (Example 3-2)

중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. Except having embedded the semiconductor element 55 which has an intermediate | middle layer in the recessed part 42 of the semiconductor element accommodating board | substrate, the same process as Example 3-1 was performed and the multilayer printed wiring board was manufactured.

(실시예 3-3) (Example 3-3)

차폐용 금속층을 니켈에 의해 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. The same process as in Example 3-1 was carried out except that the shielding metal layer was formed of nickel, and the semiconductor element 55 having the intermediate layer was embedded in the recess 42 of the semiconductor element accommodating substrate. A wiring board was manufactured.

(실시예 3-4) (Example 3-4)

차폐용 금속층을 은에 의해 형성하고, 중개층을 갖는 반도체 소자 (55) 를 반도체 소자 수용용 기판의 오목부 (42) 에 매립한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. The same process as in Example 3-1 was carried out except that the shielding metal layer was formed of silver and the semiconductor element 55 having the intermediate layer was embedded in the recess 42 of the semiconductor element accommodating substrate. A wiring board was manufactured.

(실시예 4-1) (Example 4-1)

상기 (9) 의 공정에 있어서, 이하와 같은 레이저 조사 조건에 의해, 반도체 소자 수용용 오목부의 측면에 85 도의 테이퍼를 형성한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. In the process of (9), the same process as in Example 3-1 was carried out except that the taper of 85 degrees was formed on the side surface of the recess for accommodating the semiconductor element under the following laser irradiation conditions, thereby forming a multilayer printed wiring board. Prepared.

(실시예 4-2) (Example 4-2)

상기 (9) 의 공정에 있어서, 이하와 같은 레이저 조사 조건에 의해, 반도체 소자 수용용 오목부 (42) 의 측면에 85 도의 테이퍼를 형성하고, 또한 중개층을 갖는 반도체 소자 (55) 를 오목부 (42) 에 매립한 것 이외에는, 실시예 3-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. In the process of the above (9), the semiconductor device 55 having the intermediate layer is formed with a taper of 85 degrees on the side surface of the recess 42 for semiconductor element accommodating under the following laser irradiation conditions. Except for embedding in (42), the same treatment as in Example 3-1 was carried out to produce a multilayer printed wiring board.

(실시예 4-3) (Example 4-3)

차폐용 금속층을 니켈로 형성하고, 또한 중개층을 갖는 반도체 소자 (55) 를 오목부 (42) 에 매립한 것 이외에는, 실시예 4-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. A multilayer printed wiring board was produced in the same manner as in Example 4-1 except that the shielding metal layer was formed of nickel and the semiconductor element 55 having the intermediate layer was embedded in the recessed portion 42.

(실시예 4-4) (Example 4-4)

차폐용 금속층을 은으로 형성하고, 또한 중개층을 갖는 반도체 소자 (55) 를 오목부 (42) 에 매립한 것 이외에는, 실시예 4-1 과 동일한 처리를 실시하여 다층 프린트 배선판을 제조하였다. The same process as in Example 4-1 was carried out except that the shielding metal layer was formed of silver and the semiconductor element 55 having the intermediate layer was buried in the recess 42 to manufacture a multilayer printed wiring board.

(비교예 1-1) (Comparative Example 1-1)

제 1 절연성 수지 기재에 형성하는 오목부를 오목 가공에 의해 형성하고, 그 오목부의 저면이 제 2 절연성 수지 기재에 도달하지 않는 형태로 하는 것, 오목부의 저부에 표면이 평탄한 금속층을 형성하지 않는 것, 또한 차폐 비아를 형성하지 않는 것 이외에는, 실시예 1-1 과 동일하게 하여 다층 프린트 배선판을 제조하였다.Forming a recess formed in the first insulating resin substrate by concave processing, and forming a bottom surface of the recess not reaching the second insulating resin substrate, not forming a metal layer having a flat surface at the bottom of the recess, A multilayer printed wiring board was produced in the same manner as in Example 1-1 except that the shielding via was not formed.

(비교예 1-2) (Comparative Example 1-2)

제 1 절연성 수지 기재에 형성하는 오목부를 오목 가공에 의해 형성하고, 그 오목부의 저면이 제 2 절연성 수지 기재에 도달하지 않는 형태로 하는 것, 오목부의 저부에 표면이 평탄한 금속층을 형성하지 않는 것, 또한 차폐 비아를 형성하지 않는 것 이외에는, 실시예 1-2 와 동일하게 하여 다층 프린트 배선판을 제조하였다.Forming a recess formed in the first insulating resin substrate by concave processing, and forming a bottom surface of the recess not reaching the second insulating resin substrate, not forming a metal layer having a flat surface at the bottom of the recess, A multilayer printed wiring board was produced in the same manner as in Example 1-2 except that the shielding via was not formed.

상기 각 실시예 1-1 ∼ 실시예 4-4 및 비교예 1-1 ∼ 비교예 1-2 에 따라 제조된 다층 프린트 배선판에 대해, 이하의 항목 A ∼ C 에 대한 평가 시험을 실시하였다. 각 평가 시험의 결과는, 표 1 에 나타낸다. The evaluation test about the following items A-C was performed about the multilayer printed wiring board manufactured according to said each Example 1-1-Example 4-4 and Comparative Example 1-1-Comparative Example 1-2. The results of each evaluation test are shown in Table 1.

A. 구동 시험A. Drive Test

반도체 소자를 구동시켜, 1GHz 하에 있어서의 신호선의 파형을 측정하였다. 구동시키고 나서, 최초 20 분간에 있어서의 파형 흐트러짐의 유무를 확인하였다. 이 신호선의 파형이 흐트러지는 것이, 반도체 소자에서 오작동이 발생하는 것을 의미하는 것이며, 본 시험은 반도체 소자의 오작동을 확인하는 시험이라고 할 수 있다. The semiconductor element was driven and the waveform of the signal line under 1 GHz was measured. After the drive, the presence or absence of waveform disturbance in the first 20 minutes was confirmed. Disturbance of the waveform of this signal line means that a malfunction occurs in a semiconductor element, and this test can be said to confirm the malfunction of a semiconductor element.

이 시험 결과는, 파형 흐트러짐의 유무에 따라 다음과 같이 평가되었다. The test results were evaluated as follows depending on the presence or absence of waveform disturbances.

20 분간 파형 흐트러짐 없음：○No waveform disturbance for 20 minutes ： ○

15분 이후에 파형 흐트러짐을 확인：△Confirm the waveform is disturbed after 15 minutes ： △

15분 이전에 파형 흐트러짐을 확인：×Confirm the waveform is disturbed 15 minutes before

B. 신뢰성 시험ⅠB. Reliability TestⅠ

이하와 같은 시험 조건에서의 고온 고습 바이어스 시험을 실시하고, 시험 종료 후, 2 시간 방치시킨 후에 도통 시험을 실시하여, 반도체 소자 오작동의 유무를 평가하였다. The high temperature, high humidity bias test was performed under the following test conditions, and after completion | finish of the test, it left to stand for 2 hours, the conduction test was performed, and the presence or absence of the malfunction of a semiconductor element was evaluated.

(시험 조건) (Exam conditions)

온도：85℃Temperature: 85 degrees Celsius

습도：85%RHHumidity: 85% RH

인화 전압：5.5VPrint voltage: 5.5V

시험 시간：500 시간, 1000 시간, 1500 시간Examination time: 500 hours, 1000 hours, 1500 hours

C. 신뢰성 시험 ⅡC. Reliability Test II

130℃／3 분 ⇔ -55℃／3 분을 1 사이클로 한 사이클 시험을 2000 사이클까지 실시하고, 1000 사이클 이후 200 사이클마다, 시험 종료 후, 2 시간 방치시킨 후에, 도통 시험을 실시하여, 저항 변화율 (신뢰성 시험을 실시하기 전에 측정한 저항값을 초기치로 하고, 그 변화를 100 분율로 산출하였다) 이 20% 를 초과한 회로의 유무를 측정하고, 20% 를 초과한 사이클 수를 비교하였다. The cycle test which carried out 130 degreeC / 3 minute (s) as 1 cycle of -55 degreeC / 3 minutes was performed to 2000 cycles, and after conducting a test for 2 hours after completion | finish of every 200 cycles after 1000 cycles, a conduction test was performed and resistance change rate (The resistance value measured before the reliability test was taken as an initial value, and the change was calculated by a fraction of 100.) The presence or absence of the circuit exceeding 20% was measured, and the number of cycles exceeding 20% was compared.

Figure 112011014774133-pat00001
Figure 112011014774133-pat00001

상기 각 평가 시험의 결과로부터, 상기 각 실시예에서는, 비교예와 비교하여 전기 접속성이나 접속 신뢰성이 확보된다는 것이 확인되었다. From the result of each said evaluation test, it was confirmed that in each said Example, electrical connection property and connection reliability are ensured compared with a comparative example.

이상 설명한 바와 같이, 본 발명에 관련된 다층 프린트 배선판은, 반도체 소자를 수용하는 오목부를 기판에 형성하고, 그 오목부를 둘러싼 수지 절연층에 전자 차폐층을 형성한 것이며, 오목부에 내장된 반도체 소자를 전자파로부터 효과적으로 차폐할 수 있기 때문에, 신호 지연이나 오작동 등의 문제 발생을 줄일 수 있는 반도체 소자 실장 기판에 적용할 수 있다.
As explained above, the multilayer printed wiring board which concerns on this invention formed the recessed part which accommodates a semiconductor element in a board | substrate, the electron shielding layer was formed in the resin insulation layer surrounding the recessed part, and the semiconductor element embedded in the recessed part Since it can shield effectively from electromagnetic waves, it can apply to the semiconductor element mounting board | substrate which can reduce the occurrence of a problem, such as a signal delay and a malfunction.

Claims (32)

반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판으로서,
상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에, 복수의 비관통공의 내벽이 금속으로 피복된 형태, 복수의 비관통공 내에 금속이 충전된 형태, 복수의 금속의 주상체 형태에서 선택되는 적어도 1 개의 형태로 형성된 측면 금속층이, 전자 차폐층으로서 형성되어 있고,
상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.As a multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on the resin insulating layer in which a semiconductor element is accommodated, and are electrically connected through a via hole,
The semiconductor element is embedded in a recess formed in the resin insulating layer, and the inner wall of the plurality of non-through holes is covered with a metal in a resin insulating layer surrounding the recess, a form in which a metal is filled in the plurality of non-through holes, and a plurality of The side metal layer formed in at least one form selected from the columnar body form of the metal is formed as an electron shielding layer,
The said recessed part is formed with the taper which a tip becomes wider as the side surface moves upward from a bottom face, The multilayer printed wiring board characterized by the above-mentioned. 제 1 항에 있어서,
상기 측면 금속층은, 적어도 그 일부분이 서로 연결되어 있는, 다층 프린트 배선판.The method of claim 1,
And the side metal layer is connected at least a portion thereof to each other. 제 1 항에 있어서,
상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인, 다층 프린트 배선판.The method of claim 1,
The columnar body is a multilayer printed wiring board having at least one shape selected from cylinders, elliptic cylinders, and polygonal columns. 제 1 항에 있어서,
상기 전자 차폐층은, 상기 오목부의 저면에 위치하는 수지 절연층에 형성된 하부 금속층, 또는 상기 오목부 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것을 특징으로 하는 다층 프린트 배선판.The method of claim 1,
The said electromagnetic shielding layer contains the lower metal layer formed in the resin insulating layer located in the bottom face of the said recessed part, or the lower metal layer formed in the resin insulating layer located under the bottom of the said recessed part, The multilayer printed wiring board characterized by the above-mentioned. 제 4 항에 있어서,
상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것을 특징으로 하는 다층 프린트 배선판.The method of claim 4, wherein
The electromagnetic shielding layer is a multilayer printed wiring board, characterized in that the side metal layer and the lower metal layer is connected. 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판으로서,
상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 반도체 소자에 접속되는 비아홀은, 도전성 재료가 충전되어 이루어지는 필드 비아의 형태로 형성되고, 상기 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되어 있고,
상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.As a multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on the resin insulating layer in which a semiconductor element is accommodated, and are electrically connected through a via hole,
The semiconductor element is embedded in a recess formed in the resin insulating layer, and the via hole connected to the semiconductor element is formed in the form of a field via in which a conductive material is filled, and an electron shielding layer is formed in the resin insulating layer surrounding the recess. Formed,
The said recessed part is formed with the taper which a tip becomes wider as the side surface moves upward from a bottom face, The multilayer printed wiring board characterized by the above-mentioned. 제 6 항에 있어서,
상기 필드 비아의 표면은 평탄한, 다층 프린트 배선판.The method according to claim 6,
And the surface of the field via is flat. 제 6 항에 있어서,
상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는, 다층 프린트 배선판.The method according to claim 6,
The said electromagnetic shielding layer is a multilayer printed wiring board which consists of a side metal layer and a lower metal layer. 제 6 항에 있어서,
상기 전자 차폐층은, 복수의 비관통공의 내벽 표면이 금속에 의해 피복된 형태, 복수의 비관통공 내에 금속이 충전된 형태, 복수의 주상체 형태에서 선택되는 적어도 1 개의 형태로 형성된 측면 금속층인, 다층 프린트 배선판.The method according to claim 6,
The electromagnetic shielding layer is a side metal layer formed in at least one form selected from the form in which the inner wall surfaces of the plurality of non-through holes are covered with metal, the metal is filled in the plurality of non-through holes, and the plurality of columnar bodies. Multilayer printed wiring board. 제 9 항에 있어서,
상기 측면 금속층은, 적어도 그 일부분이 서로 연결되어 있는, 다층 프린트 배선판.The method of claim 9,
And the side metal layer is connected at least a portion thereof to each other. 제 9 항에 있어서,
상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인, 다층 프린트 배선판.The method of claim 9,
The columnar body is a multilayer printed wiring board having at least one shape selected from cylinders, elliptic cylinders, and polygonal columns. 제 8 항에 있어서,
상기 전자 차폐층은, 상기 오목부의 저면에 위치하는 하부 금속층, 또는 상기 오목부 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것을 특징으로 하는 다층 프린트 배선판.The method of claim 8,
The said electromagnetic shielding layer contains the lower metal layer located in the bottom face of the said recessed part, or the lower metal layer formed in the resin insulation layer located below the bottom of the said recessed part, The multilayer printed wiring board characterized by the above-mentioned. 제 8 항에 있어서,
상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것을 특징으로 하는 다층 프린트 배선판.The method of claim 8,
The electromagnetic shielding layer is a multilayer printed wiring board, characterized in that the side metal layer and the lower metal layer is connected. 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판으로서,
상기 반도체 소자는, 상기 수지 절연층에 형성된 오목부 내에 내장되고, 상기 다른 수지 절연층은 섬유 기재를 함유하고, 또한 반도체 소자에 접속되는 비아홀이 형성되고, 상기 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되어 있고,
상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.As a multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on the resin insulating layer in which a semiconductor element is accommodated, and are electrically connected through a via hole,
The said semiconductor element is built in the recessed part formed in the said resin insulating layer, The said other resin insulating layer contains a fiber base, and the via hole connected to a semiconductor element is formed, and the electromagnetic shielding is carried out in the resin insulating layer surrounding the said recessed part. Layer is formed,
The said recessed part is formed with the taper which a tip becomes wider as the side surface moves upward from a bottom face, The multilayer printed wiring board characterized by the above-mentioned. 제 14 항에 있어서,
상기 비아홀은, 도전성 재료가 충전되어 이루어지는 필드 비아의 형태로 형성되고, 또한 그 필드 비아의 표면은 평탄한, 다층 프린트 배선판.The method of claim 14,
The via hole is formed in the form of a field via in which a conductive material is filled, and the surface of the via is flat. 제 14 항에 있어서,
상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는, 다층 프린트 배선판.The method of claim 14,
The said electromagnetic shielding layer is a multilayer printed wiring board which consists of a side metal layer and a lower metal layer. 제 14 항에 있어서,
상기 전자 차폐층은, 복수의 비관통공의 내벽 표면이 금속에 의해 피복된 형태, 복수의 비관통공 내에 금속이 충전된 형태, 복수의 주상체 형태에서 선택되는 적어도 1 개의 형태로 형성된 측면 금속층인, 다층 프린트 배선판.The method of claim 14,
The electromagnetic shielding layer is a side metal layer formed in at least one form selected from the form in which the inner wall surfaces of the plurality of non-through holes are covered with metal, the metal is filled in the plurality of non-through holes, and the plurality of columnar bodies. Multilayer printed wiring board. 제 17 항에 있어서,
상기 측면 금속층은, 적어도 그 일부분이 서로 연결되어 있는, 다층 프린트 배선판.The method of claim 17,
And the side metal layer is connected at least a portion thereof to each other. 제 17 항에 있어서,
상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인, 다층 프린트 배선판.The method of claim 17,
The columnar body is a multilayer printed wiring board having at least one shape selected from cylinders, elliptic cylinders, and polygonal columns. 제 14 항에 있어서,
상기 전자 차폐층은, 상기 오목부의 저면에 위치하는 수지 절연층에 형성된 하부 금속층, 또는 상기 오목부 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것을 특징으로 하는 다층 프린트 배선판.The method of claim 14,
The said electromagnetic shielding layer contains the lower metal layer formed in the resin insulating layer located in the bottom face of the said recessed part, or the lower metal layer formed in the resin insulating layer located under the bottom of the said recessed part, The multilayer printed wiring board characterized by the above-mentioned. 제 16 항에 있어서,
상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것을 특징으로 하는 다층 프린트 배선판.17. The method of claim 16,
The electromagnetic shielding layer is a multilayer printed wiring board, characterized in that the side metal layer and the lower metal layer is connected. 반도체 소자가 수용되어 있는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판으로서,
상기 반도체 소자는, 수지 절연층에 형성된 오목부 내에 내장되고, 그 오목부를 둘러싼 수지 절연층에 전자 차폐층이 형성되고, 전자 차폐층으로서 반도체 소자의 하부에 하부 금속층이 배치되고, 그 하부 금속층은, 상기 오목부 저면의 면적보다 큰 면적이고,
상기 오목부는, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지며 형성되어 있는 것을 특징으로 하는 다층 프린트 배선판.As a multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on the resin insulating layer in which a semiconductor element is accommodated, and are electrically connected through a via hole,
The semiconductor element is embedded in a recess formed in the resin insulating layer, an electron shielding layer is formed in the resin insulating layer surrounding the recess, a lower metal layer is disposed below the semiconductor element as the electron shielding layer, and the lower metal layer is Is larger than the area of the bottom of the recess,
The said recessed part is formed with the taper which a tip becomes wider as the side surface moves upward from a bottom face, The multilayer printed wiring board characterized by the above-mentioned. 제 22 항에 있어서,
상기 비아홀은, 도전성 재료가 충전되어 이루어지는 필드 비아의 형태로 형성되고, 또한 그 필드 비아의 표면은 평탄한, 다층 프린트 배선판.The method of claim 22,
The via hole is formed in the form of a field via in which a conductive material is filled, and the surface of the via is flat. 제 22 항에 있어서,
상기 하부 금속층은, 압연 구리박으로 형성되어 있는, 다층 프린트 배선판.The method of claim 22,
The lower metal layer is a multilayer printed wiring board formed of rolled copper foil. 제 22 항에 있어서,
상기 전자 차폐층은, 측면 금속층과 하부 금속층으로 이루어지는, 다층 프린트 배선판.The method of claim 22,
The said electromagnetic shielding layer is a multilayer printed wiring board which consists of a side metal layer and a lower metal layer. 제 22 항에 있어서,
상기 전자 차폐층은, 복수의 비관통공의 내벽 표면이 금속에 의해 피복된 형태, 복수의 비관통공 내에 금속이 충전된 형태, 복수의 주상체 형태에서 선택되는 적어도 1 개의 형태로 형성된 측면 금속층인, 다층 프린트 배선판.The method of claim 22,
The electromagnetic shielding layer is a side metal layer formed in at least one form selected from the form in which the inner wall surfaces of the plurality of non-through holes are covered with metal, the metal is filled in the plurality of non-through holes, and the plurality of columnar bodies. Multilayer printed wiring board. 제 26 항에 있어서,
상기 측면 금속층은, 적어도 그 일부분이 서로 연결되어 있는, 다층 프린트 배선판.The method of claim 26,
And the side metal layer is connected at least a portion thereof to each other. 제 26 항에 있어서,
상기 주상체는, 원기둥, 타원기둥, 다각기둥에서 선택되는 적어도 1 개의 형상인, 다층 프린트 배선판.The method of claim 26,
The columnar body is a multilayer printed wiring board having at least one shape selected from cylinders, elliptic cylinders, and polygonal columns. 제 22 항에 있어서,
상기 전자 차폐층은, 상기 오목부의 저면에 위치하는 수지 절연층에 형성된 하부 금속층, 또는 상기 오목부 저면의 하방에 위치하는 수지 절연층에 형성된 하부 금속층을 포함하고 있는 것을 특징으로 하는 다층 프린트 배선판.The method of claim 22,
The said electromagnetic shielding layer contains the lower metal layer formed in the resin insulating layer located in the bottom face of the said recessed part, or the lower metal layer formed in the resin insulating layer located under the bottom of the said recessed part, The multilayer printed wiring board characterized by the above-mentioned. 제 25 항에 있어서,
상기 전자 차폐층은, 상기 측면 금속층과 상기 하부 금속층이 연결되어 이루어지는 것을 특징으로 하는 다층 프린트 배선판.The method of claim 25,
The electromagnetic shielding layer is a multilayer printed wiring board, characterized in that the side metal layer and the lower metal layer is connected. 반도체 소자가 수용되어 이루어지는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판을 제조하는 방법으로서,
수지 절연층의 일면에 적어도 도체 회로와, 금속층을 형성함과 함께, 그 타면에 적어도 도체 회로와, 상기 금속층에 대향하는 위치에 도체 회로 비형성 영역을 형성하고, 추가로 상기 타면의 도체 회로와 상기 일면의 도체 회로를 전기적으로 접속하는 비아홀 및 상기 타면의 도체 회로 비형성 영역의 외측에 있어서 수지 절연층을 관통하고 상기 일면의 금속층에 도달하는 비아홀을 도금에 의해 형성하여 제 1 절연성 수지 기재를 형성하는 공정,
수지 절연층의 일면에 구리박이 부착되어 이루어지는 제 2 절연성 수지 기재를, 그 수지면을 상기 제 1 절연성 수지 기재에 압착하여 일체화시키는 공정,
상기 제 2 절연성 수지 기재에 도체 회로를 형성함과 함께, 그 도체 회로와 전기적으로 접속하는 비아홀을 형성하는 공정,
상기 제 1 절연성 수지 기재의 도체 회로 비형성 영역에, 수지 절연층 표면으로부터 오목부를 형성하는 공정으로서, 상기 오목부가, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지도록 형성되는, 오목부를 형성하는 공정,
반도체 소자를 상기 오목부 내에 수용하고, 접착제를 이용하여 접착시키는 공정,
상기 반도체 소자를 피복하여 다른 수지 절연층을 형성하고, 비아홀을 형성하는 공정을 적어도 포함한, 다층 프린트 배선판의 제조 방법.As a method of manufacturing a multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on a resin insulating layer in which a semiconductor element is accommodated, and are electrically connected through a via hole.
At least a conductor circuit and a metal layer are formed on one surface of the resin insulating layer, at least a conductor circuit is formed on the other surface thereof, and a conductor circuit non-formed region is formed at a position opposite to the metal layer. A via hole for electrically connecting the conductor circuit on one surface and a via hole penetrating the resin insulating layer outside the conductor circuit non-forming region on the other surface and reaching the metal layer on the one surface by plating is formed to form a first insulating resin substrate. Forming process,
A process of compressing and integrating a second insulating resin substrate formed of copper foil on one surface of the resin insulating layer by bonding the resin surface to the first insulating resin substrate;
Forming a conductor circuit on the second insulating resin substrate and forming a via hole electrically connected to the conductor circuit;
A step of forming a recess from the surface of the resin insulating layer in the conductor circuit non-formed region of the first insulating resin substrate, wherein the recess is formed so as to have a taper whose end is widened as the side faces upward from the bottom surface. Forming a recess,
Accommodating a semiconductor element in the concave portion and adhering with an adhesive;
The manufacturing method of the multilayer printed wiring board which includes the process of covering the semiconductor element, forming another resin insulating layer, and forming a via hole. 반도체 소자가 수용되어 이루어지는 수지 절연층 상에, 다른 수지 절연층과 도체 회로가 형성되고, 비아홀을 통하여 전기적으로 접속되어 이루어지는 다층 프린트 배선판을 제조하는 방법으로서,
수지 절연층의 일면에 적어도 도체 회로와, 금속층을 형성함과 함께, 그 타면에 적어도 도체 회로와, 상기 금속층에 대향하는 위치에 도체 회로 비형성 영역을 형성하고, 추가로 상기 타면의 도체 회로와 상기 일면의 도체 회로를 전기적으로 접속하는 비아홀을 도금에 의해 형성하여 제 1 절연성 수지 기재를 형성하는 공정,
수지 절연층의 일면에 구리박이 부착되어 이루어지는 제 2 절연성 수지 기재를, 그 수지면을 상기 제 1 절연성 수지 기재에 압착하여 일체화하는 공정,
상기 제 2 절연성 수지 기재의 일면에 도체 회로를 형성함과 함께, 그 도체 회로와 상기 제 1 절연성 수지 기재에 형성된 비아홀을 전기적으로 접속하는 비아홀을 도금에 의해 형성하는 공정,
상기 제 1 절연성 수지 기재의 도체 회로 비형성 영역에 오목부를 형성하는 공정으로서, 상기 오목부가, 그 측면이 저면으로부터 상방을 향함에 따라 끝이 넓어지는 테이퍼를 가지도록 형성되는, 오목부를 형성하는 공정,
상기 오목부를 피복하는 금속층을 도금에 의해 형성하는 공정,
반도체 소자를 상기 오목부 내에 수용하고, 접착제를 이용하여 상기 오목부의 금속층에 고정시키는 공정,
상기 반도체 소자를 피복하여 다른 수지 절연층을 형성하고, 전기적으로 접속하는 비아홀을 도금에 의해 형성하는 공정을 적어도 포함한, 다층 프린트 배선판의 제조 방법.

As a method of manufacturing a multilayer printed wiring board in which another resin insulating layer and a conductor circuit are formed on a resin insulating layer in which a semiconductor element is accommodated, and are electrically connected through a via hole.
At least a conductor circuit and a metal layer are formed on one surface of the resin insulating layer, at least a conductor circuit is formed on the other surface thereof, and a conductor circuit non-formed region is formed at a position opposite to the metal layer. Forming a via hole for electrically connecting the conductor circuit on one surface by plating to form a first insulating resin base material,
Compressing and integrating the second insulating resin substrate formed by copper foil on one surface of the resin insulating layer to the first insulating resin substrate,
Forming a conductor circuit on one surface of the second insulating resin base material and forming a via hole for electrically connecting the conductor circuit and the via hole formed in the first insulating resin base material by plating;
A process of forming a recess in a non-conductor circuit-formed region of the first insulating resin substrate, wherein the recess is formed to have a taper whose end is widened as its side faces upward from the bottom. ,
Forming a metal layer covering the recess by plating;
Accommodating a semiconductor element in the recess, and fixing it to the metal layer of the recess using an adhesive;
The manufacturing method of the multilayer printed wiring board which coat | covers the said semiconductor element, forms the other resin insulating layer, and forms the via hole which electrically connects by plating at least.

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