KR102333097B1

KR102333097B1 - Printed circuit board and method of manufacturing the same, and electronic component module

Info

Publication number: KR102333097B1
Application number: KR1020150029994A
Authority: KR
Inventors: 백용호; 조정현; 고영관; 이창배
Original assignee: 삼성전기주식회사
Priority date: 2014-11-17
Filing date: 2015-03-03
Publication date: 2021-12-02
Also published as: KR20160058666A

Abstract

인쇄회로기판, 그 제조방법 및 전자부품 모듈이 개시된다.A printed circuit board, a manufacturing method thereof, and an electronic component module are disclosed.

Description

인쇄회로기판, 그 제조방법, 및 전자부품 모듈 {Printed circuit board and method of manufacturing the same, and electronic component module}Printed circuit board, manufacturing method thereof, and electronic component module {Printed circuit board and method of manufacturing the same, and electronic component module}

인쇄회로기판, 그 제조방법 및 전자부품 모듈에 관한 것이다.
It relates to a printed circuit board, a manufacturing method thereof, and an electronic component module.

스마트폰, 테블릿에 요구되는 기능들이 많아지고 배터리에 대한 기대 동작 시간도 길어지고 있다. 배터리 기술은 아직 한계가 있어 용량을 늘리기 위해서는 배터리의 부피가 커져야 한다. 이에 따라, 배터리 이외의 부품들의 크기에 대한 요구가 점점 박형 및 소형화되고 있다.
As more functions are required for smartphones and tablets, the expected operating time for batteries is also increasing. Battery technology is still limited, so to increase capacity, the volume of the battery must be increased. Accordingly, the demand for the size of components other than the battery is becoming thinner and smaller.

미국 공개 특허 제 2014-0268612호US Patent Publication No. 2014-0268612

일 측면은 절연층에 국부적으로 형성된 미세회로를 통해서 전자부품 간(die to die)을 연결할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.One aspect is to provide a printed circuit board capable of connecting electronic components (die to die) through a microcircuit formed locally on an insulating layer, and a method for manufacturing the same.

다른 측면은 전자부품 간 연결 구조의 신뢰성을 향상시킬 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.Another aspect is to provide a printed circuit board capable of improving the reliability of a connection structure between electronic components and a manufacturing method thereof.

또 다른 측면은 상기 인쇄회로기판을 적용한 전자부품 모듈을 제공하는 것이다.
Another aspect is to provide an electronic component module to which the printed circuit board is applied.

일 실시예에 따른 인쇄회로기판은 제1회로층과, 상기 제1회로층 중 일부 또는 전체를 커버하도록 형성된 제1절연층과, 상기 제1절연층 상에 형성된 제2회로층과, 상기 제1회로층 및 상기 제2회로층을 커버하도록 전면에 형성된 제2절연층과, 상기 제2절연층에 형성된 제3회로층을 포함하며, 상기 제2회로층은 상기 제1회로층 및 상기 제3회로층 대비 미세피치의 회로패턴을 갖는다.A printed circuit board according to an embodiment includes a first circuit layer, a first insulating layer formed to cover some or all of the first circuit layers, a second circuit layer formed on the first insulating layer, and the second circuit layer a second insulating layer formed on the entire surface to cover the first circuit layer and the second circuit layer; and a third circuit layer formed on the second insulating layer, wherein the second circuit layer includes the first circuit layer and the second circuit layer. It has a circuit pattern with a fine pitch compared to the three circuit layers.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 전자부품 모듈을 예시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이다.
도 10 내지 도 22는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 공정순으로 도시한 공정 단면도이다.1 is a cross-sectional view illustrating a printed circuit board according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention.
3 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention.
4 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention.
5 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention.
6 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention.
7 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention.
8 is a cross-sectional view illustrating an electronic component module according to an embodiment of the present invention.
9 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention.
10 to 22 are cross-sectional views illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention in order of process.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to this, the terms or words used in the present specification and claims should not be construed in the ordinary and dictionary meaning, and the inventor may properly define the concept of the term to describe his invention in the best way. Based on the principle that there is, it should be interpreted as meaning and concept consistent with the technical idea of the present invention.

본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
In the present specification, in adding reference numbers to the components of each drawing, it should be noted that only the same components are given the same number as possible even though they are indicated on different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. In this specification, terms such as first, second, etc. are used to distinguish one component from another, and the component is not limited by the terms. In the accompanying drawings, some components are exaggerated, omitted, or schematically illustrated, and the size of each component does not fully reflect the actual size.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

인쇄회로기판
printed circuit board

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
1 is a cross-sectional view illustrating a printed circuit board according to an embodiment of the present invention.

도 1을 참조하면, 상기 인쇄회로기판(100A)은 제1회로층(101)과, 상기 제1회로층(101) 중 일부를 커버하도록 형성된 제1절연층(20)과, 상기 제1절연층(20) 상에 형성된 제2회로층(25)과, 상기 제1회로층(101) 및 제2회로층(25)을 커버하도록 기판의 전면에 형성된 제2절연층(120)과, 상기 제2절연층(120)에 형성된 제3회로층(125)을 포함한다.Referring to FIG. 1 , the printed circuit board 100A includes a first circuit layer 101 , a first insulation layer 20 formed to cover a part of the first circuit layer 101 , and the first insulation a second circuit layer 25 formed on the layer 20; a second insulating layer 120 formed on the entire surface of the substrate to cover the first circuit layer 101 and the second circuit layer 25; and a third circuit layer 125 formed on the second insulating layer 120 .

여기서, 상기 제2회로층(25)은 상기 제1회로층(101) 및 상기 제3회로층(125) 대비 미세피치의 회로패턴을 갖는다.
Here, the second circuit layer 25 has a circuit pattern having a fine pitch compared to the first circuit layer 101 and the third circuit layer 125 .

상기 제1회로층(101)은 상기 제1절연층(20) 및 상기 제2절연층(120)의 상면에 매립되어 형성된다.
The first circuit layer 101 is buried in the upper surfaces of the first insulating layer 20 and the second insulating layer 120 .

상기 제1회로층(101)은 또한, 복수의 전자부품을 실장하기 위한 패드(15a, 15b, 105)를 포함한다.
The first circuit layer 101 also includes pads 15a, 15b, and 105 for mounting a plurality of electronic components.

상기 제2회로층(25)은 복수의 전자부품을 접속하는 신호선 기능을 하는 연결패턴을 포함한다. The second circuit layer 25 includes a connection pattern serving as a signal line for connecting a plurality of electronic components.

상기 연결패턴은 상기 제1회로층(101) 및 제3회로층(125)에 형성된 회로패턴 대비 미세피치로 구현된다. 예를 들어, 상기 연결패턴은 1㎛/1㎛ 내지 5㎛/5㎛의 피치(Line/Space)를 갖도록 형성될 수 있다. 여기서, 라인(Line)은 패턴의 폭을 의미하며, 스페이스(Space)는 패턴 사이의 간격을 의미한다.The connection pattern is implemented with a fine pitch compared to the circuit patterns formed in the first circuit layer 101 and the third circuit layer 125 . For example, the connection pattern may be formed to have a pitch (line/space) of 1 μm/1 μm to 5 μm/5 μm. Here, the line means the width of the pattern, and the space means the interval between the patterns.

상기 제2회로층(25)은 추후 제2절연층(120)과의 밀착력을 향상시키기 위하여 플라즈마처리를 통해서 표면처리될 수 있다.
The second circuit layer 25 may be surface-treated through plasma treatment to improve adhesion with the second insulating layer 120 later.

상기 제1회로층(101)과 상기 제2회로층(25)은 복수의 마이크로 비아(23a, 23b)를 통해서 전기적으로 연결된다.The first circuit layer 101 and the second circuit layer 25 are electrically connected through a plurality of micro-vias 23a and 23b.

상기 마이크로 비아(23a, 23b)는 미세비아(fine via)로서, 예를 들어, 5 내지 35㎛의 직경으로 형성될 수 있다. 상기 마이크로 비아(23a, 23b)를 미세비아로 구현함으로써 상기 제2회로층(25)의 배선처리 자유도를 높일 수 있다.
The micro vias 23a and 23b are fine vias, and may have a diameter of, for example, 5 to 35 μm. By implementing the micro vias 23a and 23b as micro vias, the degree of freedom in wiring processing of the second circuit layer 25 may be increased.

상기 제1절연층(20)은 미세회로의 형성이 용이하도록 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 수지층이 적용 가능하다. 상기 제1절연층(20)은 예를 들어, 유리시트를 함유하지 않는 감광성 수지층이 사용될 수 있다.The first insulating layer 20 may be a photosensitive resin layer having a lower surface roughness than a conventional resin insulating layer material to facilitate the formation of a fine circuit. The first insulating layer 20 may be, for example, a photosensitive resin layer that does not contain a glass sheet.

여기서, 상기 제1절연층(20)은 그 상면이 노출되도록 상기 제2절연층(120)에 매립되어 형성된다.
Here, the first insulating layer 20 is formed by being buried in the second insulating layer 120 so that the upper surface thereof is exposed.

한편, 상기 제3회로층(125) 상에는 빌드업 절연층(130)과 빌드업 회로층(135)을 포함하는 복수의 빌드업층이 형성될 수 있다.Meanwhile, a plurality of build-up layers including a build-up insulating layer 130 and a build-up circuit layer 135 may be formed on the third circuit layer 125 .

여기서, 층간 회로층은 통상의 접속비아에 의해 전기적으로 연결된다.Here, the interlayer circuit layers are electrically connected by common connection vias.

또한, 도시되지는 않았으나, 관통비아가 형성될 수 있음은 물론이다.
In addition, although not shown, of course, a through via may be formed.

한편, 상기 비아를 포함하는 회로층은 인쇄회로기판 분야에서 회로용 전도성 물질로 사용되는 재료라면 제한 없이 적용될 수 있다. 예를 들어, 상기 회로층은 구리(Cu)로 형성될 수 있다.
Meanwhile, the circuit layer including the via may be applied without limitation as long as it is a material used as a conductive material for a circuit in the field of printed circuit boards. For example, the circuit layer may be formed of copper (Cu).

상기 제2절연층(120) 및 빌드업 절연층(130)은 상기 제1절연층(20)과는 이종 재질의 수지 절연층이 적용 가능하다. As the second insulating layer 120 and the build-up insulating layer 130 , a resin insulating layer of a material different from that of the first insulating layer 20 may be applied.

상기 제2절연층(120) 및 빌드업 절연층(130)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않는다.The second insulating layer 120 and the build-up insulating layer 130 are not particularly limited as long as they are insulating resins that are typically used as insulating materials in printed circuit boards.

본 실시예에 따르면, 상기 절연층(120, 130)은 통상의 코어리스 기판에 적용되는 수지로서, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 상기 절연층(120, 130)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
According to this embodiment, the insulating layers 120 and 130 are resins applied to a typical coreless substrate, and a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide may be used, but is not particularly limited thereto. . For example, the insulating layers 120 and 130 may be formed of a resin such as Ajinomoto Build-up Film (ABF), FR-4, or Bismaleimide Triazine (BT).

선택적으로, 최외층에는 복수의 패드를 노출시키는 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(150)이 형성될 수 있다. 또한, 상기 제1절연층(20) 상에는 필요에 따라 솔더레지스트층이 생략될 수 있다.Optionally, a conventional liquid or film type solder resist layer 150 may be formed on the outermost layer as a protective layer exposing a plurality of pads. In addition, a solder resist layer may be omitted on the first insulating layer 20 if necessary.

상기 솔더레지스트층은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드를 노출시키기 위해 개구부가 형성된다.
The solder resist layer is formed for protecting the circuit pattern of the outermost layer and for electrical insulation, and an opening is formed to expose the pad of the outermost layer connected to an external product.

또한, 상기 솔더레지스트층의 개구부를 통해서 노출된 패드 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.In addition, a surface treatment layer may be selectively additionally formed on the pad exposed through the opening of the solder resist layer.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
The surface treatment layer is not particularly limited as long as it is known in the art, but for example, electro gold plating (Electro Gold Plating), electroless gold plating (Immersion Gold Plating), OSP (organic solderability preservative) or electroless tin plating ( Immersion Tin Plating), electroless silver plating (Immersion Silver Plating), DIG plating (Direct Immersion Gold Plating), HASL (Hot Air Solder Leveling), etc. may be formed.

이와 같은 과정을 통해서 형성된 패드는 적용목적에 따라 와이어본딩용 패드 또는 범프용 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼링용 패드로 사용될 수 있다.
The pad formed through this process may be used as a pad for wire bonding or a pad for bump depending on the application purpose, or may be used as a pad for soldering bowling for mounting an external connection terminal such as a solder ball.

본 실시예에 따르면, 초미세회로와 작은 직경의 비아(small via)를 포함하는 미세회로 구조체를 기판에 국부적으로 구현할 수 있다.According to the present embodiment, a microcircuit structure including an ultramicrocircuit and a small via (small via) may be locally implemented on a substrate.

나아가, 최외층 회로층을 매립 패턴으로 구현함으로써 고밀도 미세회로의 구현이 가능하다.
Furthermore, it is possible to realize high-density microcircuits by implementing the outermost circuit layer as a buried pattern.

도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
2 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention, and a description of overlapping components will be omitted.

도 2를 참조하면, 상기 인쇄회로기판(100)은 제1회로층(101)과, 상기 제1회로층(101) 중 일부를 커버하도록 형성된 제1절연층(20)과, 상기 제1절연층(20) 상에 형성된 제2회로층(25)과, 상기 제1회로층(101) 및 제2회로층(25)을 커버하도록 기판의 전면에 형성된 제2절연층(120)과, 상기 제2절연층(120)에 형성된 제3회로층(125)을 포함한다.Referring to FIG. 2 , the printed circuit board 100 includes a first circuit layer 101 , a first insulation layer 20 formed to cover a part of the first circuit layer 101 , and the first insulation a second circuit layer 25 formed on the layer 20; a second insulating layer 120 formed on the entire surface of the substrate to cover the first circuit layer 101 and the second circuit layer 25; and a third circuit layer 125 formed on the second insulating layer 120 .

상기 제3회로층(125) 상에는 빌드업 절연층(130)과 빌드업 회로층(135)을 포함하는 복수의 빌드업층이 형성된다.A plurality of build-up layers including a build-up insulating layer 130 and a build-up circuit layer 135 are formed on the third circuit layer 125 .

여기서, 상기 제2회로층(25)은 상기 제1회로층(101) 및 상기 제3회로층(125) 대비 미세피치의 회로패턴을 갖는다.Here, the second circuit layer 25 has a circuit pattern having a fine pitch compared to the first circuit layer 101 and the third circuit layer 125 .

상기 제1절연층(20)의 하면에는 상기 제2회로층(25)을 커버하는 제1보호층(30)이 형성된다.
A first protective layer 30 covering the second circuit layer 25 is formed on a lower surface of the first insulating layer 20 .

상기 제1보호층(30)은 미세회로로 구현되는 제2회로층(25) 상에 국부적으로 형성되어 미세회로의 소실을 방지하는 보호층 기능을 한다.
The first protective layer 30 is locally formed on the second circuit layer 25 implemented as a microcircuit, and functions as a protective layer to prevent loss of the microcircuit.

상기 제1절연층(20) 및 제1보호층(30)은 미세회로의 형성 및 국부적 적용이 용이하도록 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 수지층이 적용 가능하다. 상기 제1절연층(20) 및 제1보호층(30)은 예를 들어, 유리시트를 함유하지 않는 감광성 수지층이 사용될 수 있다.
The first insulating layer 20 and the first protective layer 30 may be applied as a photosensitive resin layer having a lower surface roughness than a conventional resin insulating layer material so as to facilitate the formation and local application of microcircuits. The first insulating layer 20 and the first protective layer 30 may be, for example, a photosensitive resin layer containing no glass sheet.

본 실시예에 따르면, 초미세회로와 작은 직경의 비아를 포함하는 미세회로 구조체를 기판에 국부적으로 구현할 수 있다.According to the present embodiment, a microcircuit structure including an ultramicrocircuit and a via having a small diameter may be locally implemented on a substrate.

또한, 최외층 회로층을 매립 패턴으로 구현함으로써 고밀도 미세회로의 구현이 가능하다.In addition, it is possible to implement a high-density microcircuit by implementing the outermost circuit layer as a buried pattern.

나아가, 국부적으로 제2회로층을 커버하는 보호층을 형성함으로써 미세회로를 소실 없이 보호할 수 있다.
Furthermore, by locally forming a protective layer that covers the second circuit layer, it is possible to protect the microcircuit without loss.

도 3은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
3 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention, and a description of the overlapping configuration will be omitted.

도 3을 참조하면, 상기 인쇄회로기판(200)은 제1회로층(101)과, 상기 제1회로층(101) 중 일부를 커버하도록 형성된 제1절연층(20)과, 상기 제1절연층(20) 상에 형성된 제2회로층(25)과, 상기 제1회로층(101) 및 제2회로층(25)을 커버하도록 기판의 전면에 형성된 제2절연층(120)과, 상기 제2절연층(120)에 형성된 제3회로층(125)을 포함한다.Referring to FIG. 3 , the printed circuit board 200 includes a first circuit layer 101 , a first insulation layer 20 formed to cover a part of the first circuit layer 101 , and the first insulation a second circuit layer 25 formed on the layer 20; a second insulating layer 120 formed on the entire surface of the substrate to cover the first circuit layer 101 and the second circuit layer 25; and a third circuit layer 125 formed on the second insulating layer 120 .

상기 제1절연층(20)의 하면에는 상기 제2회로층(25)을 커버하는 제1보호층(30)과, 배선층(35) 및 제2보호층(40)이 순차적으로 형성된다.
A first protective layer 30 covering the second circuit layer 25 , a wiring layer 35 , and a second protective layer 40 are sequentially formed on a lower surface of the first insulating layer 20 .

상기 배선층(35)은 와이드 I/O 대응을 위한 미세회로로서 제1회로층(101)과 제3회로층(125) 사이에 하나 이상의 다층으로 구현 가능하다.The wiring layer 35 is a microcircuit for wide I/O, and may be implemented as one or more multi-layers between the first circuit layer 101 and the third circuit layer 125 .

상기 배선층(35)은 상기 제1회로층(101) 및 제3회로층(125) 대비 미세피치를 갖도록 형성된다.The wiring layer 35 is formed to have a fine pitch compared to the first circuit layer 101 and the third circuit layer 125 .

예를 들어, 상기 배선층(35)은 1㎛/1㎛ 내지 5㎛/5㎛의 피치를 갖도록 형성될 수 있다. For example, the wiring layer 35 may be formed to have a pitch of 1 μm/1 μm to 5 μm/5 μm.

상기 배선층(35)은 추후 제2보호층(40)과의 밀착력을 향상시키기 위하여 플라즈마처리를 통해서 표면처리될 수 있다.
The wiring layer 35 may later be surface-treated through plasma treatment to improve adhesion with the second protective layer 40 .

상기 제2보호층(40)은 상기 배선층(35)을 보호하기 위한 보호층으로서 기능한다.
The second protective layer 40 functions as a protective layer for protecting the wiring layer 35 .

상기 보호층(30, 40)은 미세회로 상에 국부적으로 형성되어 미세회로의 소실을 방지하는 보호층 기능을 한다.The protective layers 30 and 40 are locally formed on the microcircuit to function as a protective layer to prevent loss of the microcircuit.

상기 제1절연층(20) 및 보호층(30, 40)은 미세회로의 형성 및 국부적 적용이 용이하도록 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 수지층이 적용 가능하다. 상기 제1절연층(20) 및 보호층(30, 40)은 예를 들어, 유리시트를 함유하지 않는 감광성 수지층이 사용될 수 있다.
The first insulating layer 20 and the protective layers 30 and 40 may be applied as a photosensitive resin layer having a lower surface roughness than a conventional resin insulating layer material to facilitate the formation and local application of microcircuits. The first insulating layer 20 and the protective layers 30 and 40 may be, for example, a photosensitive resin layer that does not contain a glass sheet.

또한, 제1회로층과 제3회로층 사이에 하나 이상의 미세패턴을 구현함으로써 와이드 I/O 대응이 가능하다.In addition, wide I/O correspondence is possible by implementing one or more fine patterns between the first circuit layer and the third circuit layer.

니이가, 국부적으로 미세회로를 커버하는 보호층을 형성함으로써 미세회로를 소실 없이 보호할 수 있다.
By forming a protective layer that covers the microcircuit locally, the microcircuit can be protected without loss.

도 4는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
4 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention, and a description of the overlapping configuration will be omitted.

도 4를 참조하면, 상기 인쇄회로기판(300)은 제1회로층(101)과, 상기 제1회로층(101)를 커버하도록 형성된 제1절연층(20)과, 상기 제1절연층(20) 상에 형성된 제2회로층(25)과, 상기 제2회로층(25)을 커버하도록 기판의 전면에 형성된 제2절연층(120)과, 상기 제2절연층(120)에 형성된 제3회로층(125)을 포함한다.Referring to FIG. 4 , the printed circuit board 300 includes a first circuit layer 101 , a first insulating layer 20 formed to cover the first circuit layer 101 , and the first insulating layer ( 20) a second circuit layer 25 formed thereon, a second insulating layer 120 formed on the entire surface of the substrate to cover the second circuit layer 25, and a second insulating layer formed on the second insulating layer 120. It includes three circuit layers 125 .

상기 제1절연층(20)의 하면에는 상기 제2회로층(25)을 국부적으로 커버하는 제1보호층(30)이 형성된다.
A first protective layer 30 is formed on the lower surface of the first insulating layer 20 to locally cover the second circuit layer 25 .

본 실시예에 따르면, 제1절연층(20)의 하면 전체에 제2절연층(120)이 형성됨으로써 작업성 향상이 가능하고, 보이드 및 잔사 발생 가능성을 감소시켜 제품의 신뢰성 확보가 가능하다.
According to this embodiment, since the second insulating layer 120 is formed on the entire lower surface of the first insulating layer 20, workability can be improved, and the possibility of generating voids and residues is reduced, thereby ensuring product reliability.

도 5는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
5 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention, and a description of the overlapping configuration will be omitted.

도 5를 참조하면, 상기 인쇄회로기판(400)은 제1회로층(101)과, 상기 제1회로층(101)를 커버하도록 형성된 제1절연층(20)과, 상기 제1절연층(20) 상에 형성된 제2회로층(25)과, 상기 제2회로층(25)을 커버하도록 기판의 전면에 형성된 제2절연층(120)과, 상기 제2절연층(120)에 형성된 제3회로층(125)을 포함한다.Referring to FIG. 5 , the printed circuit board 400 includes a first circuit layer 101 , a first insulating layer 20 formed to cover the first circuit layer 101 , and the first insulating layer ( 20) a second circuit layer 25 formed thereon, a second insulating layer 120 formed on the entire surface of the substrate to cover the second circuit layer 25, and a second insulating layer formed on the second insulating layer 120. It includes three circuit layers 125 .

상기 제1회로층(101)은 상기 제1절연층(20)의 상면에 매립되어 형성된다.
The first circuit layer 101 is formed by being buried in the upper surface of the first insulating layer 20 .

상기 패드(15a, 15b, 105) 상에는 금속 포스트(142)가 형성된다.
Metal posts 142 are formed on the pads 15a, 15b, and 105 .

본 실시예에 따르면, 매립형 패드 상에 돌출형 금속 포스트를 형성함으로써 미세 범프 피치 대응이 가능하다.
According to the present embodiment, it is possible to cope with a fine bump pitch by forming a protruding metal post on the buried pad.

도 6은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
6 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention.

도 6을 참조하면, 상기 인쇄회로기판(500)은 제1회로층(101)과, 상기 제1회로층(101) 중 일부를 커버하도록 형성된 제1절연층(20)과, 상기 제1절연층(20) 상에 형성된 제2회로층(25)과, 상기 제1회로층(101) 및 제2회로층(25)을 커버하도록 기판의 전면에 형성된 제2절연층(120)과, 상기 제2절연층(120)에 형성된 제3회로층(125)을 포함한다.Referring to FIG. 6 , the printed circuit board 500 includes a first circuit layer 101 , a first insulation layer 20 formed to cover a part of the first circuit layer 101 , and the first insulation a second circuit layer 25 formed on the layer 20; a second insulating layer 120 formed on the entire surface of the substrate to cover the first circuit layer 101 and the second circuit layer 25; and a third circuit layer 125 formed on the second insulating layer 120 .

상기 제1절연층(20)의 하면에는 상기 제2회로층(25)을 커버하는 제1보호층(30)이 형성된다.A first protective layer 30 covering the second circuit layer 25 is formed on a lower surface of the first insulating layer 20 .

여기서, 상기 제1절연층(20)은 상기 제2절연층(120)과 경계를 이루는 양 측면에 테이퍼부(32)를 갖는다.
Here, the first insulating layer 20 has tapered portions 32 on both sides forming a boundary with the second insulating layer 120 .

상기 테이퍼부(32)는 이종 재질의 절연층 사이에 형성되는 것으로서, 제2절연층(120)과 상이한 재질의 제1보호층(30)이 적용되는 경우, 상기 제1절연층(20)의 양 측면 뿐 아니라, 상기 제2절연층(120)과 경계를 이루는 제1보호층(30)의 양 측면에도 테이퍼부(32)가 형성될 수 있다.
The tapered portion 32 is formed between insulating layers of different materials, and when the first protective layer 30 of a material different from that of the second insulating layer 120 is applied, the Tapered portions 32 may be formed on both sides of the first protective layer 30 forming a boundary with the second insulating layer 120 as well as on both sides thereof.

본 실시예에 따르면, 상기 제1절연층의 양 측면에 완만한 경사 형태를 갖는 테이퍼부를 형성함으로써 접촉각(wetting angle)을 갖도록 한다.According to the present embodiment, the first insulating layer has a wetting angle by forming tapered portions having a gently inclined shape on both sides of the first insulating layer.

상기와 같이 구현된 접촉각은 이종 재료로 구성되는 제1절연층과 제2절연층의 계면에서 발생될 수 있는 이종재료 간의 부정합(mismatch)에 의한 응력(stress), 흡습에 의한 박리(delamination)와 균열 전달 시 지연 시간(delay time) 기능을 함으로써 이종 재료의 신뢰성 향상에 기여한다.
The contact angle embodied as described above includes stress due to mismatch between the dissimilar materials that may occur at the interface between the first insulating layer and the second insulating layer composed of dissimilar materials, and delamination due to moisture absorption. By functioning as a delay time during crack propagation, it contributes to improving the reliability of dissimilar materials.

도 7은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
7 is a cross-sectional view illustrating a printed circuit board according to another embodiment of the present invention, and a description of the overlapping configuration will be omitted.

도 7을 참조하면, 상기 인쇄회로기판(600)은 제1회로층(101)과, 상기 제1회로층(101) 중 일부를 커버하도록 형성된 제1절연층(20)과, 상기 제1절연층(20) 상에 형성된 제2회로층(25)과, 상기 제1회로층(101) 및 제2회로층(25)을 커버하도록 기판의 전면에 형성된 제2절연층(120)과, 상기 제2절연층(120)에 형성된 제3회로층(125)을 포함한다.
Referring to FIG. 7 , the printed circuit board 600 includes a first circuit layer 101 , a first insulation layer 20 formed to cover a part of the first circuit layer 101 , and the first insulation a second circuit layer 25 formed on the layer 20; a second insulating layer 120 formed on the entire surface of the substrate to cover the first circuit layer 101 and the second circuit layer 25; and a third circuit layer 125 formed on the second insulating layer 120 .

상기 제2절연층(120)의 하면에는 코어 절연층(110)과 빌드업 절연층(130)이 순차적으로 위치될 수 있다.
A core insulating layer 110 and a build-up insulating layer 130 may be sequentially disposed on a lower surface of the second insulating layer 120 .

상기 코어 절연층(110)은 통상적으로 인쇄회로기판에서 코어 기판의 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않으며, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용 가능하다.
The core insulating layer 110 is not particularly limited as long as it is an insulating resin used as an insulating material for the core substrate in a printed circuit board, and a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or glass fiber or A resin impregnated with a reinforcing material such as an inorganic filler, for example, a prepreg may be used.

상기 코어 절연층(110)의 양면 상에는 회로층(115, 125)이 각각 형성되며, 결과적으로 상기 제3회로층(125)은 제2절연층(120)의 하면에 매립된다.
Circuit layers 115 and 125 are respectively formed on both surfaces of the core insulating layer 110 , and as a result, the third circuit layer 125 is buried in the lower surface of the second insulating layer 120 .

본 실시예에 따르면, 코어리스와 같은 박판 구조 외에도 통상의 코어 기판에 초미세회로와 작은 직경의 비아를 포함하는 미세회로 구조체를 국부적으로 구현할 수 있다.
According to the present embodiment, in addition to a thin plate structure such as a coreless, a microcircuit structure including a microcircuit and a via having a small diameter may be locally implemented on a typical core substrate.

전자부품 모듈
Electronic component module

도 8은 본 발명의 일 실시예에 따른 전자부품 모듈을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
8 is a cross-sectional view illustrating an electronic component module according to an embodiment of the present invention, and a description of overlapping components will be omitted.

도 8을 참조하면, 상기 전자부품 모듈(700)은 인쇄회로기판(100)에 탑재된 복수의 전자부품(210a, 210b)을 포함한다.
Referring to FIG. 8 , the electronic component module 700 includes a plurality of electronic components 210a and 210b mounted on the printed circuit board 100 .

상기 인쇄회로기판(100)은 제1회로층(101)과, 상기 제1회로층(101) 중 일부를 커버하도록 형성된 제1절연층(20)과, 상기 제1절연층(20) 상에 형성된 제2회로층(25)과, 상기 제1회로층(101) 및 제2회로층(25)을 커버하도록 기판의 전면에 형성된 제2절연층(120)과, 상기 제2절연층(120)에 형성된 제3회로층(125)을 포함한다.The printed circuit board 100 includes a first circuit layer 101 , a first insulating layer 20 formed to cover a part of the first circuit layer 101 , and on the first insulating layer 20 . The formed second circuit layer 25 , the second insulating layer 120 formed on the entire surface of the substrate to cover the first circuit layer 101 and the second circuit layer 25 , and the second insulating layer 120 . ) and a third circuit layer 125 formed on the .

상기 제1회로층(101)은 또한, 복수의 전자부품(210a, 210b)을 실장하기 위한 패드(15a, 15b, 105)를 포함한다.
The first circuit layer 101 also includes pads 15a, 15b, and 105 for mounting the plurality of electronic components 210a and 210b.

상기 제2회로층(25)은 복수의 전자부품(210a, 210b)을 접속하는 신호선 기능을 하는 연결패턴을 포함한다. The second circuit layer 25 includes a connection pattern serving as a signal line for connecting the plurality of electronic components 210a and 210b.

상기 연결패턴은 상기 제1회로층(101) 및 제3회로층(125)에 형성된 회로패턴 대비 미세피치로 구현된다. 예를 들어, 상기 연결패턴은 1㎛/1㎛ 내지 5㎛/5㎛의 피치를 갖도록 형성될 수 있다.
The connection pattern is implemented with a fine pitch compared to the circuit patterns formed in the first circuit layer 101 and the third circuit layer 125 . For example, the connection pattern may be formed to have a pitch of 1 μm/1 μm to 5 μm/5 μm.

또한, 상기 제1회로층(101)과 상기 제2회로층(25)은 복수의 마이크로 비아(23a, 23b)를 통해서 전기적으로 연결된다.In addition, the first circuit layer 101 and the second circuit layer 25 are electrically connected through a plurality of micro-vias 23a and 23b.

상기 전자부품(210a, 210b)은 패드(15a, 15b, 105)에 접속되어 인쇄회로기판(100)에 탑재된다.
The electronic components 210a and 210b are connected to the pads 15a, 15b and 105 and mounted on the printed circuit board 100 .

상기 제1회로층(101)의 패드(15a, 15b, 105)는 제2회로층(25)의 연결패턴과 마이크로 비아(23a, 23b)를 통해서 전기적으로 연결된다.
The pads 15a, 15b, and 105 of the first circuit layer 101 are electrically connected to the connection pattern of the second circuit layer 25 through micro-vias 23a and 23b.

상기 제2회로층(25)의 연결패턴은 상기 복수의 전자부품(210a, 210b)을 연결하는 신호선 기능을 한다.
The connection pattern of the second circuit layer 25 functions as a signal line connecting the plurality of electronic components 210a and 210b.

상기 전자부품(210a, 210b)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 통상 인쇄회로기판 상에 실장되거나 내부에 내장될 수 있는 전자 소자들이라면 특별한 제한 없이 적용 가능하다. 도시되지는 않았으나, 상기 인쇄회로기판에는 반도체 패키지 또한 실장 가능하다.
The electronic components 210a and 210b include various electronic devices such as passive devices and active devices, and any electronic devices that can be mounted on a printed circuit board or embedded therein are generally applicable without particular limitation. Although not shown, a semiconductor package may also be mounted on the printed circuit board.

본 실시예에 따르면, 초미세회로와 작은 직경의 비아를 포함하는 미세회로 구조체를 기판에 국부적으로 구현하여 기판 내 전자부품 간 연결(die to die interconnection)이 가능하도록 한다.According to the present embodiment, a microcircuit structure including an ultra-micro circuit and a small-diameter via is locally implemented on a substrate to enable die-to-die interconnection between electronic components in the substrate.

인쇄회로기판의 제조방법
Method for manufacturing a printed circuit board

도 9는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이고, 도 10 내지 도 22는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 공정순으로 도시한 공정 단면도이다.
9 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention, and FIGS. 10 to 22 are process cross-sectional views illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention in process order .

도 9를 참조하면, 상기 제조방법은 제1회로층을 형성하는 단계(S100)와, 제1절연층을 형성하는 단계(S200)와, 제2회로층을 형성하는 단계(S300)와, 제2절연층을 형성하는 단계(S400)와, 제3회로층을 형성하는 단계(S500)와, 빌드업층을 형성하는 단계(S600)를 포함한다.
9, the manufacturing method includes the steps of forming a first circuit layer (S100), forming a first insulating layer (S200), forming a second circuit layer (S300), and It includes a step of forming a second insulating layer (S400), a step of forming a third circuit layer (S500), and a step of forming a build-up layer (S600).

이하, 도 10 내지 도 22에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.
Hereinafter, each process is demonstrated with reference to process sectional drawing shown in FIGS.

우선, 도 10을 참조하면, 캐리어 부재(1000)를 준비한다.First, referring to FIG. 10 , the carrier member 1000 is prepared.

상기 캐리어 부재(1000)는 캐리어 코어(1001)와 그 일면 또는 양면에 순차적으로 형성된 제1금속층(1002)과 제2금속층(1003)을 포함한다.The carrier member 1000 includes a carrier core 1001 and a first metal layer 1002 and a second metal layer 1003 sequentially formed on one or both surfaces thereof.

상기 캐리어 코어(1001)는 절연층 및/또는 회로층 등을 형성할 때 이를 지지하기 위한 것으로서, 절연 재질 또는 금속 재질로 형성될 수 있다. The carrier core 1001 serves to support an insulating layer and/or a circuit layer when forming, and may be formed of an insulating material or a metal material.

상기 제1 금속층(1002)은 구리로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.The first metal layer 1002 may be formed of copper, but is not particularly limited thereto.

상기 제2금속층(1003)은 시드층의 기능을 할 수 있으며, 구리로 형성될 수 있다.The second metal layer 1003 may function as a seed layer and may be formed of copper.

다만, 상술한 캐리어 부재는 하나의 경우를 예시한 것으로서, 상기 캐리어 부재(1000)는 회로 기판 분야에서 지지 기판으로 사용되며 추후 디태치(detach) 또는 제거될 수 있는 것이라면 본 발명에서 특별한 제한 없이 사용 가능하다.
However, the above-described carrier member is an example of one case, and the carrier member 1000 is used as a support substrate in the field of circuit boards and is used without special limitation in the present invention as long as it can be detached or removed later. possible.

다음, 도 11을 참조하면, 상기 캐리어 부재 상에 소정의 개구부(1011)를 갖는 레지스트 패턴(1010)을 형성한다.Next, referring to FIG. 11 , a resist pattern 1010 having a predetermined opening 1011 is formed on the carrier member.

구체적으로, 액상의 도금레지스트를 캐리어 부재 상에 도포한 후, 통상의 노광 및 현상 공정을 통해서 회로패턴 형성용 개구부(1011)를 형성한다.Specifically, after a liquid plating resist is applied on the carrier member, an opening 1011 for forming a circuit pattern is formed through a normal exposure and development process.

도금레지스트를 액상 형태로 도포하는 경우, 두께의 균일도(Uniformity)가 높아 추후 미세회로 구조체 형성이 용이하다.
When the plating resist is applied in a liquid form, the thickness uniformity is high, so that it is easy to form a microcircuit structure later.

다음, 도 12를 참조하면, 도금 공정을 통해서 상기 개구부(1011)에 도금층을 충전하여 복수의 패드(15a, 15b, 105)를 포함하는 제1회로층(101)을 형성한다.Next, referring to FIG. 12 , the first circuit layer 101 including the plurality of pads 15a , 15b and 105 is formed by filling the opening 1011 with a plating layer through a plating process.

상기 도금 공정은 무전해, 전해 또는 이들의 조합을 통해서 수행될 수 있으며, 구리 도금을 통해 진행될 수 있다.
The plating process may be performed through electroless, electrolytic, or a combination thereof, and may be performed through copper plating.

다음, 도 13을 참조하면, 레지스트 패턴(1010)을 제거한다.
Next, referring to FIG. 13 , the resist pattern 1010 is removed.

다음, 도 14를 참조하면, 상기 제1회로층(101)을 커버하도록 상기 캐리어 부재 상에 제1절연층(20)을 형성한다.Next, referring to FIG. 14 , a first insulating layer 20 is formed on the carrier member to cover the first circuit layer 101 .

상기 제1절연층(20)으로는 미세회로의 형성을 용이하게 하기 위하여, 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 수지층이 적용 가능하다.
As the first insulating layer 20, a photosensitive resin layer having a lower surface roughness than a conventional resin insulating layer material may be applied in order to facilitate the formation of a microcircuit.

다음, 도 15를 참조하면, 상기 제1회로층(101) 중 일부, 예를 들어, 패드(15a, 15b)를 커버하도록 상기 제1절연층(20)을 패터닝하고, 마이크로 비아홀(21)을 형성한다.
Next, referring to FIG. 15 , the first insulating layer 20 is patterned to cover a part of the first circuit layer 101, for example, the pads 15a and 15b, and the micro-via hole 21 is formed. to form

상기 패터닝 과정 및 마이크로 비아홀(21) 형성 과정은 노광 및 현상 공정을 포함하는 포토리소그라피 공법에 의해 수행될 수 있다.The patterning process and the micro-via hole 21 formation process may be performed by a photolithography method including exposure and development processes.

상기 마이크로 비아홀(21)은 또한 레이저 가공에 의한 형성도 가능하다.The micro-via hole 21 can also be formed by laser processing.

상기 마이크로 비아홀(21)은 예를 들어, 약 5 내지 35㎛의 직경으로 형성될 수 있다.
The micro via hole 21 may be formed, for example, with a diameter of about 5 to about 35 μm.

다음, 도 16을 참조하면, 상기 제1절연층(20)에 도금을 통해서 복수의 마이크로 비아(23a, 23b) 및 미세회로로서 제2회로층(25)을 포함하는 미세회로 구조체를 형성한다. Next, referring to FIG. 16 , a microcircuit structure including a plurality of microvias 23a and 23b and a second circuit layer 25 as a microcircuit is formed on the first insulating layer 20 by plating.

상기 도금 공정은 무전해, 전해 또는 이들의 조합을 통해서 수행될 수 있으며, 구리 도금을 통해 진행될 수 있다.The plating process may be performed through electroless, electrolytic, or a combination thereof, and may be performed through copper plating.

상기와 같은 과정을 통해서 제1회로층(101)의 패드(15a, 15b)와 제2회로층(25)이 마이크로 비아(23a, 23b)를 통해서 전기적으로 접속된다.Through the above process, the pads 15a and 15b of the first circuit layer 101 and the second circuit layer 25 are electrically connected through the micro-vias 23a and 23b.

상기 제2회로층(25)은 복수의 전자부품을 연결하기 위한 연결 패턴을 포함하며, 상기 연결패턴은 복수의 전자부품을 접속하는 신호선 기능을 한다.The second circuit layer 25 includes a connection pattern for connecting a plurality of electronic components, and the connection pattern functions as a signal line for connecting the plurality of electronic components.

추가적으로, 상기 제2회로층에는 추후 절연층과의 밀착력을 높이기 위하여 플라즈마 표면처리가 수행될 수 있다.
Additionally, plasma surface treatment may be performed on the second circuit layer to increase adhesion with the insulating layer later.

다음, 도 17을 참조하면, 상기 제2회로층(25)이 커버되도록 상기 제1절연층(20) 상에 제2회로층(25)의 소실을 방지하기 위한 제1보호층(30)을 국부적으로 형성한다.Next, referring to FIG. 17 , a first protective layer 30 for preventing loss of the second circuit layer 25 is formed on the first insulating layer 20 so that the second circuit layer 25 is covered. form locally.

상기 제1보호층(30)으로는 미세회로 구조체의 형성을 용이하게 하기 위하여, 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 수지층이 적용 가능하다.
As the first protective layer 30 , in order to facilitate the formation of a microcircuit structure, a photosensitive resin layer having a lower surface roughness than a conventional resin insulating layer material may be applied.

다음, 도 18을 참조하면, 제1회로층(101) 및 제2회로층(25)을 커버하도록 상기 캐리어 부재의 전면에 제2절연층(120)을 형성한다.Next, referring to FIG. 18 , a second insulating layer 120 is formed on the front surface of the carrier member to cover the first circuit layer 101 and the second circuit layer 25 .

여기서, 상기 제2절연층(120)은 상기 제1절연층(20) 및 제1보호층(30)과 이종의 수지층으로 구성된다.Here, the second insulating layer 120 is composed of a resin layer different from the first insulating layer 20 and the first protective layer 30 .

상기 제2절연층(120)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않는다.The second insulating layer 120 is not particularly limited as long as it is an insulating resin used as an insulating material in a printed circuit board.

본 실시예에 따르면, 상기 제2절연층(120)은 통상의 코어리스 기판에 적용되는 수지로서, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 상기 절연층(120)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
According to this embodiment, the second insulating layer 120 is a resin applied to a typical coreless substrate, and a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide may be used, but is not particularly limited thereto. . For example, the insulating layer 120 may be formed of a resin such as Ajinomoto Build-up Film (ABF), FR-4, or Bismaleimide Triazine (BT).

다음, 도 19를 참조하면, 상기 제2절연층(120)에 비아를 포함하는 제3회로층(125)을 형성한다.Next, referring to FIG. 19 , a third circuit layer 125 including vias is formed on the second insulating layer 120 .

상기 제3회로층(125)은 통상의 회로패턴 형성 방법에 따라 레이저 가공 및 SAP(Semi Additive Process)에 의해 형성될 수 있다.
The third circuit layer 125 may be formed by laser processing and SAP (Semi Additive Process) according to a conventional circuit pattern forming method.

다음, 도 20을 참조하면, 빌드업 절연층(130)을 적층하고 레이저 가공 및 SAP와 같은 통상의 빌드업 회로층(135) 형성 과정을 반복하여 원하는 층수만큼 빌드업층을 형성한다.Next, referring to FIG. 20 , the build-up insulating layer 130 is laminated, and the normal build-up circuit layer 135 formation process such as laser processing and SAP is repeated to form the build-up layer by the desired number of layers.

상기 빌드업 절연층(130)은 상기 제1절연층(20)과 이종 재료로 구성된다.The build-up insulating layer 130 is made of a material different from the first insulating layer 20 .

상기 빌드업 절연층(130)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지로서, 상기 제2절연층(120)과 동일 재질로 구성될 수 있다.
The build-up insulating layer 130 is an insulating resin typically used as an insulating material in a printed circuit board, and may be made of the same material as the second insulating layer 120 .

다음, 도 21을 참조하면, 캐리어 부재를 제거한다.Next, referring to FIG. 21 , the carrier member is removed.

상기 캐리어 부재 제거과정은 캐리어 코어(1001)와 제1금속층(1002) 디태치 후 제2금속층(1003)을 제거하는 공정을 통해서 수행될 수 있다. The carrier member removal process may be performed through a process of removing the second metal layer 1003 after the carrier core 1001 and the first metal layer 1002 are detached.

상기 캐리어 부재 제거과정은 특별히 한정되지 않고 실제 사용된 캐리어 부재의 구성에 따라 다양한 방법으로 수행될 수 있다.
The carrier member removal process is not particularly limited and may be performed in various ways depending on the configuration of the carrier member actually used.

다음, 도 22를 참조하면, 최외층에 복수의 패드(15a, 15b, 105)를 노출시키는 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(150)을 형성한다. Next, referring to FIG. 22 , as a protective layer exposing the plurality of pads 15a , 15b , 105 on the outermost layer, a conventional liquid or film type solder resist layer 150 is formed.

또한, 상기 솔더레지스트층의 개구부를 통해서 노출된 패드 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.
In addition, a surface treatment layer may be selectively additionally formed on the pad exposed through the opening of the solder resist layer.

본 실시예에 따르면, 전자부품이 실장되는 면의 패드를 포함하는 제1회로층을 매립 패턴으로 구현하고, 아울러, 최외층의 절연층에 미세회로 구조체를 도입하여 미세패턴을 통해서 인쇄회로기판 내 전자부품 간 연결(die to die interconnection) 형성이 가능하다.
According to this embodiment, the first circuit layer including the pad on the surface on which the electronic component is mounted is implemented as a buried pattern, and a microcircuit structure is introduced into the insulating layer of the outermost layer to form the printed circuit board through the micropattern. It is possible to form a die-to-die interconnection between electronic components.

나아가, 미세회로를 보호하기 위한 보호층을 국부적으로 형성함으로써 미세회로를 소실 없이 보호할 수 있다.
Furthermore, by locally forming a protective layer for protecting the microcircuit, it is possible to protect the microcircuit without loss.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Although the present invention has been described in detail through specific examples, this is intended to describe the present invention in detail, and the present invention is not limited thereto, and by those of ordinary skill in the art within the technical spirit of the present invention. It is clear that the modification or improvement is possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be made clear by the appended claims.

100A, 100, 200, 300, 400, 500, 600: 인쇄회로기판
700: 전자부품 모듈
101: 제1회로층
15a, 15b, 105: 패드
20: 제1절연층
23a, 23b: 마이크로 비아
25: 제2회로층
34: 테이퍼부
110: 코어 절연층
120: 제2절연층
125: 제3회로층
130: 빌드업 절연층
135: 빌드업 회로층
142: 금속 포스트
150: 솔더레지스트층
210a, 210b: 전자부품100A, 100, 200, 300, 400, 500, 600: printed circuit board
700: electronic component module
101: first circuit layer
15a, 15b, 105: pad
20: first insulating layer
23a, 23b: micro vias
25: second circuit layer
34: tapered part
110: core insulating layer
120: second insulating layer
125: third circuit layer
130: build-up insulating layer
135: build-up circuit layer
142: metal post
150: solder resist layer
210a, 210b: electronic components

Claims

제1및 제2영역을 포함하는 제1회로층;
일면에 상기 제1회로층의 제1영역이 매립된 제1절연층;
상기 제1절연층의 타면 상에 배치된 제2회로층;
일면에 상기 제1회로층의 제2영역이 매립되며, 상기 제1절연층을 덮는 제2절연층; 및
상기 제2절연층의 타면 상에 배치된 제3회로층; 을 포함하며,
상기 제2회로층은 상기 제1회로층 및 상기 제3회로층 대비 미세피치의 회로패턴을 가지고,
상기 제1 및 제3회로층은 비아를 통해 연결되는, 인쇄회로기판.
a first circuit layer including first and second regions;
a first insulating layer in which a first region of the first circuit layer is buried on one surface;
a second circuit layer disposed on the other surface of the first insulating layer;
a second insulating layer having a second region of the first circuit layer buried in one surface and covering the first insulating layer; and
a third circuit layer disposed on the other surface of the second insulating layer; includes,
The second circuit layer has a circuit pattern of fine pitch compared to the first circuit layer and the third circuit layer,
The first and third circuit layers are connected through vias.

청구항 1에 있어서,
상기 제1회로층의 제2영역은 상기 제2절연층의 일면으로부터 매립되는, 인쇄회로기판.
The method according to claim 1,
and a second region of the first circuit layer is buried from one surface of the second insulating layer.

청구항 1에 있어서,
상기 제1회로층은 복수의 전자부품을 실장하기 위한 패드를 포함하는 인쇄회로기판.
The method according to claim 1,
The first circuit layer is a printed circuit board including a pad for mounting a plurality of electronic components.

청구항 3에 있어서,
상기 패드 상에 형성된 금속 포스트를 더욱 포함하는 인쇄회로기판.
4. The method according to claim 3,
The printed circuit board further comprising a metal post formed on the pad.

청구항 1에 있어서,
상기 제2회로층은 복수의 전자부품을 연결하기 위한 연결패턴을 갖는 인쇄회로기판.
The method according to claim 1,
The second circuit layer is a printed circuit board having a connection pattern for connecting a plurality of electronic components.

청구항 1에 있어서,
상기 제1회로층과 상기 제2회로층을 전기적으로 연결하는 마이크로 비아를 더욱 포함하는 인쇄회로기판.
The method according to claim 1,
The printed circuit board further comprising a micro via electrically connecting the first circuit layer and the second circuit layer.

청구항 2에 있어서,
상기 제3회로층은 상기 제2절연층의 타면에 매립되어 형성된 인쇄회로기판.
3. The method according to claim 2,
The third circuit layer is a printed circuit board formed by being buried in the other surface of the second insulating layer.

청구항 1에 있어서,
상기 제1절연층과 제2절연층은 이종의 수지 절연층으로 구성된 인쇄회로기판.
The method according to claim 1,
The first insulating layer and the second insulating layer is a printed circuit board composed of different types of resin insulating layers.

청구항 1에 있어서,
상기 제1절연층은 감광성 수지층인 인쇄회로기판.
The method according to claim 1,
The first insulating layer is a photosensitive resin layer printed circuit board.

청구항 1에 있어서,
상기 제1절연층의 타면 상에 배치되어 상기 제2회로층을 커버하는 보호층을 더욱 포함하는 인쇄회로기판.
The method according to claim 1,
The printed circuit board further comprising a protective layer disposed on the other surface of the first insulating layer to cover the second circuit layer.

청구항 1에 있어서,
상기 제1절연층의 타면 상에 배치되어 상기 제2회로층을 커버하는 제1보호층과, 상기 제1보호층 상에 배치된 배선층을 더욱 포함하는 인쇄회로기판.
The method according to claim 1,
A printed circuit board further comprising: a first protective layer disposed on the other surface of the first insulating layer to cover the second circuit layer; and a wiring layer disposed on the first protective layer.

청구항 11에 있어서,
상기 배선층은 제1회로층 및 제3회로층 대비 미세피치의 회로패턴을 갖는 인쇄회로기판.
12. The method of claim 11,
The wiring layer is a printed circuit board having a circuit pattern of a fine pitch compared to the first circuit layer and the third circuit layer.

청구항 1에 있어서,
상기 제1절연층은 상기 제2절연층과 경계를 이루는 양 측면에 테이퍼부를 갖는 인쇄회로기판.
The method according to claim 1,
The first insulating layer has a printed circuit board having tapered portions on both sides forming a boundary with the second insulating layer.

청구항 1에 있어서,
상기 제3회로층 상에 형성된 빌드업 절연층과 빌드업 회로층을 포함하는 빌드업층을 더욱 포함하는 인쇄회로기판.
The method according to claim 1,
The printed circuit board further comprising a build-up layer including a build-up insulating layer and a build-up circuit layer formed on the third circuit layer.

제1절연층과, 상기 제1절연층의 일면에 배치된 제1회로층과, 상기 제1절연층의 타면 상에 배치된 제2회로층과, 상기 제1절연층의 타면 상에 배치되어 일면에 상기 제2회로층이 매립된 제2절연층과, 상기 제1 및 제2절연층 각각의 적어도 일부를 관통하는 비아와, 상기 제2절연층의 타면 상에 배치된 제3회로층을 포함하는 인쇄회로기판; 및
상기 인쇄회로기판에 탑재된 전자부품; 을 포함하며,
상기 제2회로층은 상기 제1회로층 및 상기 제3회로층 대비 미세피치의 회로패턴을 가지고,
상기 제1절연층은 상기 제2절연층의 전면에 배치된, 전자부품 모듈.
a first insulating layer, a first circuit layer disposed on one surface of the first insulating layer, a second circuit layer disposed on the other surface of the first insulating layer, and a second circuit layer disposed on the other surface of the first insulating layer, a second insulating layer having the second circuit layer embedded on one surface thereof, a via penetrating at least a portion of each of the first and second insulating layers, and a third circuit layer disposed on the other surface of the second insulating layer; A printed circuit board comprising; and
an electronic component mounted on the printed circuit board; includes,
The second circuit layer has a circuit pattern of fine pitch compared to the first circuit layer and the third circuit layer,
The first insulating layer is disposed on the front surface of the second insulating layer, the electronic component module.

청구항 15에 있어서,
상기 제1회로층은 상기 제1절연층의 일면에 매립된 전자부품 모듈.
16. The method of claim 15,
The first circuit layer is an electronic component module embedded in one surface of the first insulating layer.

청구항 15에 있어서,
상기 제1회로층은 복수의 전자부품을 실장하기 위한 패드를 포함하는 전자부품 모듈.
16. The method of claim 15,
The first circuit layer is an electronic component module including a pad for mounting a plurality of electronic components.

청구항 15에 있어서,
상기 제2회로층은 복수의 전자부품을 연결하기 위한 연결패턴을 갖는 전자부품 모듈.
16. The method of claim 15,
The second circuit layer is an electronic component module having a connection pattern for connecting a plurality of electronic components.

청구항 15에 있어서,
상기 제1절연층은 감광성 수지층인 전자부품 모듈.
16. The method of claim 15,
The first insulating layer is a photosensitive resin layer of the electronic component module.

제1회로층을 형성하는 단계;
상기 제1회로층 중 일부 또는 전체를 커버하도록 제1절연층을 형성하는 단계;
상기 제1절연층에 제2회로층을 형성하는 단계;
상기 제1회로층 및 상기 제2회로층을 커버하도록 전면에 제2절연층을 형성하는 단계; 및
상기 제2절연층에 제3회로층을 형성하는 단계;
를 포함하며,
상기 제2회로층은 상기 제1회로층 및 상기 제3회로층 대비 미세피치의 회로패턴을 갖는 인쇄회로기판의 제조방법.forming a first circuit layer;
forming a first insulating layer to cover some or all of the first circuit layers;
forming a second circuit layer on the first insulating layer;
forming a second insulating layer on the entire surface to cover the first circuit layer and the second circuit layer; and
forming a third circuit layer on the second insulating layer;
includes,
The second circuit layer is a method of manufacturing a printed circuit board having a circuit pattern having a fine pitch compared to the first circuit layer and the third circuit layer.