KR101031434B1

KR101031434B1 - 초저전력 아날로그 보상 회로 및 보상 방법

Info

Publication number: KR101031434B1
Application number: KR1020087029458A
Authority: KR
Inventors: 앤디 네고이; 미첼 제크리
Original assignee: 브이엘 씨 브이
Priority date: 2006-05-03
Filing date: 2007-04-24
Publication date: 2011-04-26
Also published as: CN101485088B; JP5215995B2; CN101485088A; US20090315532A1; JP2009535829A; EP2018704A1; WO2007128682A1; TW200810355A; KR20090009293A; TWI451697B; US8063623B2

Abstract

본 발명은 집적 회로 내에서의 PVT 변화에 대한 보상을 제공하는 보상 회로에 관한 것이다. 저 전압 기준 전류원을 사용하여, 보상 회로는 온칩 기준 저 전압 공급부(V_DD)로부터 PVT 변화에 대해 일정한 기준 전류(I_ref)를 직접 생성하는 한편, 컨베이어에 기초하는 감지 회로에 의해 두 기준 저 전압 공급부 간의 전압차에 대응하는 단일 다이오드 접속형 트랜지스터(M10) 양단에 인가된 저 전압 공급부(V_DDE-V_DD)로부터 PVT 변화에 대해 가변적인 검출 전류(I_z)가 생성된다. 그 다음에 두 전류(I_ref, I_z)는 복수의 디지털 비트를 출력하는 전류 모드 아날로그-디지털 변환기 내에서 비교된다. 이들 디지털 비트는 이후에 I/O 버퍼 회로에서의 PVT를 보상하는데 사용될 수 있다.

Description

초저전력 아날로그 보상 회로 및 보상 방법{VERY LOW POWER ANALOG COMPENSATION CIRCUIT}

본 발명은 아날로그 보상 회로에 관한 것으로, 보다 구체적으로는 집적 회로 내에서의 공정, 전압 및 온도(Process Voltage Temperature; PVT) 변화에 대한 보상을 제공하는 매우 낮은 전력의 아날로그 보상 회로에 관한 것이다.

출력 버퍼 회로(예를 들면, 입력/출력(I/O) 회로)는 버스와 같은 링크 또는 전송 라인, 인쇄 회로 기판(PCB) 트레이스 또는 기타 전기 전도성 유사 구조물을 사용하여 라우팅되는 동안, 소정 칩의 한 부품으로부터 다른 부품으로 또는 한 칩으로부터 다른 칩으로 데이터 및/또는 신호를 전달하는 것을 용이하게 하는데 널리 사용된다.

집적 회로(IC)의 속도가 지속적으로 증가함에 따라, 이들 링크는 이제 전송 라인으로 작용하며, 그 특성 임피던스(통상적으로는 50 내지 75 옴 범위)는 잡음 내성(noise immunity) 및 타이밍 스큐(timing skew)를 감소시키는 불필요한 반사(reflection) 및 링잉(ringing)을 회피하기 위해 출력 버퍼 회로 또는 송신기의 임피던스와 지속적으로 매칭되도록 요구될 것이다.

그러나, 버퍼 회로는 공급 전압, 제조 공정 및 온도(PVT)의 변화를 겪을 수 있다. 예를 들면, IC 제조에서의 공정 변화는 임계 전압, 채널 길이 및 폭, 도핑(doping), 캐리어 이동도(carrier mobility) 등에 영향을 줄 수 있다. 따라서, 이들 변화는 피할 수 없고 그 결과 버퍼 회로의 최적의 성능을 얻을 수 없게 되어, PVT 보상 기법이 요구된다.

또한, 이 성능은, 용량성 스위칭 동작 및 임의의 고속의 동시 스위칭 동작으로 인한 접지 라인 및 공급 라인을 통한 간섭에 직접 의존하는 버퍼 회로 내의 동적 전력 소비에 의해서도 떨어질 것이다.

버퍼 회로 내의 PVT 변화를 보상하기 위한 몇몇 종래기술의 해결책이 고안되어 왔다. 예를 들면, 발명의 명칭이 "Controlled Output Impedance Buffer Using CMOS Technology"인 미국특허 제6,807,853호에는 PVT 상태를 감지하고, 다양한 출력 버퍼 회로를 스위칭 온 또는 스위칭 오프하여 출력 버퍼 드라이버 내의 각각의 출력 버퍼 회로의 출력 임피던스를 전송 라인의 임피던스에 매칭시키는 방법이 개시되어 있다. PVT 상태의 검출은 결과의 드레인-소스 전압을 디지털 코드로 변환하기 전에 사전 정의된 크기의 트랜지스터를 통해 PVT에 독립적인 기준 전류를 주입함으로써 이루어진다. 그러나, 이 방법은 전압 변환을 통해 다량의 에너지를 소비하며 융통성이 적은 방식으로 기준 전류를 생성한다고 하는 문제점을 갖는다.

다른 예로서, 발명의 명칭이 "Reference Current Source Having MOS Transistors"인 미국특허공개 제2002/0109490A1호에는 PVT 상태에 반대 방식으로 의존하는 두 개의 다른 전류를 추가함으로써 기준 전류를 생성하는 방법이 개시되 어 있다. 그러나, 이 방법에는 여전히 여러 문제점이 존재한다. 이 방법은, 두 전압원과 전압-전류 변환기를 사용할 뿐만 아니라 기준 전류를 생성하기 위해 집적 저항기(integrated resistor)를 사용하기 때문에 다량의 에너지를 소비한다. 또한, 이들 집적 저항기는 현재의 공정에서 매우 빈번하게 큰 변화를 갖는다.

도 1은 종래기술에서 일반적으로 볼 수 있는 버퍼 회로(15)용 보상 회로(10)의 블록도이다. 기준 전압 생성기(11)는 외부 전원(V_ext)으로부터 기준 전압을 생성하고, 이 기준 전압은 전압-전류 변환기(12)를 통해 기준 전류로 변환된다. 기준 전류는 아날로그-디지털 변환기(14)에 의해 전류 생성 수단(13)에 의해 공급된 전류와 비교되는데, 전류 생성 수단(13)에 의해 공급된 전류는 PVT 변화에 대해 가변적이다. 이러한 기준 전류를 생성하기 위해 가장 많이 사용되는 방법은 전류로 변환시키는 데 사용되는 고정밀도의 외부 저항기 또는 집적 저항기 외에 PVT 변화에 대해 일정한 1.21V보다 작은 밴드갭 기준 전압을 제공하는 밴드갭 유형의 전압 기준 블록을 사용하는 것이다. 그러나, 집적 저항기는 일반적으로 현대의 공정에서 큰 변화를 보이며 칩 상에 큰 공간을 차지한다. 고정밀도 또는 트리밍된(trimmed) 외부 저항기를 사용해도 비용이 증가한다는 문제점이 있다.

따라서, 집적 회로 내에서, 특히 버퍼 회로에 대해 공정, 전압 및 온도(PVT) 변화에 대한 보상을 제공하는 매우 낮은 전력 아날로그 보상 회로를 제공하는 것이 바람직하다.

제 1 측면에서 본 발명은 집적 회로 내의 공정, 전압 및 온도(PVT; process, voltage and temperature) 변화(variations) 중 적어도 하나를 보상하기 위한 보상 회로로서, a) PVT 변화에 대해 일정한 기준 전류(I_ref)를 생성하는 기준 회로 -상기 기준 회로는 상기 집적 회로에 대해 내부이며 저 전압을 공급하도록 구성된 제 1 전압 공급부(V_DD)로부터 상기 기준 전류(I_ref)를 직접 생성함- 와, b) 출력 단자(Z)를 포함하며, 상기 출력 단자(Z)에서 PVT 변화에 대해 가변적인 검출 전류(I_z)를 제공하고, 상기 검출 전류(I_z)를 통해 상기 PVT 변화를 감지하도록 구성된 감지 회로를 포함하는 보상 회로를 제공한다.

본 발명의 제 1 측면에 따른 보상 회로는 온칩 저 전압 공급부인 제 1 전압 공급부로부터 PVT 변화에 대해 일정한 기준 전류를 직접 생성하는 기준 전류를 포함한다. 이것에 의해, 밴드갭 기준 전압을 생성하는 밴드갭 타입의 전압 기준 블록 및 밴드갭 기준 전압을 기준 전류로 변환하는 집적 또는 고정밀도의 외부 저항기가 필요치 않게 되며, 이에 따라 에너지, 칩상의 실리콘 영역 및 비용을 절감할 수 있다.

본 발명의 제 1 측면에 따른 보상 회로는 이 감지 회로에 의해 생성된 검출 회로를 통해 PVT 변화를 감지하는 감지 회로를 더 포함한다. 이것에 의해, PVT 변화를 검출할 수 있다.

제 2 측면에서, 본 발명은 집적 회로 내의 공정, 전압 및 온도(PVT; process, voltage and temperature) 변화 중 적어도 하나를 보상하는 방법으로서, a) PVT 변화에 대해 일정한 기준 전류(I_ref)를 생성하는 단계 -상기 기준 전류(I_ref)는 상기 집적 회로에 대해 내부이며 저 전압을 공급하도록 구성된 제 1 전압 공급부(V_DD)로부터 직접 생성됨- 와, b) PVT 변화에 대해 가변적인 검출 전류(I_z)를 통해 PVT를 감지하는 단계 -상기 검출 전류(I_z)는 감지 회로에 의해 제공됨- 를 포함하는 보상 방법을 제공한다.

이하에서는, 종속항에 정의되어 있는 바람직한 실시예를 설명한다. 명시적으로 언급하지 않는 한, 실시예들은 서로 결합될 수 있다.

따라서, 기준 회로는 제 1 다이오드 소자와 직렬 구성의 제 2 다이오드 소자와 제 2 저항기를 포함하는 PTAT(proportional-to-absolute-temperature) 회로(230)를 포함하고, 상기 제 1 다이오드 소자와 상기 직렬 구성은 제 1 다이오드 소자 양단의 전압과 상기 직렬 구성 양단의 전압 사이의 상기 제 2 저항기 양단의 전압 차가 존재하는 방식으로 구성된다. 이것에 의해, 정의 온도 계수(PTC) 전류가 상기 제 1 및 제 2 다이오드 소자를 통해 발생할 수 있다.

또한, 상기 제 1 및 제 2 다이오드 소자는 다이오드 접속형 트랜지스터일 수 있고, 상기 제 2 다이오드 소자는 상기 제 2 다이오드 소자를 통해 흐르는 제 2 전류를 분배할 수 있는 여러 개의 병렬 접속형 다이오드 소자로 이루어진 세트로 대체될 수도 있다.

기준 회로는 바람직하게는 제 1 및 제 3 저항 소자를 더 포함하며, 이들 제 1 및 제 3 저항 소자는 부의 온도 계수(NTC) 전류가 제 1 및 제 3 저항 소자를 통해 발생할 수 있는 방식으로 구성된다.

다른 실시예에서, 기준 회로는 상기 기준 전압을 공급받고 PVT 변화에 대해 일정한 제 5 전류를 PVT 변화에 대해 일정한 제 6 전류로 미러링하는 적어도 세 개의 트랜지스터를 갖는 전류 미러를 더 포함하며, 제 6 전류는 기준 전류를 발생하도록 미러링된다.

다른 실시예에서, 기준 회로는 상기 전류 미러를 형성하는 트랜지스터의 구동 입력을 통해 전류 미러를 구동하도록 구성되는 적어도 두 개의 상보형 입력 단자를 구비한 연산 증폭기를 더 포함한다. 구동 입력의 고 임피던스로 인해, 상기 2개의 상보형 입력 단자는 동일한 전위로 유지된다.

또한, 감지 회로는 상기 제 1 전압 공급부 또는 적절한 기준 전압에 접속된 기준 단자를 갖는, 제 1 세대 전류 컨베이어와 같은 전류 컨베이어와, 상기 전류 컨베이어의 입력 단자와 제 2 전압 공급부 사이에 접속된 다이오드 접속형 트랜지스터를 포함할 수도 있다. 공지되어 있는 전류 컨베이어 구성으로 인해, 상기 입력 단자 및 기준 단자는 실제로는 저 전류가 흐르는 단일 다이오드 접속형 트랜지스터 양단의 저 전압 차를 생성하도록 단락된다. 이 전류는 몇몇 다이오드 접속형 트랜지스터의 직렬 구성을 사용하여 제한될 필요가 없도록 충분히 낮고, 오히려 그 공정 파라미터(임계 전압, 캐리어 이동도 등)의 변동 범위가 크다. 또한, 공정 파라미터, 공급 전압 및 온도의 영향이 단일 다이오드 접속형 트랜지스터에 의해 감시되므로, 전류 컨베이어의 전력 소모는 크게 감소한다.

보상 회로는 기준 전류와 검출 전류를 서로 비교하여 그 결과를 멀티비트 보상 코드로 변환시키는 아날로그-디지털 변환기를 더 포함할 수도 있다.

이 보상 코드는 버퍼 회로에 의해 사용되어 구동 세기에 적합하게 변화될 수도 있다.

도 1은 종래기술에 따른 버퍼 회로를 위한 보상 회로의 블록도.

도 2는 본 발명의 바람직한 실시예에 따른 버퍼 회로를 위한 보상 회로의 블록도.

도 3은 도 2의 보상된 버퍼 회로에 사용된 기준 전류원의 개략도.

도 4는 도 2의 보상된 버퍼 회로에 사용된 전류 컨베이어에 기초한 감지 회로의 개략도.

이하, 첨부 도면을 참고하여 바람직한 실시예에 기초하여 본 발명을 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 버퍼 회로(500)용 보상 회로(100)의 블록도이다. 정의 상(by definition) PVT 변화에 대해 일정한 전류인 기준 전 류(I_ref)는 예를 들어 약 1.0V 범위의 상수값을 갖는 모든 집적 회로 상에 존재하는 디지털 코어 전압 공급부와 같은 기준 로우 전압 공급부(V_DD)로부터 로우 전력 기준 전류원(200)에 의해 직접 생성된다. PVT에 대해 가변하는 전류인 검출 전류(I_z)는 예를 들어 1.8V 내지 2.5V 범위의 하이(high) 입력/출력(I/O) 전압 공급부와 같은 기준 하이 전압 공급부(V_DDE)와 보다 낮은 전압 공급부(V_DD) 사이의 전압차(ΔV)에 대응하는 로우 전압 공급(V_DDE-V_DD)으로부터 감지 회로(300)에 의해 생성되며, 감지 회로의 구성은 전류 컨베이어(310)에 기초한다. 이어서 아날로그 전류(I_ref, I_z)는 전류 모드 아날로그-디지털 변환기(ADC)(400) 내부의 복수의 비교기를 통해 비교된다. 아날로그-디지털 변환기는 예를 들어 플래시 변환기와 같은 병렬 아날로그-디지털 변환기일 수 있으며, PVT 보상 코드를 구성하는 복수의 디지털 비트를 출력한다. 따라서 이러한 코드는 예를 들어 출력 임피던스 및/또는 슬루우 레이트(slew rate)를 제어하기 위해 I/O 버퍼 회로(500)의 프리-드라이버(pre-driver) 및 출력부(도시되어 있지 않음)에 의해 사용될 수 있다.

도 3은 본 발명의 바람직한 실시예에 따른 보상 회로(100)에 사용된 기준 전류원(200)의 개략도이다. 이러한 기준 전류원(200)은 적어도 동일한 극성을 갖는 제 1 , 제 2, 제 3, 제 4 트랜지스터(M1, M2, M3, M4)로 이루어진 전류 미러 회로(220) -여기서, 제 1, 제 2, 제 3 트랜지스터(M1 내지 M3)는 서로에 대해 동일하지만 제4 트랜지스터(M4)에 대해서는 상이한 종횡비(W/L, W 및 L은 각각 채널 폭(W)과 길이(L)를 나타냄)를 가짐- 와, 제 1 다이오드(D1) 및 직렬 연결된 제 2 저항기(R2)와 제 2 다이오드(D2) -이들 다이오드는 다이오드(D1)의 면적에 대한 다이오드(D2)의 면적의 비가 N인 상이한 크기를 가짐- 로 이루어진 PTAT(proportional-to-absolute-temperature) 회로(230)와, 제 1 및 제 3 저항기(R1, R3)와, 전력 소모를 최소화하기 위해 CMOS 트랜지스터를 사용하여 설계된 CMOS 증폭기와 같은 연산 증폭기(210)를 포함한다.

제 4 트랜지스터(M4)에 의해 자기 바이어스되는(self-biased) 연산 증폭기(210)는 4개의 트랜지스터(M1-M4)의 게이트 단자(G)에 결합되는 출력 단자(OUT)를 통해 전류 미러 회로(220)를 구동한다. 연산 증폭기(210)는 2개의 상보형 입력 단자, 즉 전위(Vin+)에서의 비반전 입력 단자(IN+)와 전위(Vin-)에서의 반전 입력 단자(IN-)를 갖는다. 제 1 다이오드(D1)와 병렬로 접속되는 제 1 저항기(R1)는 비반전 단자(IN+)에 접속된 제 1 단자와 V_SS일 수 있는 부(negative)의 전력 공급 단자에 접속된 제 2 단자를 갖는다. 제 1 다이오드(D1)는 비반전 단자에 접속된 애노드 단자와 Vss에 접속된 캐소드 단자를 갖는다. 제 2 다이오드(D2)와 직렬 연결된 제 2 저항기(R2)는 반전 입력 단자(IN-)에 접속된 제 3 단자와 제 2 다이오드(D2)의 애노드에 접속된 제 4 단자를 갖는다. 제 2 다이오드(D2)의 캐소드는 V_SS에 접속된다. 제 3 저항기(R3)는 브랜치(R2, D2)에 병렬로, 즉 제 3 단자와 V_SS 사이에 접속된다. 4개의 트랜지스터(M1 내지 M4) 각각의 소스(S)는 V_DD와 같은 일정한 기준 레벨에 있는 정(positive)의 전력 공급 단자에 접속된다. 제 1 트랜지스터(M1)의 드레인은 비반전 입력 단자(IN+)에 접속되고, 제 2 트랜지스터(M2)의 드레인은 반전 입력 단자(IN-)에 접속된다. 제 1 트랜지스터(M1)를 통해 흐르는 전류(I₁)는 제 1 다이오드를 통해 흐르는 전류(I_1a)와 제 1 저항기(R1)를 통해 흐르는 전류(I_1b)로 분할된다. 제 2 트랜지스터(M2)를 통해 흐르는 전류(I₂)는 직렬 브랜치(R2, D2)를 통해 흐르는 전류(I_2a)와 제 3 저항기(R3)를 통해 흐르는 전류(I_2b)로 분할된다. 전류 미러 구성은 동일한 종횡비(W/L)를 갖는 트랜지스터들(M1 내지 M4)을 구비하기 때문에, 트랜지스터(M1, M2)는 동일한 양의 전류(I₁, I₂)를 출력하는데, 이 전류(I₁, I₂)는 제 3 트랜지스터(M3)로 미러링되며, 따라서 출력 전류(I_ref)는 I₁및 I₂와 동일하다.

기준 전류원(200)의 원리는 온도 변화를 보상하기 위해 정의 온도 계수(PTC ; positive temperature coefficient)를 갖는 전류(I_1a, I_2a)와 부의 온도 계수(NTC ; negative temperature coefficient)를 갖는 전류(I_1b, I_2b)의 합(I_1a+I_1b, I_2a+I_2b)인 기준 전류(Iref)의 생성에 달려 있다.

순방향 바이어싱된 다이오드를 통해 흐르는 전류(I_f)는 공지되어 있는 쇼클리 이상 다이오드 방정식(Shockley ideal diode equation)에 의해 다음 식에 따라주어질 수 있다.

여기서, I_s는 포화 전류라고 하며, V_f는 부의 온도 계수(NTC)를 갖는 순방향 바이어싱된 다이오드 양단의 전압이며, V_T는 온도(T)와의 다음과 같은 의존 관계에 의해 정의된 정의 온도 계수(PTC)를 나타내는 열 전압(thermal voltage)이다.

여기서 q는 단위 전하량(1.602×10^-19C)이고, k는 볼츠만 상수(1.3807×10^-23J/K)이며, T는 다이오드의 P-N 접합의 절대 온도이다.

VT는 일반적으로 전압(V_f)에 대해 무시될 수 있기 때문에, 수식 (1)은 다음과 같이 개략화할 수 있다.

여기서, 전압(V_f)을 다음과 같이 유도할 수 있다.

전류 I₁과 I₂ 사이의 균등성은 다음과 같이 표현될 수 있다.

동작 동안에, 연산 증폭기(210)는 다음과 같이 2개의 상보적인 입력 단자(IN+, IN-)가 정상 상태에서 동일한 전위가 되게 한다.

관례에 따라 그리고 수치의 조작을 보다 쉽게 하기 위해, 저항기(R1, R3)를 서로에 대해 동일하게 설정하면, 다음과 같다.

이 조건하에서 다음 결과를 얻을 수 있다.

수식 (8)을 수식(5)에 대입하면, 다음과 같이 된다.

도 3에 도시된 바와 같이, 수식 (4)를 이용하면, 다음과 같이 된다.

여기서, V_f1은 순방향 바이어싱된 다이오드(D1) 양단의 전압이고, V_f2는 순방향 바이어싱된 다이오드(D2) 양단의 전압 강하이며, N은 다이오드(D1)의 면적에 대한 다이오드(D2)의 면적의 비이다. 다이오드(D2)는 다이오드(D1)와 동일한 크기의 N개의 병렬 접속된 다이오드(D2i) 세트로 대체될 수도 있으며, 이 경우 각각의 다이오드(D2i)에는 I_2a/N(N은 적어도 2인 정수)의 전류가 흐른다.

수식 (11)로부터, PTAT 회로(230)에 의해 제공되는 전류(I_1a 또는 I_2a)는 정 의 온도 계수(PTC)를 나타낸다는 것을 알 수 있다. 이 전류는 차(ΔV_f)의 함수이며, 이는 순방향 바이어싱된 전압(V_f1, V_f2) 사이의 절대 온도에 비례하는 전압(V_PTAT)라고도 하는데, 열 전압(V_T)에 비례한다.

수식 (12)로부터, 전류(I_1b 또는 I_2b)는 부의 온도 계수(NTC)를 나타내는 순방향 바이어싱된 전압(V_f1)의 함수이며 온도가 증가함에 따라 전압(V_f1)이 감소한다는 것을 알 수 있다.

따라서, ΔV_f의 PTC와 내장 전압(built-in voltage)(V_f)의 NTC가 보상되어, 기준 전류원(200)은 그 출력 단자(REF)로부터 온도 보상된 기준 전류(I_ref)(=I_1a+I_1b=I_2a+I_2b)를 출력한다.

또한, 이러한 기준 전류원(200)은 상당히 낮은 공정 파라미터의 변화에 대한 민감도를 보여준다.

또한, 일정한 기준 전압(VDD)을 제공하는 정의 전원(positive power supply)은 예를 들어 일반적으로 대략 1.0V 범위의 일정한 값을 갖는 온칩(on-chip), 즉 집적 회로 상에 존재하는 디지털 코어 전압 공급부와 같은 내부 저 전압 공급부인 것이 바람직하다.

마지막으로, 기준 전류원(200)은 PVT 변화에 독립적인 기준 전류(I_ref)를 출력하는 저 전압 밴드갭 전류 기준 회로로서 간주될 수 있다.

여기서 사용되는 "다이오드"란 용어는 순방향 바이어싱된 반도체 P-N 접합 장치와 같이 동작하는 임의의 장치를 나타내는데 사용된다. 그러한 장치의 통상의 예로는 n-웰을 게이트에 접속하고, 게이트, n-웰 및 드레인을 접지시키고, 상기 P-MOSFET의 소스가 애노드인 다이오드 접속형 동적 임계 채널-P형 금속 산화물 반도체 전계 효과 트랜지스터(P-MOSFET) 또는 바이폴라 접합 트랜지스터(BJT)의 컬렉터와 베이스를 들 수 있다.

도 3에 도시된 트랜지스터(M1 내지 M4)가 채널-P 금속 산화물 반도체(PMOS) 트랜지스터로 도시되어 있지만, 채널-N 금속 산화물 반도체(NMOS) 트랜지스터를 사용해도 되며, 이 때는 회로(200)의 나머지 부분의 전류 흐름의 방향과 극성이 반전되어야 한다.

도 3에 도시된 트랜지스터(M1 내지 M4)는 저 전압 동작을 위해 설계된, 즉 예로서 자연 트랜지스터(native transistor)와 같이, 감소된 임계 전압을 나타내는 트랜지스터임에 주의하라.

도 4는 본 발명의 바람직한 실시예에 따른 보상 회로(100)에 사용되는 감지 회로(300)의 개략도이다. 이러한 저 전력 감지 회로(300)는 제 1 세대 전류 컨베이어(CCI)와 같은 전류 컨베이어(310)에 기초한다. 여기서, 노드(Y)는 자신에게로 흐르는 전류(I_y)를 갖는 유한 임피던스 노드이다. 노드(Y)는 예를 들어 V_DD와 같은 일정한 기준 레벨에 있는 정의 전력 공급 단자에 접속된다. 다이오드 접속형 트랜지스터(M8) 및 트랜지스터(M7)와 동일한 극성을 갖는 다이오드 접속형 트랜지스터(M10)는 노드 X와 다른 정의 전력 공급 단자(V_DDE) 사이에 접속되며, 전력 공급 단자(V_DDE)는 입력/출력 공급 전압에 대해 예를 들어 1.8V와 2.5V 사이의 범위에서 V_DD(±1.0V)보다 더 높을 것이다. 동일한 종횡비(W/L) 및 다이오드 접속형 트랜지스터(M10)에 대한 반전 극성을 갖는 트랜지스터(M5, M6, M9)에 의해 형성된 전류 미러 구성으로 인해, 트랜지스터(M10, M7, M6)를 통해 흐르는 전류(I_x), 트랜지스터(M8, M5)를 통해 흐르는 전류(I_y) 및, 트랜지스터(M9)를 통해 흐르는 검출 전류(I_z)는 모두 동일하고, 이것은 노드(Y)에서 인가되는 전위와 무관하다. 따라서 크기가 동일한 트랜지스터(M7)와 동일한 전류가 흐르는 다이오드 접속형 트랜지스터(M8)는 소스 및 게이트 단자 양단의 전압(VGS)이 동일한 게이트 단자(G)를 공유하여 전류 미러를 형성하는 두 트랜지스터(M8, M7) 모두에 대해 동일하다는 것을 보장할 것이다. 다이오드 접속형 트랜지스터(M8)의 소스 단자는 또한 노드(Y)에 접속되므로, 노드(X)는 노드(Y)와 동일 전위에 있을 것이다. 즉 노드(X, Y)는 사실상 단락된다. 노드(X)에서 나타나는 실제 전위는 전류(I_x)의 값에 영향을 받지 않아, 제 1 세대 전류 컨베이어(CCI)는 제로 입력 임피던스를 갖는다. 마지막으로, V_DDE 및 V_DD에서의 정의 전원 사이의 저 전압 차(ΔV)가 단일 다이오드 접속형 트랜지스터(M10) 양단에 인가되어, 낮은 레벨의 전류(I_x)가 흐르며, 따라서 이 전류(I_x)를 합리적으로 감소시키기 위한 직렬 구성의 여러 다이오드 접속형 트랜지스터를 가질 필요는 없다. 공정 파라미터(임계 전압, 캐리어 이동도 등), 공급 전압 및 온도의 영향이 단일 다이오드 접속형 트랜지스터에 의해 감시되어, 전류 컨베이어의 전력 소비가 크게 감소할 것이다. 그러면, 저 임피던스 레벨의 노드(X)로부터 나오는 저 전류(Ix)가 검출 전류(I_z)로 복제되는데, 이는 PVT 변화에 의존하며 고 임피던스 레벨의 노드(Z)로부터 전류 모드 ADC(400)로 트랜지스터(M9)에 의해 공급된다.

도 4에 도시된 트랜지스터(M7, M8, M10)의 제 1 그룹이 PMOS 트랜지스터이고, 트랜지스터(M5, M6, M9)의 제 2 그룹은 NMOS 트랜지스터이지만, 이러한 트랜지스터 그룹의 구현은 반대 극성으로 할 수도 있으며, 이 때는 회로(300)의 나머지 요소들의 전류 흐름의 방향 및 극성이 반전되어야 한다.

또한, 본 발명은 임의의 특정 버퍼 회로에 한정되지 않는다. 오히려, 본 발명은 적어도 회로 내의 공정(process), 전압 및 온도 변화를 정확하게 보상하기 위한 개선된 보상 기법을 제공하는 것이 바람직한 어떠한 회로 구성에도 보다 일반적으로 적용할 수 있다.

요약하면, 집적 회로 내의 공정, 전압 및 온도(PVT)에 대한 보상을 제공하는 보상 회로(100)를 설명하였다. 저 전압 기준 전류원(200)을 사용하면, 보상 회로(100)는 온칩 기준 저 전압 공급부(V_DD)로부터 PVT 변화에 대해 일정한 기준 전류(I_ref)를 직접 생성하는 반면에, PVT 변화에 대해 가변적인 검출 전류(I_z)는 전류 컨베이어(310)에 기초하여, 두 개의 기준 저 전압 공급부 사이의 전압 차에 대응하는 단일 다이오드 접속형 트랜지스터(M10) 양단에 인가된 저 전압 공급부(V_DDE-V_DD) 로부터 감지 회로(300)에 의해 생성된다. 그 다음에 두 전류(I_ref, I_z)는 전류 모드 아날로그-디지털 변환기(400) 내에서 비교되며, 전류 모드 아날로그-디지털 변환기(400)는 복수의 디지털 비트를 출력한다. 이들 디지털 비트는 그 후에 I/O 버퍼 회로(500)에서 PVT 변화를 보상하는데 사용될 수 있다.

상세한 설명 및 관련 청구항들을 해석할 때, "포함"과 같은 표현은 배타적인 방식으로 해석해서는 안 된다. 즉, 명시적으로 정의되지 않은 다른 항목들 또는 구성요소들이 존재할 수 있는 것으로 해석해야 한다.

또한, 본 발명은 전술한 실시예에 제공된 것보다 적은 구성요소로 실시될 수도 있는데, 이 경우, 하나의 구성요소가 복수의 기능을 수행한다. 마찬가지로, 본 발명은 도면에 도시된 것보다 많은 구성요소를 사용하여 실시될 수도 있는데, 이 경우, 그 실시예에서 하나의 구성요소에 의해 수행된 기능들이 복수의 구성요소로 분산된다.

당업자라면, 상세한 설명에 개시된 여러 파라미터들이 수정될 수 있고 개시 및/또는 청구된 여러 실시예들이 본 발명의 범위로부터 벗어나지 않고 결합될 수도 있음을 쉽게 알 수 있을 것이다.

청구범위에서 참조부호는 청구범위를 한정하는 것은 아니며, 단지 청구범위의 가독성을 향상시키기 위해 삽입되었다.

Claims

집적 회로 내의 공정, 전압 및 온도(PVT; process, voltage and temperature) 변화(variations) 중 적어도 하나를 보상하기 위한 보상 회로(100)에 있어서,

a) PVT 변화에 대해 일정한 기준 전류(I_ref)를 생성하는 기준 회로(200) -상기 기준 회로(200)는 상기 집적 회로에 대해 내부이며 저 전압을 공급하도록 구성된 제 1 전압 공급부(V_DD)로부터 상기 기준 전류(I_ref)를 직접 생성하며, 상기 기준 전류(I_ref)의 생성은 온도 변화를 보상하기 위하여 정의 온도 계수(positive temperature coefficient)를 갖는 전류와 부의 온도 계수(negative temperature coefficient)를 갖는 다른 전류의 합에 기초함- 와,

b) 출력 단자(Z)를 포함하며, 상기 출력 단자(Z)에서 PVT 변화에 대해 가변적인 검출 전류(I_z)를 제공하고, 상기 검출 전류(I_z)를 통해 상기 PVT 변화를 감지하도록 구성된 감지 회로(300)를 포함하는

보상 회로.
제 1 항에 있어서,

상기 기준 회로(200)는

제 1 다이오드 소자(D1)와 직렬 구성(D2, R2)의 제 2 다이오드 소자(D2)와 제 2 저항기(R2)를 포함하는 PTAT(proportional-to-absolute-temperature) 회로(230) -상기 제 1 다이오드 소자(D1)와 상기 직렬 구성(D2, R2)은 상기 PTAT 회로(230)가 상기 제 1 다이오드 소자(D1) 양단의 전압(V_f1)과 상기 직렬 구성(D2, R2) 양단의 전압(V_f2) 사이의 상기 제 2 저항기(R2) 양단의 전압 차(V_f1-V_f2)를 통해 정의 온도 계수(PTC; positive temperature coefficient)를 나타내게 하도록 구성됨- 와,

상기 제 1 다이오드 소자(D1)와 상기 직렬 구성(D2, R2)에 각각 병렬로 접속되는 제 1 및 제 3 저항 소자(R1, R3) -상기 제 1 및 제 3 저항 소자(R1, R3)에는 상기 제 1 다이오드 소자(D1) 양단의 상기 전압(V_f1)에 비례하여 부의 온도 계수(NTC; negative temperature coefficient)를 나타내는 제 1 전류(I_1b) 및 제 3 전류(I_2b)가 각각 흐름- 와,

상기 제 1 전압 공급부(V_DD)에 의해 전류를 공급받고 제 1, 제 2, 제 3 트랜지스터(M1, M2, M3)를 각각 포함하는 적어도 제 1 , 제 2, 제 3 전류원 및 구동 입력부(G)를 포함하는 전류 미러(220) -상기 전류 미러(220)는 상기 제 1 트랜지스터(M1)를 통과하는 제 5 전류(I₁)를 상기 제 2 트랜지스터(M2)를 통과하는 제 6 전류(I₂)로 복제하고, 상기 제 6 전류(I₂)를 상기 제 3 트랜지스터(M3)를 통과하는 상기 기준 전류(I₃, I_ref)로 복제하도록 구성되며, 상기 제 5 전류(I₁) 및 제 6 전류(I₂)는 PVT 변화에 대해 일정함- 와,

적어도 비반전 입력 단자(IN+) 및 반전 입력 단자(IN-)를 포함하는 연산 증폭기(210) -상기 연산 증폭기(210)는 상기 비반전 입력 단자(IN+)가 상기 제 1 다이오드 소자(D1) 양단의 상기 전압(V_f1)과 동일한 전압 레벨(V_in+)을 갖고, 상기 반전 입력 단자(IN-)는 상기 직렬 구성(D2, R2)의 전압 레벨과 동일한 전압 레벨(V_in-)을 갖도록 상기 전류 미러(220) 및 상기 PTAT 회로(230)에 접속되고, 상기 구동 입력부(G)를 통해 상기 전류 미러(220)를 구동시키도록 구성됨- 를 포함하는

보상 회로.
제 1 항 또는 2 항에 있어서,

상기 감지 회로(300)는

입력 단자(X)로부터 상기 출력 단자(Z) 쪽으로 전류를 운반하며, 기준 전압 공급부에 접속되어 있는 기준 단자(Y)를 더 포함하는 전류 컨베이어(310)와,

자신의 양단에 낮은 정의(positive) 전압 강하(ΔV)를 발생하며, 제 2 전압 공급부(V_DDE)와 상기 입력 단자(X) 사이에 접속되어 있는 다이오드 접속형 트랜지스터(M10)를 포함하는

보상 회로.
제 3 항에 있어서,

상기 전압 강하(ΔV)는 상기 제 2 전압 공급부(V_DDE)와 상기 기준 전압 공급 부 사이의 전압 차와 동일한

보상 회로.
제 3 항에 있어서,

자신의 출력부에서 상기 기준 전류(I_ref)와 상기 검출 전류(I_z) 간의 비교에 기초하여 복수의 디지털 비트를 출력하는 아날로그-디지털 변환기(400)를 더 포함하는

보상 회로.
제 5 항에 있어서,

자신의 입력측에서 상기 복수의 디지털 비트를 수신하는 버퍼 회로(500)를 더 포함하는

보상 회로.
제 1 항에 있어서,

상기 제 1 전압 공급부(V_DD)는 디지털 코어 전압 공급부인

보상 회로.
제 4 항에 있어서,

상기 기준 전압 공급부는 상기 제 1 전압 공급부(V_DD)인

보상 회로.
제 2 항에 있어서,

상기 제 2 다이오드 소자(D2)는 N 개의 병렬 접속된 다이오드 소자(D2_i)로 이루어진 집합이고, N은 1보다 큰 정수인

보상 회로.
제 2 항 또는 9 항에 있어서,

상기 제 5 전류(I₁)는 상기 제 1 전류(I_1b) 및 상기 제 1 다이오드 소자(D1)를 통해 흐르는 제 4 전류(I_1a)로 분할되고, 상기 제 6 전류(I₂)는 상기 제 3 전류(I_2b) 및 상기 직렬 구성(D2, R2)을 통해 흐르는 제 2 전류(I_2a)로 분할되는

보상 회로.
제 2 항에 있어서,

상기 제 1 및 제 2 다이오드 소자(D1, D2) 각각은 다이오드 접속형 트랜지스터(diode-connected transistor)인

보상 회로.
제 3 항에 있어서,

상기 전류 컨베이어(310)는 제 1 세대 전류 컨베이어(a first generation current conveyor)인

보상 회로.
집적 회로 내에서의 공정, 전압 및 온도(PVT; process, voltage and temperature) 변화 중 적어도 하나를 보상하는 방법에 있어서,

a) PVT 변화에 대해 일정한 기준 전류(I_ref)를 생성하는 단계 -상기 기준 전류(I_ref)는 상기 집적 회로에 대해 내부이며 저 전압을 공급하도록 구성된 제 1 전압 공급부(V_DD)로부터 직접 생성되며, 상기 기준 전류(I_ref)의 생성은 온도 변화를 보상하기 위하여 정의 온도 계수를 갖는 전류와 부의 온도 계수를 갖는 다른 전류의 합에 기초함- 와,

b) PVT 변화에 대해 가변적인 검출 전류(I_z)를 통해 PVT를 감지하는 단계 -상기 검출 전류(I_z)는 감지 회로(300)에 의해 제공됨- 를 포함하는

보상 방법.
제 13 항에 있어서,

상기 기준 전류(I_ref)와 상기 검출 전류(I_z)를 비교하는 단계와,

PVT 보상을 위해 복수의 디지털 비트를 버퍼 회로(500) 쪽으로 출력하는 단계를 더 포함하는

보상 방법.
제 13 항 또는 14 항에 있어서,

상기 감지 단계는

저 임피던스 레벨의 입력 단자(X)로부터의 전류를 고 임피던스 레벨의 출력 단자(Z) 쪽으로 운반하는 단계 -상기 입력 단자(X)는 기준 전압 공급부의 전압 레벨과 동일한 전압 레벨에 있음- 와,

제 2 전압 공급부(V_DDE)와 상기 입력 단자(X) 사이에 접속된 다이오드 접속형 트랜지스터(M10) 양단의 낮은 정의 전압 강하(ΔV)를 발생하는 단계를 포함하는

보상 방법.