KR101005156B1

KR101005156B1 - 지연 회로

Info

Publication number: KR101005156B1
Application number: KR1020030034696A
Authority: KR
Inventors: 박영수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2011-01-04
Also published as: KR20040103642A

Abstract

본 발명은 지연회로에 관한 것으로, 입력신호가 하이 레벨에서 로우 레벨로 바뀔 때 인버터의 입력단자의 전류 패스를 제어하여 입력 단자에 축적된 전하가 디스챠지되는 정도를 감소시킴으로써, 커패시터나 저항을 사용하지 않기 때문에 집적도를 증가시키면서 입력 신호를 충분하게 안정적으로 지연시키고, 공정의 재현성을 확보하면서 노이즈 발생을 방지함과 동시에 설계의 안정성을 향상시킬 수 있는 지연회로가 개시된다.

시간 지연, 인버터, 전류 패스, 트랜지스터, 전송 게이트

Description

지연 회로{Delay circuit}

도 1은 본 발명의 제1 실시예에 따른 지연회로를 설명하기 위한 회로도이다.

도 2는 인버터의 로드 커패시터를 설명하기 위한 개념도이다.

도 3은 본 발명의 제2 실시예에 따른 지연회로를 설명하기 위한 회로도이다.

도 4는 본 발명의 제3 실시예에 따른 지연회로를 설명하기 위한 회로도이다.

도 5는 본 발명의 제4 실시예에 따른 지연회로를 설명하기 위한 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 지연 회로 110 : 전류패스 제어수단

본 발명은 지연회로에 관한 것으로, 특히 커패시터나 저항 없이 인버터와 트랜지스터로 이루어진 지연회로에 관한 것이다.

일반적으로, 1ns보다 단시간 지연(Short time delay) 회로의 경우에는 CMOS 인버터 체인(CMOS Inverter Chain)을 사용하지만, 1ns보다 장시간 지연(Long time delay) 회로의 경우에는 RC(Resistor-capacitor) 지연 회로를 많이 사용한다. 이 중 RC 지연 회로에서 저항(Resistor)은 이온 주입을 적용한 확산 면저항(Diffusion sheet resistor)을 이용하며, 커패시터로는 평면 커패시터(Planar capacitor)나 MOS 커패시터를 사용한다.

면저항(Sheet resistor)이란 단위 면적당 저항값을 이온주입 농도와 도즈량을 조절하여 고정시키고, 폭과 길이를 변화시켜 원하는 저항값을 얻는 저항을 말한다. 통상적으로, 면저항은 폭도 일정하게 고정시키면서 길이를 변화시켜 저항값을 조절하는데, 고정되는 폭의 경우 이온주입 공정에 대한 저항값의 안정성을 고려하여 일정한 값 이상이 되어야 하며, 보통 1um 이상으로 설정된다.

한편, 확산(Diffusion) 저항의 경우, 전체 공정을 거치면서 다양한 열공정에 의해 영향을 받게되어 변화폭이 크고, 특히 온도에 따른 변화가 심하여 정확한 저항값을 설정하기가 매우 어렵다.

커패시터의 경우에는, 평면 커패시터를 이용하거나 여러 개의 MOS 커패시터를 이용한다. 이 경우, 평면 커패시터가 MOS 커패시터보다 단위 면적당 정전 용량(Capacitance)이 크긴 하지만, 두 경우 모두 절대적인 값에서는 단위 면적당 정전 용량이 매우 작기 때문에 큰 면적이 요구된다.

RC 지연(RC Delay)은 저항값(Resistance)과 정전 용량(Capacitance)의 곱으로 결정되므로, 변화가 심한 확산 저항보다는 MOS 커패시터의 개수를 조절하여 지 연 정도를 조절한다. 즉, 고정된 확산 저항값에 대해 필요한 MOS 커패시터의 개수를 대략 설정하고, 여기에 여분의 커패시터를 추가로 더 만들어 놓은 후 칩 F/A 시에 필요한 MOS 커패시터의 개수를 확인하여 양산 시 적용하게 된다.

하지만, 현재 RC 지연 회로의 경우에는 다음과 같은 문제점들이 존재한다.

첫째, 확산 저항의 경우 공정 및 온도에 따른 변화폭이 매우 심하여 정확한 지연값을 얻기가 힘들뿐 아니라, 이러한 큰 지연 변화 폭은 근본적으로 설계 마진의 감소로 이어진다.

둘째, 집적도를 증가시켜 칩 사이즈를 줄이는 경우에도, 동일한 시간 지연을 얻기 위해서는 확산 저항이나 전체 필요한 커패시터의 면적을 그대로 유지해야 하므로 칩 사이즈에 대한 효율성을 저하시킨다.

셋째, 확산 저항의 경우 트랜지스터에 비하여 전력 소모나 각종 노이즈를 심하게 유발하는 문제점이 있다.

넷째, 부정확한 시간 지연은 경우에 따라 심각한 개발 지연과 더불어 칩 동작(Chip performance) 특성을 저하시킬 수 있다.

이러한 문제점들은 보다 더 작은 사이즈, 저 전력, 고속 동작에 있어서 더 크게 작용하고 있으며, 향후 개발/생산 비용의 증가 및 설계의 어려움, 칩 동작 특성을 저하시킬 수 있다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 입력신호가 하이 레벨 에서 로우 레벨로 바뀔 때 인버터의 입력단자의 전류 패스를 제어하여 입력 단자에 축적된 전하가 디스챠지되는 정도를 감소시킴으로써, 커패시터나 저항을 사용하지 않기 때문에 집적도를 증가시키면서 입력 신호를 충분하게 안정적으로 지연시키고, 공정의 재현성을 확보하면서 노이즈 발생을 방지함과 동시에 설계의 안정성을 향상시킬 수 있는 지연회로를 제공하는데 그 목적이 있다.

본 발명의 실시예에 따른 지연회로는 제1 인버터와, 입력 단자인 제1 노드와 제1 인버터의 입력 단자인 제2 노드 사이에 접속되며, 입력 신호가 하이 레벨에서 로우 레벨로 바뀌면 제2 노드로부터 제1 노드로의 전류 패스를 제어하고 제2 노드로부터 전하가 디스챠지되는 정도를 감소시켜 제1 인버터의 출력 신호의 변화를 지연시키기 위한 전류패스 제어수단을 포함하여, 하이 레벨에서 로우 레벨로 변하는 입력 신호를 반전 지연시킨다.

상기에서, 전류패스 제어수단은, 제2 노드의 전압에 따라 동작하며, 제1 인버터의 출력 신호를 스위칭 하는 스위칭 수단, 및 제1 노드 및 제2 노드 사이에 접속되며, 스위칭 수단을 통해 전달된 신호가 제1 입력단으로 입력되고, 제1 인버터의 출력 신호가 제2 입력단으로 바로 입력되는 전송 게이트를 포함한다. 그리고, 스위칭 수단은 NMOS 트랜지스터로 구현 가능하다.

전송 게이트는 제1 노드 및 제2 노드 사이에 접속된 PMOS 트랜지스터와, 제1 노드 및 제2 노드 사이에 병렬로 접속된 NMOS 트랜지스터로 이루어지며, 제1 입력 단은 PMOS 트랜지스터의 게이트 단자이고 제2 입력단은 NMOS 트랜지스터의 게이트 단자이다.

한편, 제1 인버터의 출력단에 제2 인버터를 추가로 설치하여 입력 신호가 하이 레벨에서 로우 레벨로 바뀌면, 하이 레벨에서 로우 레벨로 입력 신호를 지연시킬 수 있다.

또한, 출력 단자가 제1 노드에 연결되도록 제2 인버터를 추가로 설치하여, 입력 신호가 로우 레벨에서 하이 레벨로 바뀌면, 로우 레벨에서 하이 레벨로 입력 신호를 지연시킬 수도 있다.

뿐만 아니라, 제1 인버터의 출력단에 제2 인버터를 추가로 설치하고, 출력 단자가 제1 노드에 연결되도록 제3 인버터를 추가로 설치하여, 입력 신호가 로우 레벨에서 하이 레벨로 바뀌면, 하이 레벨에서 로우 레벨로 입력 신호를 반전 지연시킬 수도 있다.

여기서, 입력 신호의 지연 정도는 제1 인버터를 구성하는 트랜지스터의 채널 폭 및 채널 길이에 비례하여 트랜지스터의 벌크 전압에 의해 트랜지스터의 게이트에 축적되는 전하의 양으로 조절할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1을 참조하면, 본 발명의 실시예에 따른 지연회로(100)는 인버터(INV1)와 전류패스 제어수단(110)을 포함하여 이루어진다.

전류패스 제어수단(110)은 지연회로(100)의 입력 단자인 제1 노드(N1)와 인버터(INV1)의 입력 단자인 제2 노드(N2) 사이에 접속된다. 전류패스 제어수단(110)은 입력 신호(IN)가 하이 레벨에서 로우 레벨로 바뀌면 제1 노드(N1)와 제2 노드(N2) 사이의 전류 패스를 제어하여, 제2 노드(N2)로부터 제1 노드(N1)로 전하가 디스챠지되는 정도를 감소시킨다. 디스챠지되는 정도를 감소시킴으로써, 인버터(INV1)의 출력 신호의 변화를 지연시킨다.

이러한, 전류패스 제어수단(110)은 스위칭 수단(NT)과 전송 게이트(TG)로 구현 가능하다. 이때, 스위칭 수단(NT)은 제2 노드(N2)의 전압에 따라 동작하며, 인버터(INV1)의 출력 신호를 전송 게이트(TG)로 스위칭하도록 접속시킨다. 이러한, 스위칭 수단(NT)은 NMOS 트랜지스터로 구현 가능하다.

한편, 전송 게이트(TG)는 PMOS 트랜지스터와 NMOS 트랜지스터를 병렬로 접속시켜 구현할 수 있으며, 제1 노드(N1) 및 제2 노드(N2) 사이에 접속시킨다. 여기서, 이해를 돕기 위하여 편의상 PMOS 트랜지스터의 게이트 단자를 전송 게이트(TG)의 제1 입력단이라 하고, NMOS 트랜지스터의 게이트 단자를 전송 게이트(TG)의 제2 입력단이라 정의한다. 이어서, 인버터(INV1)의 출력 된 신호가 제1 및 제2 입력단 으로 전달되도록 접속한다. 이때, 제1 입력단으로는 스위칭 수단(NT)을 통해 인버터(INV1)의 출력 신호가 전달되도록 접속한다.

상기의 구성을 통해, 본 발명의 지연 회로(100)는 입력 신호(IN)가 하이 레벨에서 로우 레벨로 바뀌면 제2 노드(N2)로부터 제1 노드(N1)로의 전류 패스를 제어하고, 제2 노드(N2)로부터 전하가 디스챠지되는 정도를 감소시켜 인버터(INV1)의 출력 신호의 변화를 지연시킨다. 결국, 본 발명의 지연 회로(100)는 하이 레벨에서 로우 레벨로 변하는 입력 신호를 반전 지연시킨다.

이렇게, 하이 레벨에서 로우 레벨로 변하는 입력 신호를 반전 지연시키는 동작을 보다 상세하게 설명하면 다음과 같다.

초기 상태

초기에 입력 신호(IN)가 하이 레벨이라면, 제2 노드(N2)의 전위도 하이 레벨이고, 인버터(INV1)의 출력 신호는 로우 레벨이 된다. 제2 노드(N2)의 전위에 의해 스위칭 수단(NT)은 온 상태가 되고, 스위칭 수단(NT)을 통해 인버터(INV1)의 출력 신호가 전송 게이트(TG)의 제1 입력단으로 전달된다. 한편, 인버터(INV1)의 출력 신호는 전송 게이트(TG)의 제2 입력단으로도 동시에 전달된다. 인버터(INV1)의 출력 신호에 의해 전송 게이트(TG)의 NMOS 트랜지스터는 오프 상태가 되지만, PMOS 트랜지스터는 Vgs가 -Vcc가 되면서 온상태가 된다.

입력 신호가 하이 레벨에서 로우 레벨로 변하는 경우의 동작

입력 신호(IN)가 하이 레벨에서 로우 레벨로 바뀌면, 제2 노드(N2)에 축적된 전하들이 온 상태인 전송 게이트(TG)의 PMOS 트랜지스터를 통해 제1 노드(N1)쪽으로 디스챠지되기 시작한다. 이때, 입력 신호(IN)가 하이 레벨에서 로우 레벨로 바뀌면서 제1 노드(N1)의 전위도 낮아지고, 전송 게이트(TG)의 PMOS 트랜지스터의 Vgs도 -Vcc에서 점차적으로 높아진다. PMOS 트랜지스터의 Vgs가 높아지다가 문턱 전압인 -Vpth에 가까워지면, PMOS 트랜지스터를 통해 흐르는 전류의 량이 급격하게 감소하게 되어 전송 게이트(TG)를 통해 제1 노드(N1)로 디스챠지되는 전하의 양이 줄어들면서 인버터(INV1)의 출력 신호가 변하기까지 시간 지연이 발생될 수 있다.

제2 노드(N2)의 전위가 낮아지다가 인버터(INV1) 내부에서도 출력 신호가 변하기 위한 영역(Transition)까지 도달하면, 인버터(INV1)의 출력 신호는 급격하게 로우 레벨에서 하이 레벨로 변한다.

이로써, 입력 신호(IN)가 하이 레벨에서 로우 레벨로 변하는 경우, 상기의 동작에 의해 일정한 시간 지연을 발생시키면서 입력 신호를 로우 레벨에서 하이 레벨로 반전 지연시켜 출력한다.

한편, 제2 노드(N2)의 전위가 완전하게 로우 레벨이 되면서 인버터(INV1)의 출력 신호가 하이 레벨로 변함과 동시에, 스위칭 수단(NT)은 제2 노드(N2)의 전위에 의해 오프 상태가 된다. 이로 인해, 전송 게이트(TG)의 PMOS 트랜지스터의 게이트는 플로팅 상태가 된다. 그리고, 하이 레벨의 인버터(INV1)의 출력 신호가 전송 게이트(TG)의 제2 입력단으로 인가되므로, 전송 게이트(TG)의 NMOS 트랜지스터가 온 상태가 된다. 따라서, 제1 노드(N1)와 제2 노드(N2)는 계속해서 전송 게이트(TG)를 통해 전기적으로 연결된다.

상기에서, 제2 노드(N2)에 축적되는 전하량이 많을수록 전하가 디스챠지되는 시간이 더 길어지므로, 제2 노드(N2)에 축적되는 전하량을 증가시키면 입력 신호(IN)를 보다 더 지연시킬 수 있다. 이때, 입력 신호(IN)가 하이 레벨인 상태에서 제2 노드(N2)에 축적되는 전하량은 인버터(INV1)의 로드 커패시터(Load capacitor)에 따라 달라진다. 도 2를 참조하여 인버터의 로드 커패시터(Load capacitor)에 대한 설명을 하면 다음과 같다.

도 2를 참조하면, 인버터는 전원전압 단자(Vcc)와 접지전압 단자(Vss) 사이에 직렬로 접속된 PMOS 트랜지스터(Tp)와 NMOS 트랜지스터(Tn)로 이루어지며, PMOS 트랜지스터(Tp)와 NMOS 트랜지스터(Tn)의 벌크에는 각각의 벌크 전압(Vbp 및 Vbn)이 인가된다. 한편, PMOS 트랜지스터(Tp)와 NMOS 트랜지스터(Tn)의 게이트 단자와 기판(Substrate) 사이에는 게이트 산화막이 형성되는데, 게이트 산화막이 커패시터의 유전체막 역할을 하면서 트랜지스터가 형성된 기판에 인가되는 벌크 전압과 게이트 단자로 인가되는 전압에 의해 게이트 전극에 전하가 축적된다. 이로써, 트랜지스터는 커패시터 동작을 하게 되며, 이러한 커패시터를 트랜지스터 커패시터라 한다. 상기에 기재된 '인버터의 로드커패시터'가 이러한 트랜지스터 커패시터이다. 이러한 트랜지스터 커패시터의 정전 용량은 게이트 단자의 폭과 길이로 결정되나. 게이트 단자의 폭과 길이가 증가하면 게이트 단자의 면적이 증가하여 커패시턴스가 증가하게 된다.

결국, 도 1에서 인버터(INV1)를 구성하는 트랜지스터의 게이트 단자의 길이와 폭을 증가시면, 제2 노드(N2)에 축적되는 전하량을 증가시켜 입력 신호(IN)를 보다 더 지연시킬 수 있다

입력 신호가 로우 레벨에서 하이 레벨로 변하는 경우의 동작

초기에 입력 신호(IN)가 로우 레벨이라면, 제2 노드(N2)의 전위도 로우 레벨이고, 인버터(INV1)의 출력 신호는 하이 레벨이 된다. 제2 노드(N2)의 전위에 의해 스위칭 수단(NT)은 오프 상태가 되어 전송 게이트(TG)의 PMOS 트랜지스터의 게이트는 플로팅 상태가 된다. 그리고, 인버터(INV1)의 출력 신호가 전송 게이트(TG)의 NMOS 트랜지스터로 인가되어 NMOS 트랜지스터가 온상태된다. 이로써, 제1 노드(N1)와 제2 노드(N2)는 전기적으로 연결된다.

이 상태에서, 입력 신호(IN)가 로우 레벨에서 하이 레벨로 바뀌기 시작하면 제2 노드(N2)의 전위도 상승하기 시작한다. 이때, 인버터(INV1) 내부에서 출력 신호가 변하기 위한 영역(Transition)에 도달하기 전까지는 인버터(INV1)가 하이 레벨의 출력 신호를 유지한다. 따라서, 인버터(INV1)의 출력 신호에 의해 전송 게이트(TG)의 NMOS 트랜지스터는 그대로 온상태를 유지하기 때문에 제2 노드(N2)의 전위는 입력 신호(IN)에 따라 시간 지연 없이 증가하게 된다.

입력 신호(IN)가 계속 증가하여 제2 노드(N2)의 전위가 똑같이 계속 증가하다가 하이 레벨이 되어 인버터(INV1) 내부에서 출력 신호가 변하기 위한 영역(Transition)에 도달하면, 인버터(INV1)는 시간 지연 없이 로우 레벨의 출력 신호를 발생시킨다.
입력 신호의 라이징 엣지는 지연없이 반전되고, 폴링 엣지는 상대적으로 지연되면서 반전되는 이유를 다음과 같이 설명할 수 있다.
N2 노드의 상태가 하이레벨 일 때에는, 전송 게이트의 PMOS 트랜지스터만 턴온된다. 즉, N2 노드의 상태가 하이레벨 일 때, 전송 게이트의 PMOS 트랜지스터는 NMOS 트랜지스터(NT)를 통해 전달되는 인버터(INV1)의 로우 레벨 신호에 의해 턴온되고, 전송 게이트의 NMOS 트랜지스터는 인버터(INV1)의 로우 레벨 신호에 의해 오프된다. 따라서, 입력신호(IN)가 로우레벨로 천이할 때(즉, N2 노드가 하이 레벨에서 로우레벨로 떨어질 때) 턴온 상태를 유지하고 있는 전송 게이트의 PMOS 트랜지스터를 통해서만 N2 노드의 전하가 디스차지되면서 낮아진다.
하지만, N2 노드가 로우레벨 일 때에는, 전송 게이트의 NMOS 트랜지스터와 PMOS 트랜지스터 모두가 턴온된다. 즉, N2 노드가 로우레벨 일 때, 전송 게이트의 NMOS 트랜지스터는 인버터(INV1)의 하이 레벨 신호에 의해 당연히 턴온된다. 한편, NMOS 트랜지스터(NT)가 N2 노드의 전위에 따라 턴오프되기 때문에, 전송 게이트의 PMOS 트랜지스터의 게이트는 로우 레벨인 상태에서 NMOS 트래지스터(NT)에 의해 플로팅 상태가 된다. 따라서, 인버터(INV1)가 하이 레벨 신호를 출력하더라도, 턴오프 상태의 NMOS 트랜지스터(NT)에 의해 인버터(INV1)의 출력 신호에 상관없이 적어도 약하게 턴온 상태를 유지한다. 그 이유를 보다 구체적으로 설명하면 다음과 같다.
N2 노드가 로우 레벨일 때 NMOS 트랜지스터(NT)가 턴오프되고, 전송게이트의 PMOS 트랜지스터의 게이트는 플로팅(Floating) 상태가 된다. 그런데, 앞서 N2 노드가 하이레벨이었을 때 전송 게이트의 PMOS 트랜지스터의 게이트는 NMOS 트랜지스터(NT)를 통해 인가되는 인버터(INV1)의 로우 레벨 신호에 의해 로우 레벨이었다. 이 상태에서, N2 노드가 로우 레벨이 되면, NMOS 트랜지스터(NT)가 턴오프되면서 전송 게이트의 PMOS 트랜지스터의 게이트가 플로팅 상태가 된다. 전송 게이트의 PMOS 트랜지스터의 게이트에 로우 레벨 신호가 인가되다가 전송 게이트의 PMOS 트랜지스터의 게이트가 플로팅이 되면, 전송 게이트의 PMOS 트랜지스터의 게이트는 플로팅된 상태에서도 로우 레벨로 유지된다. 이러한 현상은 당업자에게는 자명한 현상으로써 받아들여진다.
따라서, N2 노드가 로우 레벨인 상태에서 인버터(INV1)가 하이 레벨 신호를 출력하더라도, 전송 게이트의 PMOS 트랜지스터의 게이트는 로우 레벨에서 플로팅 상태가 되므로, 인버터(INV1)의 출력 신호의 레벨에 상관없이 턴온 상태를 유지하게 된다. 이러한 이유로, N2 노드가 로우 레벨일 때에는, 전송 게이트의 NMOS 트랜지스터와 PMOS 트랜지스터 모두가 턴온된다.
다만, NMOS 트랜지스터(NT)가 턴오프되기 전에 인버터(INV1)가 하이 레벨 신호를 먼저 출력하면 전송 게이트의 PMOS 트랜지스터가 턴오프될 수 있다. 하지만, 인버터(INV1)가 하이 레벨의 신호를 출력하기 위해서는 NMOS 트랜지스터(NT)가 턴오프되기 전에 인버터(INV1)에 포함된 NMOS 트랜지스터도 턴오프되어야 한다. 통상적으로 NMOS 트랜지스터들이 고전압 소자와 저전압 소자로 구분되지 않는 이상 같은 문턱전압들을 갖게 되므로, NMOS 트랜지스터(NT)가 턴오프되기 전에 인버터(INV1)의 NMOS 트랜지스터가 턴오프될 수 없으며, 이는 당업자에게 자명한 사실이다. 따라서, 인버터(INV1)의 하이 레벨 신호가 전송 게이트의 PMOS 트랜지스터의 게이트로 전달되기 어려우며, 전달된다 하더라도 전송 게이트의 PMOS 트랜지스터를 턴오프시키기에는 충분하지 않는 것 또한 당업자에게는 자명하다.
앞선 설명을 정리하면, 전송 게이트의 PMOS 트랜지스터는 N2 노드의 전압 레벨(또는 인버터(INV1)의 출력 신호 레벨)에 상관없이 항상 턴온 상태를 유지하게 된다. 그리고, 전송 게이트의 NMOS 트랜지스터만 N2 노드의 전압 레벨(또는 인버터(INV1)의 출력 신호 레벨)에 따라 턴온 또는 턴오프된다.
따라서, 입력 신호(IN)가 로우 레벨에서 하이 레벨로 변하는 라이징 엣지에서는 전송 게이트의 NMOS 트랜지스터와 PMOS 트랜지스터 모두를 통하여 제2 노드(N2)로 양의 전하가 이동하기 때문에, 제2 노드(N2)의 전위가 빠르게 높아져서 인버터(INV1)의 출력 신호가 빠르게 하이 레벨에서 로우 레벨로 바뀐다.
하지만, 입력 신호(IN)가 하이 레벨에서 로우 레벨로 변하는 폴링 엣지에서는 전송 게이트의 PMOS 트랜지스터만을 통하여 제2 노드(N2)의 양의 전하가 이동하기 때문에, 제2 노드(N2)의 전위가 상대적으로 느리게 낮아져서 인버터(INV1)의 출력 신호가 상대적으로 느리게 로우 레벨에서 하이 레벨로 바뀐다.
이로 인해, 입력 신호(IN)가 로우 레벨에서 하이 레벨로 바뀔 때 시간 지연이 없이 출력 신호(OUT)가 반전되어 출력된다고 가정하면, 입력 신호(IN)가 하이 레벨에서 로우 레벨로 바뀔 때 출력 신호(OUT)가 느리게 로우 레벨에서 하이 레벨로 바뀌므로 시간 지연이 상대적으로 발생하게 된다.

이로써, 입력 신호(IN)가 로우 레벨에서 하이 레벨로 변하는 경우에는 시간 지연 없이 입력 신호를 하이 레벨에서 로우 레벨로 반전시켜 출력한다.

한편, 인버터(INV1)의 출력 신호에 의해 전송 게이트(TG)의 NMOS 트랜지스터는 오프상태가 되지만, 하이 레벨인 제2 노드(N2)의 전위에 의해 스위칭 수단(NT)이 온상태가 되고, 스위칭 수단(NT)을 통해 인버터(INV1)의 로우 레벨 신호가 전송 게이트(TG)의 PMOS 트랜지스터로 인가되어 제1 노드(N1)와 제2 노드(N2)는 전기적으로 계속해서 연결된다.

상기에서 살펴보면, 본 발명의 실시예에 따른 지연회로는 입력 신호가 로우 레벨에서 하이 레벨로 변할 때는 입력 신호를 시간 지연 없이 반전만 시켜서 출력한다. 하지만, 입력 신호가 하이 레벨에서 로우 레벨로 변할 때만 입력 신호를 반전 지연시켜 출력한다.

한편, 도 1에서 설명한 지연 회로의 입력단이나 출력단에 인버터를 선택적으로 추가하면, 입력 신호가 하이 레벨에서 로우 레벨로 변할 때만 입력 신호를 그대로 지연시켜 출력하거나, 입력 신호가 로우 레벨에서 하이 레벨로 변할 때만 입력 신호를 그대로 지연시켜 출력하거나, 입력 신호가 로우 레벨에서 하이 레벨로 변할 때만 입력 신호를 반전 지연시켜 출력할 수도 있다.

도 3을 참조하면, 도 1에 도시된 지연 회로(100)의 출력단에 제2 인버터(INV2)를 추가로 설치하면, 입력 신호가 하이 레벨에서 로우 레벨로 바뀌는 경우에만 하이 레벨에서 로우 레벨로 입력 신호를 그대로 지연시킬 수 있다. 또한, 펄스의 경우에는, 폴링 에지(Falling Edge) 부분을 지연시켜 펄스의 폭을 증가시킬 수 있다.

도 4를 참조하면, 도 1에 도시된 지연 회로(100)의 입력단에 제2 인버터(INV2)를 추가로 설치하면, 입력 신호가 로우 레벨에서 하이 레벨로 바뀌는 경우에만 로우 레벨에서 하이 레벨로 입력 신호를 그대로 지연시킬 수 있다. 또한, 펄스의 경우에는, 라이징 에지(Rising Edge) 부분을 지연시켜 펄스의 폭을 감소시킬 수 있다.

도 5를 참조하면, 도 1에 도시된 지연 회로(100)의 입력단에 제2 인버터(INV2)를 추가로 설치하고 출력단에 제3 인버터(INV3)를 추가로 설치하면, 입력 신호가 로우 레벨에서 하이 레벨로 바뀌는 경우에만 하이 레벨에서 로우 레벨로 입력 신호를 반전 지연시킬 수 있다.

상술한 바와 같이, 본 발명은 확산 저항을 사용하지 않고 입력 신호를 지연을 시키기 때문에 정확한 지연값을 얻을 수 있고, 전력 소모 감소 및 각종 노이즈를 방지할 수 있다. 또, 사용되는 MOS 커패시터를 획기적으로 줄일 수 있어 면적을 최소화하는 물론, 칩 사이즈를 줄일 때 동일한 수준으로 사이즈를 줄일 수 있으므로 칩 사이즈에 대한 효율성이 감소되는 것을 방지할 수 있다.

더불어, 본 발명에서 제시한 지연 회로를 이용하여 하나의 기본 펄스로부터 다양한 형태의 펄스를 간단하게 만들어 사용할 수 있으므로, 각종 펄스 회로를 만드는데 필요한 복잡한 회로들을 대체할 수 있다.

Claims

제1 인버터와,

입력 단자인 제1 노드와 상기 제1 인버터의 입력 단자인 제2 노드 사이에 접속되고, 상기 제 2 노드의 전압과 상기 제1 인버터의 출력 신호에 따라 상기 제2 노드로부터 상기 제1 노드로 전하가 디스챠지되는 정도를 감소시켜 상기 제1 인버터의 출력 신호의 변화를 지연시키기 위한 전류패스 제어수단을 포함하며,

하이 레벨에서 로우 레벨로 변하는 입력 신호를 반전 지연시키는 지연 회로.
제1 인버터와,

상기 제1 인버터의 입력 단자인 제2 노드의 전압에 따라 동작하며, 상기 제1 인버터의 출력 신호를 스위칭 하는 스위칭 수단; 및

입력 단자인 제1 노드 및 상기 제2 노드 사이에 접속되며, 상기 스위칭 수단을 통해 전달된 신호가 제1 입력단으로 입력되고, 상기 제1 인버터의 출력 신호가 제2 입력단으로 바로 입력되는 전송 게이트를 포함하며,

상기 입력 단자로 입력되는 입력 신호가 하이 레벨에서 로우 레벨로 바뀌면 상기 제2 노드로부터 상기 제1 노드로의 전류 패스를 제어하고, 상기 제2 노드로부터 전하가 디스챠지되는 정도를 감소시켜, 하이 레벨에서 로우 레벨로 변하는 입력 신호를 반전 지연시키는 지연회로.
제 2 항에 있어서,

상기 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 지연회로.
제 2 항에 있어서,

상기 전송 게이트는 상기 제1 노드 및 상기 제2 노드 사이에 접속된 PMOS 트랜지스터와, 제1 노드 및 상기 제2 노드 사이에 병렬로 접속된 NMOS 트랜지스터로 이루어지며, 상기 제1 입력단은 상기 PMOS 트랜지스터의 게이트 단자이고 상기 제2 입력단은 상기 NMOS 트랜지스터의 게이트 단자인 것을 특징으로 하는 지연회로.
제 1 항에 있어서,

상기 제1 인버터의 출력단에 제2 인버터를 추가로 설치하여 입력 신호가 하이 레벨에서 로우 레벨로 바뀌면 입력 신호를 지연시키는 것을 특징으로 하는 지연 회로.
제 1 항 또는 제 2 항에 있어서,

출력 단자가 상기 제1 노드에 연결되도록 제2 인버터를 추가로 설치하여 로우 레벨에서 하이 레벨로 바뀌는 입력 신호를 지연시키는 것을 특징으로 하는 지연 회로.
제 1 항 또는 제 2 항에 있어서,

상기 제1 인버터의 출력단에 제2 인버터를 추가로 설치하고, 출력 단자가 상기 제1 노드에 연결되도록 제3 인버터를 추가로 설치하여, 로우 레벨에서 하이 레벨로 바뀌는 입력 신호를 반전 지연시키는 것을 특징으로 하는 지연 회로.
제 1 항 또는 제 2 항에 있어서,

상기 입력 신호의 지연 정도는 상기 제1 인버터를 구성하는 트랜지스터의 채널 폭 및 채널 길이에 비례하여 상기 트랜지스터의 벌크 전압에 의해 상기 트랜지스터의 게이트에 축적되는 전하의 양으로 조절하는 것을 특징으로 하는 지연회로.