JPH05268009A - ディレイ回路 - Google Patents
ディレイ回路Info
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- JPH05268009A JPH05268009A JP4060153A JP6015392A JPH05268009A JP H05268009 A JPH05268009 A JP H05268009A JP 4060153 A JP4060153 A JP 4060153A JP 6015392 A JP6015392 A JP 6015392A JP H05268009 A JPH05268009 A JP H05268009A
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Abstract
(57)【要約】
【目的】本発明はプロセスのばらつきや電源電圧あるい
は周囲温度の変動による遅延時間の変動を防止し、出力
信号波形の鈍りを防止することを目的とする。 【構成】通常型ＣＭＯＳインバータ回路１のＰチャネル
ＭＯＳトランジスタと高電位側電源Ｖccとの間に定電流
駆動されるＰチャネルＭＯＳトランジスタＴrpが接続さ
れ、前記通常型ＣＭＯＳインバータ回路１のＮチャネル
ＭＯＳトランジスタと低電位側電源Ｖssとの間に定電流
駆動されるＮチャネルＭＯＳトランジスタＴrnが接続さ
れて電流制御型ＣＭＯＳインバータ回路３が構成され、
前記ＰチャネルＭＯＳトランジスタＴrp及びＮチャネル
ＭＯＳトランジスタＴrnはカレントミラー回路２で定電
流駆動され、前記電流制御型ＣＭＯＳインバータ回路３
と前記通常型ＣＭＯＳインバータ回路１とが混合して直
列に多数段接続される。
は周囲温度の変動による遅延時間の変動を防止し、出力
信号波形の鈍りを防止することを目的とする。 【構成】通常型ＣＭＯＳインバータ回路１のＰチャネル
ＭＯＳトランジスタと高電位側電源Ｖccとの間に定電流
駆動されるＰチャネルＭＯＳトランジスタＴrpが接続さ
れ、前記通常型ＣＭＯＳインバータ回路１のＮチャネル
ＭＯＳトランジスタと低電位側電源Ｖssとの間に定電流
駆動されるＮチャネルＭＯＳトランジスタＴrnが接続さ
れて電流制御型ＣＭＯＳインバータ回路３が構成され、
前記ＰチャネルＭＯＳトランジスタＴrp及びＮチャネル
ＭＯＳトランジスタＴrnはカレントミラー回路２で定電
流駆動され、前記電流制御型ＣＭＯＳインバータ回路３
と前記通常型ＣＭＯＳインバータ回路１とが混合して直
列に多数段接続される。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路内に形
成されるディレイ回路に関するものである。近年の半導
体集積回路は益々高集積化及び高速化が進んでいる。そ
のため、内部回路の動作タイミングを設定するタイミン
グ信号を生成するためのディレイ回路においては常に正
確な遅延時間でタイミング信号を出力することが要請さ
れている。
成されるディレイ回路に関するものである。近年の半導
体集積回路は益々高集積化及び高速化が進んでいる。そ
のため、内部回路の動作タイミングを設定するタイミン
グ信号を生成するためのディレイ回路においては常に正
確な遅延時間でタイミング信号を出力することが要請さ
れている。
【０００２】
【従来の技術】従来のディレイ回路は例えば図３に示す
ように、多数段のＣＭＯＳインバータ回路１が直列に接
続され、初段のＣＭＯＳインバータ回路１に入力信号Ｉ
Ｎが入力されると、終段のＣＭＯＳインバータ回路１か
ら全ＣＭＯＳインバータ回路１の段数に応じた遅延時間
を経て出力信号ＯＵＴが出力される。
ように、多数段のＣＭＯＳインバータ回路１が直列に接
続され、初段のＣＭＯＳインバータ回路１に入力信号Ｉ
Ｎが入力されると、終段のＣＭＯＳインバータ回路１か
ら全ＣＭＯＳインバータ回路１の段数に応じた遅延時間
を経て出力信号ＯＵＴが出力される。
【０００３】このようなディレイ回路では、プロセスの
ばらつきあるいは周囲温度により各ＣＭＯＳインバータ
回路１を構成するトランジスタの電流増幅率や各ＣＭＯ
Ｓインバータ回路１のしきい値にばらつきが生じて各段
のＣＭＯＳインバータ回路１の遅延時間にばらつきが生
じることがある。
ばらつきあるいは周囲温度により各ＣＭＯＳインバータ
回路１を構成するトランジスタの電流増幅率や各ＣＭＯ
Ｓインバータ回路１のしきい値にばらつきが生じて各段
のＣＭＯＳインバータ回路１の遅延時間にばらつきが生
じることがある。
【０００４】このような場合には所定の遅延時間を得る
ためにその遅延時間に相当する段数のＣＭＯＳインバー
タ回路１を接続しても所望の遅延時間を得られない場合
がある。
ためにその遅延時間に相当する段数のＣＭＯＳインバー
タ回路１を接続しても所望の遅延時間を得られない場合
がある。
【０００５】また、電源Ｖcc，Ｖssの電源電圧の変動に
よっても遅延時間にばらつきが生じる。そこで、図４に
示すディレイ回路ではＣＭＯＳインバータ回路のＰチャ
ネルＭＯＳトランジスタと電源Ｖccとの間にそれぞれＰ
チャネルＭＯＳトランジスタＴrpを接続するとともに、
ＣＭＯＳインバータ回路のＮチャネルＭＯＳトランジス
タと電源Ｖssとの間にそれぞれＮチャネルＭＯＳトラン
ジスタＴrnを接続し、各ＰチャネルＭＯＳトランジスタ
Ｔrp及びＮチャネルＭＯＳトランジスタＴrnをカレント
ミラー回路２で駆動して多数段の電流制御型ＣＭＯＳイ
ンバータ回路３が構成されている。
よっても遅延時間にばらつきが生じる。そこで、図４に
示すディレイ回路ではＣＭＯＳインバータ回路のＰチャ
ネルＭＯＳトランジスタと電源Ｖccとの間にそれぞれＰ
チャネルＭＯＳトランジスタＴrpを接続するとともに、
ＣＭＯＳインバータ回路のＮチャネルＭＯＳトランジス
タと電源Ｖssとの間にそれぞれＮチャネルＭＯＳトラン
ジスタＴrnを接続し、各ＰチャネルＭＯＳトランジスタ
Ｔrp及びＮチャネルＭＯＳトランジスタＴrnをカレント
ミラー回路２で駆動して多数段の電流制御型ＣＭＯＳイ
ンバータ回路３が構成されている。
【０００６】そして、前記電流制御型ＣＭＯＳインバー
タ回路３が直列に多数段接続され、初段の電流制御型Ｃ
ＭＯＳインバータ回路３に入力信号ＩＮが入力される
と、終段の電流制御型ＣＭＯＳインバータ回路３から段
数に応じた遅延時間後に出力信号ＯＵＴが出力される。
タ回路３が直列に多数段接続され、初段の電流制御型Ｃ
ＭＯＳインバータ回路３に入力信号ＩＮが入力される
と、終段の電流制御型ＣＭＯＳインバータ回路３から段
数に応じた遅延時間後に出力信号ＯＵＴが出力される。
【０００７】このようなディレイ回路では、各電流制御
型ＣＭＯＳインバータ回路３に流れる動作電流は各Ｐチ
ャネルＭＯＳトランジスタＴrp及びＮチャネルＭＯＳト
ランジスタＴrnにより一定に維持されているので、各電
流制御型ＣＭＯＳインバータ回路３の遅延時間は同一に
維持される。
型ＣＭＯＳインバータ回路３に流れる動作電流は各Ｐチ
ャネルＭＯＳトランジスタＴrp及びＮチャネルＭＯＳト
ランジスタＴrnにより一定に維持されているので、各電
流制御型ＣＭＯＳインバータ回路３の遅延時間は同一に
維持される。
【０００８】また、電源Ｖcc，Ｖssの電源電圧があるい
は周囲温度が変動しても各電流制御型ＣＭＯＳインバー
タ回路３の動作電流は一定に維持されるので、各電流制
御型ＣＭＯＳインバータ回路３の遅延時間は一定に維持
されるようになっている。
は周囲温度が変動しても各電流制御型ＣＭＯＳインバー
タ回路３の動作電流は一定に維持されるので、各電流制
御型ＣＭＯＳインバータ回路３の遅延時間は一定に維持
されるようになっている。
【０００９】
【発明が解決しようとする課題】ところが、上記のよう
な電流制御型ＣＭＯＳインバータ回路３によるディレイ
回路では各ＰチャネルＭＯＳトランジスタＴrp及びＮチ
ャネルＭＯＳトランジスタＴrnにより各電流制御型ＣＭ
ＯＳインバータ回路３のピーク電流が制限されているた
め、各電流制御型ＣＭＯＳインバータ回路３の出力信号
の立ち上がり及び立ち下がりに鈍りが生じる。
な電流制御型ＣＭＯＳインバータ回路３によるディレイ
回路では各ＰチャネルＭＯＳトランジスタＴrp及びＮチ
ャネルＭＯＳトランジスタＴrnにより各電流制御型ＣＭ
ＯＳインバータ回路３のピーク電流が制限されているた
め、各電流制御型ＣＭＯＳインバータ回路３の出力信号
の立ち上がり及び立ち下がりに鈍りが生じる。
【００１０】従って、多数段の電流制御型ＣＭＯＳイン
バータ回路３を直列に接続したディレイ回路では出力信
号ＯＵＴの波形の鈍りが大きくなるため、遅延時間を正
確に設定することが困難であるとともに、負荷駆動能力
が低下する。
バータ回路３を直列に接続したディレイ回路では出力信
号ＯＵＴの波形の鈍りが大きくなるため、遅延時間を正
確に設定することが困難であるとともに、負荷駆動能力
が低下する。
【００１１】この発明の目的は、プロセスのばらつきや
電源電圧あるいは周囲温度の変動による遅延時間の変動
を防止し、かつ出力信号波形を鈍らせることのないディ
レイ回路を提供することにある。
電源電圧あるいは周囲温度の変動による遅延時間の変動
を防止し、かつ出力信号波形を鈍らせることのないディ
レイ回路を提供することにある。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、通常型ＣＭＯＳインバータ回路１
のＰチャネルＭＯＳトランジスタと高電位側電源Ｖccと
の間に定電流駆動されるＰチャネルＭＯＳトランジスタ
Ｔrpが接続され、前記通常型ＣＭＯＳインバータ回路１
のＮチャネルＭＯＳトランジスタと低電位側電源Ｖssと
の間に定電流駆動されるＮチャネルＭＯＳトランジスタ
Ｔrnが接続されて電流制御型ＣＭＯＳインバータ回路３
が構成され、前記ＰチャネルＭＯＳトランジスタＴrp及
びＮチャネルＭＯＳトランジスタＴrnはカレントミラー
回路２で定電流駆動され、前記電流制御型ＣＭＯＳイン
バータ回路３と前記通常型ＣＭＯＳインバータ回路１と
が混合して直列に多数段接続される。
図である。すなわち、通常型ＣＭＯＳインバータ回路１
のＰチャネルＭＯＳトランジスタと高電位側電源Ｖccと
の間に定電流駆動されるＰチャネルＭＯＳトランジスタ
Ｔrpが接続され、前記通常型ＣＭＯＳインバータ回路１
のＮチャネルＭＯＳトランジスタと低電位側電源Ｖssと
の間に定電流駆動されるＮチャネルＭＯＳトランジスタ
Ｔrnが接続されて電流制御型ＣＭＯＳインバータ回路３
が構成され、前記ＰチャネルＭＯＳトランジスタＴrp及
びＮチャネルＭＯＳトランジスタＴrnはカレントミラー
回路２で定電流駆動され、前記電流制御型ＣＭＯＳイン
バータ回路３と前記通常型ＣＭＯＳインバータ回路１と
が混合して直列に多数段接続される。
【００１３】
【作用】電流制御型ＣＭＯＳインバータ回路３でプロセ
スのばらつきや電源電圧あるいは周囲温度の変動による
遅延時間の変動が抑制され、通常型ＣＭＯＳインバータ
回路１で出力信号波形の鈍りが改善される。
スのばらつきや電源電圧あるいは周囲温度の変動による
遅延時間の変動が抑制され、通常型ＣＭＯＳインバータ
回路１で出力信号波形の鈍りが改善される。
【００１４】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明する。図２に示すディレイ回路は前記電流
制御型ＣＭＯＳインバータ回路３と通常のＣＭＯＳイン
バータ回路１とを併用したものであり、初段から複数段
は電流制御型ＣＭＯＳインバータ回路３が直列に接続さ
れ、中間段には２段の通常型ＣＭＯＳインバータ回路１
が直列に接続され、続いて複数段の電流制御型ＣＭＯＳ
インバータ回路３が直列に接続され、終段に通常型ＣＭ
ＯＳインバータ回路１が接続されている。
に従って説明する。図２に示すディレイ回路は前記電流
制御型ＣＭＯＳインバータ回路３と通常のＣＭＯＳイン
バータ回路１とを併用したものであり、初段から複数段
は電流制御型ＣＭＯＳインバータ回路３が直列に接続さ
れ、中間段には２段の通常型ＣＭＯＳインバータ回路１
が直列に接続され、続いて複数段の電流制御型ＣＭＯＳ
インバータ回路３が直列に接続され、終段に通常型ＣＭ
ＯＳインバータ回路１が接続されている。
【００１５】前記電流制御型ＣＭＯＳインバータ回路３
の動作電流を制御する各ＰチャネルＭＯＳトランジスタ
Ｔrp及びＮチャネルＭＯＳトランジスタＴrnはカレント
ミラー回路２で駆動される。
の動作電流を制御する各ＰチャネルＭＯＳトランジスタ
Ｔrp及びＮチャネルＭＯＳトランジスタＴrnはカレント
ミラー回路２で駆動される。
【００１６】すなわち、カレントミラー回路２はＰチャ
ネルＭＯＳトランジスタＴr1，Ｔr2のソースが電源Ｖcc
に接続され、同トランジスタＴr1，Ｔr2のゲートは互い
に接続されるとともにトランジスタＴr1のドレインに接
続され、同トランジスタＴr1のドレインは電流源４を介
して電源Ｖssに接続されている。
ネルＭＯＳトランジスタＴr1，Ｔr2のソースが電源Ｖcc
に接続され、同トランジスタＴr1，Ｔr2のゲートは互い
に接続されるとともにトランジスタＴr1のドレインに接
続され、同トランジスタＴr1のドレインは電流源４を介
して電源Ｖssに接続されている。
【００１７】前記トランジスタＴr2のドレインはＮチャ
ネルＭＯＳトランジスタＴr3のドレインに接続され、同
トランジスタＴr3のゲートはドレインに接続されるとと
もに、ソースは電源Ｖssに接続されている。
ネルＭＯＳトランジスタＴr3のドレインに接続され、同
トランジスタＴr3のゲートはドレインに接続されるとと
もに、ソースは電源Ｖssに接続されている。
【００１８】そして、前記トランジスタＴr1，Ｔr2のゲ
ートが前記電流制御型ＣＭＯＳインバータ回路３の各Ｐ
チャネルＭＯＳトランジスタＴrpのゲートに接続され、
前記トランジスタＴr3のゲートが前記電流制御型ＣＭＯ
Ｓインバータ回路３の各ＮチャネルＭＯＳトランジスタ
Ｔrnのゲートに接続されている。
ートが前記電流制御型ＣＭＯＳインバータ回路３の各Ｐ
チャネルＭＯＳトランジスタＴrpのゲートに接続され、
前記トランジスタＴr3のゲートが前記電流制御型ＣＭＯ
Ｓインバータ回路３の各ＮチャネルＭＯＳトランジスタ
Ｔrnのゲートに接続されている。
【００１９】さて、このように構成されたディレイ回路
では初段の電流制御型ＣＭＯＳインバータ回路３に入力
信号ＩＮが入力されると、直列に接続された電流制御型
ＣＭＯＳインバータ回路３を介して中間段の通常型ＣＭ
ＯＳインバータ回路１には波形の鈍った遅延出力信号が
出力される。
では初段の電流制御型ＣＭＯＳインバータ回路３に入力
信号ＩＮが入力されると、直列に接続された電流制御型
ＣＭＯＳインバータ回路３を介して中間段の通常型ＣＭ
ＯＳインバータ回路１には波形の鈍った遅延出力信号が
出力される。
【００２０】そして、中間段の通常型ＣＭＯＳインバー
タ回路１で波形の鈍りが改善され、さらに複数段の電流
制御型ＣＭＯＳインバータ回路３の遅延出力信号が最終
段の通常型ＣＭＯＳインバータ回路１で波形の鈍りを改
善されて出力信号ＯＵＴとして出力される。
タ回路１で波形の鈍りが改善され、さらに複数段の電流
制御型ＣＭＯＳインバータ回路３の遅延出力信号が最終
段の通常型ＣＭＯＳインバータ回路１で波形の鈍りを改
善されて出力信号ＯＵＴとして出力される。
【００２１】従って、このディレイ回路は多数段の電流
制御型ＣＭＯＳインバータ回路３により電源電圧や周囲
温度の変動によらない一定の遅延時間を得ることができ
るとともに、多数段の電流制御型ＣＭＯＳインバータ回
路３による出力信号波形の鈍りは中間段の通常型ＣＭＯ
Ｓインバータ回路１と最終段の通常型ＣＭＯＳインバー
タ回路１により改善して正確な遅延時間を設定可能であ
るとともに、負荷駆動能力を向上させることができる。
制御型ＣＭＯＳインバータ回路３により電源電圧や周囲
温度の変動によらない一定の遅延時間を得ることができ
るとともに、多数段の電流制御型ＣＭＯＳインバータ回
路３による出力信号波形の鈍りは中間段の通常型ＣＭＯ
Ｓインバータ回路１と最終段の通常型ＣＭＯＳインバー
タ回路１により改善して正確な遅延時間を設定可能であ
るとともに、負荷駆動能力を向上させることができる。
【００２２】
【発明の効果】以上詳述したように、この発明はプロセ
スのばらつきや電源電圧あるいは周囲温度の変動による
遅延時間の変動を防止し、かつ出力信号波形を鈍らせる
ことのないディレイ回路を提供することができる優れた
効果を発揮する。
スのばらつきや電源電圧あるいは周囲温度の変動による
遅延時間の変動を防止し、かつ出力信号波形を鈍らせる
ことのないディレイ回路を提供することができる優れた
効果を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例を示す回路図である。
【図３】従来例を示す回路図である。
【図４】別の従来例を示す回路図である。
１ 通常型ＣＭＯＳインバータ回路 ２ カレントミラー回路 ３ 電流制御型ＣＭＯＳインバータ回路 Ｖcc 高電位側電源 Ｖss 低電位側電源 Ｔrp ＰチャネルＭＯＳトランジスタ Ｔrn ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 通常型ＣＭＯＳインバータ回路（１）の
ＰチャネルＭＯＳトランジスタと高電位側電源（Ｖcc）
との間に定電流駆動されるＰチャネルＭＯＳトランジス
タ（Ｔrp）を接続し、前記通常型ＣＭＯＳインバータ回
路（１）のＮチャネルＭＯＳトランジスタと低電位側電
源（Ｖss）との間に定電流駆動されるＮチャネルＭＯＳ
トランジスタ（Ｔrn）を接続して電流制御型ＣＭＯＳイ
ンバータ回路（３）を構成し、前記ＰチャネルＭＯＳト
ランジスタ（Ｔrp）及びＮチャネルＭＯＳトランジスタ
（Ｔrn）はカレントミラー回路（２）で定電流駆動し、
前記電流制御型ＣＭＯＳインバータ回路（３）と前記通
常型ＣＭＯＳインバータ回路（１）とを混合して直列に
多数段接続したことを特徴とするディレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060153A JPH05268009A (ja) | 1992-03-17 | 1992-03-17 | ディレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060153A JPH05268009A (ja) | 1992-03-17 | 1992-03-17 | ディレイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268009A true JPH05268009A (ja) | 1993-10-15 |
Family
ID=13133925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4060153A Pending JPH05268009A (ja) | 1992-03-17 | 1992-03-17 | ディレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268009A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19907177A1 (de) * | 1999-02-19 | 2000-08-31 | Siemens Ag | Verzögerungsschaltung |
| WO2006134837A1 (ja) * | 2005-06-17 | 2006-12-21 | Advantest Corporation | 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス |
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| KR100695416B1 (ko) * | 2001-04-27 | 2007-03-15 | 주식회사 하이닉스반도체 | 씨모스 출력 구동 회로 |
| JP2009295225A (ja) * | 2008-06-04 | 2009-12-17 | Toppan Printing Co Ltd | ディレイパルス発生回路、および半導体記憶装置 |
| KR101005156B1 (ko) * | 2003-05-30 | 2011-01-04 | 주식회사 하이닉스반도체 | 지연 회로 |
| US8653861B2 (en) | 2010-09-10 | 2014-02-18 | Renesas Electronics Corporation | Control voltage generating circuit, constant current source circuit, and delay circuit and logic circuit including the same |
-
1992
- 1992-03-17 JP JP4060153A patent/JPH05268009A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19907177A1 (de) * | 1999-02-19 | 2000-08-31 | Siemens Ag | Verzögerungsschaltung |
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| WO2006134837A1 (ja) * | 2005-06-17 | 2006-12-21 | Advantest Corporation | 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス |
| US7382117B2 (en) | 2005-06-17 | 2008-06-03 | Advantest Corporation | Delay circuit and test apparatus using delay element and buffer |
| JPWO2006134837A1 (ja) * | 2005-06-17 | 2009-01-08 | 株式会社アドバンテスト | 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス |
| JP4850176B2 (ja) * | 2005-06-17 | 2012-01-11 | 株式会社アドバンテスト | 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000627 |