KR0158006B1 - 캐패시터와 트랜지스터를 사용하는 지연 회로 - Google Patents

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가네꼬 히사시
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Abstract

본 발명은 한 전극이 고정 전위에 접속된 적어도 하나의 캐패시터, 신호 전송 라인, 및 캐패시터의 다른 전극과 신호 전송 라인 사이에 적어도 하나의 스위칭 수단을 포함하는 지연 회로를 제공한다. 스위칭 수단은 실제 공급 전압 값에 따라 캐패시터와 신호 전송 라인 사이를 전기적으로 접속 또는 단절시킨다.

Description

캐패시터와 트랜지스터를 사용하는 지연 회로
제1도는 종래 기술의 예시적인 회로도.
제2도는 본 발명의 실시예에 따른 지연 회로를 도시한 회로도.
제3도는 본 발명의 다른 실시예를 도시한 회로도.
제4도는 본 발명의 또 다른 실시예를 도시한 회로도.
제5a도와 제5b도는 각각 본 발명에 따른 지연 회로를 갖는 2상(two-phase) 클럭 발생기의 회로도와 그 동작을 나타내는 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
105 : 지연 회로 106, 107 : AND 게이트
108, 109, 203, 204, 303, 304, 403, 404 : 인버터
205, 206, 207, 305, 413 : NMOS 트랜지스터
208, 211, 412 : PMOS 트랜지스터
209, 210, 309, 409 : 캐패시터
본 발명은 지연 회로에 관한 것으로, 더 상세하게는 캐패시터를 충전 및 방전하는 방식으로 인가된 신호를 지연하기 위한 회로에 관한 것이다.
전자 회로에서, 캐패시터를 충전 및 방전하는 방식을 사용하는 지연 회로는 소위 아날로그 지연 회로이고 요구되는 지연 신호를 얻기 위해 널리 사용된다.
제1도를 참조하면, 전형적인 아날로그 지연 회로는 입력 신호(401)이 공급되는 입력 노드와 라인(411)과 캐패시터(409)의 하나의 전극에 접속되는 출력 노드를 갖는 인버터(403)을 포함한다. 라인(411)은 인버터(404)의 입력에 접속된다. 캐패시터(409)의 다른 전극은 접지된다. 인버터(404)는 지연 신호(402)를 출력한다. 인버터(403)은 P 채널 MOS(이하 PMOS라 함) 트랜지스터(412)와 N 채널 MOS(이하 NMOS라 함) 트랜지스터(413)으로 구성되는데, 이 두 트랜지스터(412 및 413)은 공통 입력 신호(401)을 수신하는 그들의 공통 게이트에 그리고 라인(411)에 접속된 그들의 드레인에 직렬로 접속된다.. PMOS 트랜지스터(412)의 소스는 전원(Vdd)에 접속되고 NMOS 트랜지스터(413)의 소스는 접지된다.
이 회로에서, 입력 신호(401)이 저 레벨에 있을 때, 인버터 게이트(403)의 PMOS 트랜지스터(412)는 온 상태에 있고 NMOS 트랜지스터(413)은 오프 상태에 있다. 그러면 캐패시터(409)는 PMOS 트랜지스터(412)와 라인(411)을 통해 공급 전압(VDD)에 근접하는 전위로 충전된다. 출력 신호(402)는 저 레벨이 된다.
입력 신호(401)이 고 레벨로 변할 때, PMOS 트랜지스터(412)는 턴 오프되고, NMOS 트랜지스터(413)은 턴 온된다. 결과적으로, 캐패시터(409)는 NMOS 트랜지스터(413)과 라인(411)을 통해 접지 전위와 거의 같은 전위로 방전된다. 따라서 출력 신호(402)는 고 레벨이 된다.
캐패시터(409)의 방전시, NMOS 트랜지스터(413)의 온-저항(R)과 캐패시터(409)의 용량(C)에 의해 시정수(RC)가 결정된다. 그러므로, 출력 신호(402)는 저 레벨에서 고 레벨로의 입력 신호(401)의 변화에 응답하여 시정수(RC)에 좌우되는 시간 지연 후에 고 레벨로 이동한다. NMOS 트랜지스터의 온-저항(R)은 트랜지스터 제조시의 온도와 다른 파라메터에 의존하고, 나아가 게이트에 인가되는 전압에 따라 변한다. 트랜지스터(413)의 게이트에 인가되는 전압은 전력 전압(VCC)에 의해 결정된다. 즉, 게이트에 인가되는 전압은 전력 전압에 의해 결정되고 지연 시간도 또한 전력 전압에 의존하므로 전력 전압의 변화에 따라 변경될 수 있다.
그러므로 본 발명의 주 목적은 공급 전압에 대한 지연 시간의 의존성이 감소된 지연 회로를 제공하는 것이다.
본 발명에 따른 지연 회로는 제1단자가 기준 전위에 접속되는 1개의 캐패시터, 신호 전송 라인, 및 캐패시터의 다른 전극과 신호 전송 라인사이에 접속되고 전원 전압 레벨에 응답하여 도통 또는 비도통되도록 제어되는 적어도 하나의 스위칭 소자를 포함한다.
스위칭 소자는 적어도 하나의 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성될 수 있다. 전원 전압 값이 트랜지스터의 임계 값보다 낮게 되면, 트랜지스터는 턴 오프된다.
양호한 실시예에서, 각각의 한 전극이 기준 전위에 접속되는 복수의 캐패시터와, 각각의 게이트가 드레인에 접속된 상태로 각 캐패시터의 다른 전극과 신호 전송 라인사이에 접속되는 하나 또는 복수의 직렬 접속된 MOS 트랜지스터가 제공된다.
상기 구성에 의해, 전원 전압이 낮아지면, 캐패키터는 신호 전송 라인과 단절된다. 결과적으로, 시정수는 신호 전송 라인의 포유 용량과 신호 전송 라인을 위한 구동 회로의 저항에 의해 결정되는 레벨로 감소된다.
본 발명의 상기 및 다른 목적, 이점 및 특성은 첨부된 도면을 참조하여 다음의 설명으로부터 좀더 나타나게 될 것이다.
본 발명의 실시예를 기술하기 전에, 지연 회로의 응용 회로에 대해 우선 제5도를 참조하여 이하에 기술하고자 한다. 도시된 제5a도는 본 발명에 따른 지연 회로를 갖는 2상 클럭 발생기이다. 이 발생기는 2 입력중 하나의 입력에 신호[101(102)]가 공급되는 2-입력 AND 게이트[106(107)], 출력이 AND 게이트(106(107)]의 다른 입력에 접속되는 지연 회로(105), 및 출력이 지연 회로(105)에 접속되고 입력이 AND 게이트[107(106)]의 출력에 접속되는 인버터[108(109)]를 각각 포함하는 교차 결합된 회로쌍을 포함한다. 게이트(106과 107)의 출력은 각각 출력 단자(103과 104)로서 인출된 다음에, 2상 클럭 신호를 발생시킨다. 이들 클럭 신호는 마이크로컴퓨터의 내부 클럭으로 널리 사용된다.
제5b도의 타이밍 차트를 참조하여, 2상 클럭 발생기의 동작이 설명될 것이다. 타이밍 차트로부터 알 수 있는 바와 같이, 2상 클럭 발생기는 활성 고 레벨 주기동안 중첩하지 않는 2상 클럭 신호들(103과 104)을 서로 반전된 논리 관계를 갖는 한 쌍의 입력 신호(101과 102)로부터 발생한다. 즉, 2상 클럭 출력 신호(103과 104)사이에 참조번호(110)으로 표시된 불활성 저 레벨 주기가 있다. 이들 주기(110)은 각 지연 회로(105)의 지연 시간에 의해 결정되는 출력에 의한 클럭 신호(101 또는 102)를 마스킹하므로써 얻어진다.
마이크로컴퓨터의 고속 동작을 구현하기 위해서는, 마이크로컴퓨터의 오동작을 초래하지 않으면서 되도록 비활성 저 레벨 주기를 짧게 감소시키는 것이 양호하다.
이제 제2도를 참조하면, 지연 회로(105)는 인버터[108(109)]의 출력을 수신하며 인버터(203)의 입력에 접속된 입력 단자(201)을 포함한다. 인버터(203)의 출력은 다른 인버터(204)에 접속된 신호 전송 라인(212)에 접속되고, 이 인버터(204)로부터 출력 신호(202)가 얻어진다. 라인(212)는 게이트가 드레인과 또한 접지되는 캐패시터에 접속되는 NMOS 트랜지스터(205)에도 접속된다. 라인(212)는 또한 각각의 게이트가 드레인에 접속되는 2개의 직렬 접속된 NMOS 트랜지스터(206과 207)을 통해 접지되는 캐패시터(210)에도 접속된다. 입력 단자(201)은 드레인이 NMOS 트랜지스터(205)의 드레인과 캐패시터(209)사이의 노드에 접속되어 있는 PMOS 트랜지스터(208)의 게이트에도 접속되고, 드레인이 NMOS 트랜지스터(207)의 드레인과 캐패시터(210)사이의 노드에 접속되는 PMOS 트랜지스터(211)의 게이트에도 접속된다. 이들 트랜지스터(208과 211)의 소스는 전원 단자(Vdd)에 접속된다. 각각의 인버터(203과 204)는 제1도에 도시된 인버터 게이트(403)과 동일하게 한 쌍의 PMOS와 NMOS 트랜지스터로 구성되는 상보형 MOS 인버터이다.
본 실시예의 지연 회로의 동작에 대해 이하에 기술하고자 한다. 우선, 동작은 공급 전압(Vdd)가 각각의 NMOS 트랜지스터(205, 206 및 207)의 임계 전압(Vt)의 2배 보다 충분히 높다고 가정하여 기술될 것이다.
입력 신호(201)이 저 레벨에 있을 때, 인버터(203)의 출력은 고 레벨이 되므로, NMOS 트랜지스터(205, 206 및 207)은 턴 오프된다. 이후에, 고 레벨은 Vdd 레벨로 하고 저 레벨은 GND 레벨로 하여, 고 레벨이 변화하는 공급 전압(Vdd)에 따라 변하는 전위인 것과 구별한다.
한편, PMOS 트랜지스터(208과 211)은 턴 온되어 캐패시터(209와 210)이 Vdd 레벨로 충전된다. 출력(202)는 GND 레벨에 있다.
입력 신호(201)이 Vdd 레벨로 변할 때, PMOS 트랜지스터(208과 211) 양쪽 모두는 턴 오프되고, 인버터(203)의 출력은 Vdd 레벨에서 GND 레벨로 변하므로, 라인(212)는 GND 레벨이 된다. 그 다음에 NMOS 트랜지스터(205, 206 및 207)의 모든 게이트 소스 전압이 임계 전입(Vt)를 초과하여, 결과적으로 턴 온된다.
인버터(203)의 출력이 GND 레벨에 있고 NMOS 트랜지스터(205, 206 및 207)이 온 상태인 환경하에서, 캐패시터(209와 210) 상에 축적된 전하는 이들 NMOS 트랜지스터와 인버터(203)의 NMOS 트랜지스터(도시되지 않음)를 통해 방출되어 결과적으로 라인(212)는 GND 레벨로 점차적으로 떨어질 것이다.
라인(212)가 GND 레벨에 도달하면, 출력(202)는 Vdd 레벨로 반전되지만, 캐패시터(209와 210)가 방전되는데 걸리는 시간 지연을 갖는다.
그 다음에, 동작은 공급 전압(Vdd)가 입계 전압(Vt)보다 다소 높다고 가정하여 기술될 것이다. 입력 신호(201)이 GND 레벨에 있으면, 인버터(203)의 출력은 Vdd 레벨이 된다. 따라서, 모든 NMOS 트랜지스터(205, 206 및 207)은 턴 오프되고, PMOS 트랜지스터(208,211) 양쪽 모두는 턴 온된다. 결과적으로 캐패시터(209,210)은 충전된다. 이런 경우에 출력(202)는 GND 레벨로 된다.
이제, 입력 신호(201)이 GND 레벨에서 Vdd 레벨로 변하면, PMOS 트랜지스터(208,211) 양쪽 모두는 턴 오프되고, 인버터(203)의 출력은 GND 레벨이 된다.
이렇게 인버터(203)의 출력이 GND 레벨로 변하면 단지 NMOS 트랜지스터(205)만이 턴 온된다. 결과적으로 캐패시터(209)에 축적된 전하는 이 NMOS 트랜지스터(205)와 인버터(203)의 NMOS 트랜지스터(도시되지 않음)을 통해 방출된다. 그러므로 인버터 게이트(203)의 출력에 접속된 라인(212)는 GND 레벨로 점차적으로 떨어진다. 라인(212)가 GND 레벨에 도착할 때, 출력(202)는 Vdd 레벨로 반전되지만, 캐패시터(209)가 방전되는데 걸리는 시간 지연을 갖는다.
한편, 공급 전압(Vdd)가 NMOS 트랜지스터(205, 206 및 207)의 임계 전압(Vt)의 2배 보다 충분히 높을때, 이런 경우에 NMOS 트랜지스터(206, 207)은 턴 온되지 않을 것이므로, 캐패시터(210)은 라인(212)와의 단절을 유지한다.
공급 전압(Vdd)가 각각의 NMOS 트랜지스터(205, 206 및 207)의 임계 전압(Vt)보다 낮은 전압으로 더 떨어지면, 이들 NMOS 트랜지스는 턴 오프된다. 결과적으로, 캐패시터(209,210)은 라인(212)와 전기적으로 단절을 유지한다. 이런 경우에, 인버터(203)의 출력 신호의 하강 엣지에 연관된 지연 시간은 시정수(RC1)에 의해 결정되고 이 용량 값(C1)은 라인(212)의 기생 또는 표유 용량만을 포함한다.
이 실시예의 지연 회로에서, 캐패시터(209,210)의 전하들은 인버터(203)의 NMOS 트랜지스터를 통해 방출된다. 상술된 바와 같이, MOS 트랜지스터의 온-저항은 게이트 전압이 낮아짐에 따라 커지고, 이에 따라 방전 시간은 공급 전압(Vdd)의 감소에 따라 증가한다. 한편, 이 실시예의 지연 회로에서, 공급 전압(Vdd)가 강하할때, 캐패시터는 강하된 공급 전압 값에 따라 라인(212)과 선택적으로 단절된다. 이런 방법으로 방전 시간의 변화를 감소시켜, 공급 전압 변화로 인한 지연 시간의 변화를 감소시키는데 기여할 수 있다.
또한, 입력(201)이 PMOS 트랜지스터를 통해 캐패시터(209)에 접속되고 PMOS 트랜지스터(211)을 통해 캐패시터(210)에 접속되는 제2도의 구성 대신에, 캐패시터(209 및 210) 양쪽 모두에 공통으로 접속되는 드레인을 갖는 하나의 PMOS 트랜지스터(예를 들어, 208)만을 사용하게 될 수 있다.
상기 지연 회로는 캐패시턴스 값의 정확한 조절을 필요로 하지 않을 경우 회로 구성이 단순화될 수 있다. 이러한 단순화된 지연 회로는 본 발명의 다른 실시예로서 제3도에 도시되었다. 이 회로는 2개이상의 인버터(303과 304), 캐패시터(309) 및 도시된 바와 같이 접속된 하나의 NMOS 트랜지스터(305)를 포함한다. 특히, NMOS 트랜지스터(305)는 신호 전송 라인(310)과 캐패시터(309)간에 접속된다. 공급 전압(Vdd)가 트랜지스터(304)의 임계 전압(Vt)보다 낮으면, MOS 트랜지스터(305)는 턴 오프되어 라인(310)으로부터 캐패시터(309)를 단절시킨다.
제4도를 참조하여, 본 발명의 또 다른 실시예에 따른 지연 회로는 제3도에 도시된 NMOS 트랜지스터(305) 대신에, 접지된 프론트 게이트와 Vdd에 접속된 백게이트를 갖는 PMOS 트랜지스터(505)를 사용한다. 공급 전압(Vdd)가 PMOS 트랜지스터(505)의 임계 전압(Vt)보다 낮으면, 이 트랜지스터는 턴 오프되어 라인(310)으로부터 캐패시터(305)를 단절시킨다.
특정 프로세스로 제조된 MOS 트랜지스터 모델에 대한 상술한 실시예의 회로 시뮬레이션은 5V와 1.8V의 공급 전압 간에서의 지연 시간차가 본 발명에 따른 지연 회로의 경우에는 23ns인 결과를 제공하는데, 이는 종래 지연 회로의 경우 33ns와 비교하여 감소된 것이다. 이것으로 5V에서 1.8V로의 공급 전압의 변화로 인한 지연 시간의 변화가 종래의 지연 회로보다 약 30%정도로 개선된 것이 증명되었다.
상기 기술된 본 발명의 실시예는 범위를 제한하고자 하는 의도가 아니며 본 발명의 원리의 범위내에서 변경 및 수정될 수 있다. 예를 들어, 제1실시예에서 2개의 캐패시터(209,210) 대신에, 2개의 캐패시터와, 지연 시간을 공급 전압(Vdd)의 전위 레벨에 따라 좀더 세밀하게 조절할 수 있도록 하기 위해 캐패시터와 라인 간에 접속된 2개 이상의 직렬 접속 NMOS 트랜지스터로 이루어진 구성을 응용할 수 있다.
상기 기술에서처럼, 본 발명의 지연 회로는 신호 전송 라인에 연관된 캐패시터가공급 전압에 의해 변하는 구성을 가지므로, 공급 전압에 대한 지연 시간의 의존도는 주목할만하게 개선된다. 몇가지의 제조 조건하에서 제조된 MOS 트랜지스터 모델에 대한 회로 시뮬레이션은 5V와 1.8V의 공급 전압 간에서의 지연 시간차가 본 발명에 따른 지연 회로에서는 23ns이고 종래 지연 회로에서는 33ns인 결과를 제공한다. 그러므로 본 발명은 약 30% 정도로 지연 시간에서 변화를 개선한 것이 증명된다.
더우기 본 발명에 따르면, 복수의 캐패시터와, 각 캐패시터와 신호 전송 라인간에 적어도 하나의 MOS 트랜지스터가 제공된다. 캐패시터를 실제 공급 전압에 따라 신호 전송 라인으로부터 선택적으로 단절되도록 제어하여 시정수를 결정하는데 필수적인 캐패시턴스를 세밀하게 조절할 수 있다. 이렇게 하여 공급 전압의 변화에 관련된 지연 시간의 변화가 주목할만하게 감소된다.
또한, 본 발명에 따르면, 캐패시터와 신호 전송 라인 간에 하나의 MOS 트랜지스터를 제공하여 공급 전압이 MOS 트랜지스터의 임계 전압보다 낮을 때 턴 오프되도록 한다. 이 단순화된 구성은 캐패시터의 세밀한 조절을 필요로 하지 않는 지연 회로에서 공급 전압 변화에 의존하는 지연 시간의 변화를 감소시킬 수 있다.

Claims (3)

  1. 지연회로에 있어서, 입력 신호가 공급되는 입력 단자와, 상기 입력 단자에 접속된 입력 노드와 출력 노드를 갖는 인버터와, 상기 출력 노드에 접속된 신호 전송 라인과, 상기 입력 단자에 접속된 제1 P-채널 금속 산화물 반도체(MOS)트랜지스터와, 상기 신호 전송 라인에 접속된 제1 N-채널 MOS 트랜지스터와, 상기 제1 P-채널 MOS 트랜지스터에 접속된 전력 전압 공급 라인과, 상기 제1 P-채널 MOS 트랜지스터에 동작적으로 접속된 접지 전압 공급 라인과, 상기 접지 전압 공급 라인에 접속된 제1 캐패시터와, 상기 제1 P-채널 MOS 트랜지스터와 상기 제1 캐패시터 사이에 배치된 제1노드와, 상기 접지 전압 공급 라인에 접속된 제2 캐패시터와, 상기 입력 단자에 접속된 프론트 게이트를 갖는 제2 P-채널 MOS 트랜지스터와, 상기 신호 전송 라인에 접속되고 프론트 게이트를 갖는 제2 N-채널 MOS 트랜지스터와, 상기 제2 캐패시터에 접속된 프론트 게이트를 갖는 제3 N-채널 MOS 트랜지스터와, 상기 제2 N-채널 MOS 트랜지스터와 상기 제3 N-채널 MOS 트랜지스터 사이에 배치되고 상기 제2 N-채널 MOS 트랜지스터의 상기 프론트 게이트에 접속된 제2노드와, 상기 제3 N-채널 MOS 트랜지스터와 상기 제2 캐패시터 사이에 배치된 제3노드를 포함하고, 상기 제1 P-채널 MOS 트랜지스터는 상기 전력 전압 공급 라인과 상기 제1노드 사이에 제1소스-드레인 전류 경로를 형성하고, 상기 제1 P-채널 MOS 트랜지스터는 상기 입력 단자에 접속된 프론트 게이트를 포함하고, 상기 제1 N-채널 MOS 트랜지스터는 상기 신호 전송 라인과 상기 제1노드 사이에 제2소스-드레인 전류 경로를 형성하고, 상기 제1 N-채널 MOS 트랜지스터는 상기 제1노드에 접속된 프론트 게이트를 포함하고, 상기 제2 P-채널 MOS 트랜지스터는 상기 전력 전압 공급 라인과 상기 제3노드 사이에 제3소스-드레인 전류 경로를 형성하고, 상기 제2 N-채널 MOS 트랜지스터는 상기 신호 전송 라인과 상기 제2 노드 사이에 제4소스-드레인 전류 경로를 형성하고, 상기 제3 N-채널 MOS 트랜지스터는 상기 제2노드와 상기 제3노드 사이에 제5소스-드레인 전류 경로를 형성하는 것을 특징으로 하는 지연 회로.
  2. 제1항에 있어서, 상기 전력 전압 공급 라인 상의 신호는 상기 제2소스-드레인 전류 경로를 가변적으로 제어하는 것을 특징으로 하는 지연 회로.
  3. 제1항에 있어서, 상기 신호 전송 라인은 출력 단자를 포함하고, 상기 지연 회로는 상기 출력 단자에 접속된 제2인버터를 더 포함하는 것을 특징으로 하는 지연 회로.
KR1019940031040A 1993-11-25 1994-11-24 캐패시터와 트랜지스터를 사용하는 지연 회로 KR0158006B1 (ko)

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KR1019940031040A KR0158006B1 (ko) 1993-11-25 1994-11-24 캐패시터와 트랜지스터를 사용하는 지연 회로

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US (1) US5767719A (ko)
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DE (1) DE69426619T2 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0150160B1 (ko) * 1995-07-19 1998-10-15 김광호 버스라인의 로딩보상회로를 구비하는 반도체장치
US5748542A (en) * 1996-12-13 1998-05-05 Micron Technology, Inc. Circuit and method for providing a substantially constant time delay over a range of supply voltages
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US5920221A (en) * 1997-07-14 1999-07-06 Vanguard International Semiconductor Corporation RC delay circuit for integrated circuits
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP4425367B2 (ja) * 1999-03-15 2010-03-03 株式会社アドバンテスト 遅延デバイス
US6307417B1 (en) 1999-08-24 2001-10-23 Robert J. Proebsting Integrated circuit output buffers having reduced power consumption requirements and methods of operating same
JP2001339283A (ja) 2000-05-26 2001-12-07 Mitsubishi Electric Corp 遅延回路およびそのための半導体回路装置
US6549042B2 (en) 2000-06-23 2003-04-15 Integrated Device Technology, Inc. Complementary data line driver circuits with conditional charge recycling capability that may be used in random access and content addressable memory devices and method of operating same
US6323712B1 (en) * 2000-06-26 2001-11-27 Etron Technology, Inc. Delay circuit with voltage compensation
CA2313286A1 (en) * 2000-06-30 2001-12-30 Mosaid Technologies Incorporated Digital delay element
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6501307B1 (en) * 2001-11-12 2002-12-31 Pericom Semiconductor Corp. Spread-spectrum clock buffer/driver that modulates clock period by switching loads
KR100521360B1 (ko) * 2002-04-12 2005-10-12 삼성전자주식회사 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치
KR100506063B1 (ko) * 2002-12-21 2005-08-05 주식회사 하이닉스반도체 셋업/홀드 타임 제어 장치
US7019576B1 (en) * 2003-03-24 2006-03-28 Cypress Semiconductor Corporation Delay circuit that scales with clock cycle time
KR100510531B1 (ko) * 2003-06-04 2005-08-26 삼성전자주식회사 동작 전원전압에 둔감한 지연 스테이지 및 이를 구비하는지연회로
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US8166215B2 (en) * 2005-12-28 2012-04-24 Intel Corporation Method to control delay between lanes
US7705600B1 (en) 2006-02-13 2010-04-27 Cypress Semiconductor Corporation Voltage stress testing of core blocks and regulator transistors
JP2010273186A (ja) * 2009-05-22 2010-12-02 Renesas Electronics Corp 遅延回路
US8432210B2 (en) * 2010-11-02 2013-04-30 Lsi Corporation Fine-grained clock skew tuning in an integrated circuit
JP2021129255A (ja) * 2020-02-17 2021-09-02 ミツミ電機株式会社 パルス信号送信回路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS575432A (en) * 1980-06-13 1982-01-12 Nec Corp Delay time variable type logical gate circuit
JPS60130917A (ja) * 1983-12-19 1985-07-12 Toshiba Corp Ｍｏｓ形半導体遅延回路
JPS61117915A (ja) * 1984-11-13 1986-06-05 Fujitsu Ltd 遅延回路
US4701714A (en) * 1986-03-31 1987-10-20 Tektronix, Inc. Tunable delay line
JPS6374211A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 遅延回路
KR970000560B1 (ko) * 1986-10-01 1997-01-13 아오이 죠이치 반도체집적회로
US4821003A (en) * 1987-01-19 1989-04-11 Elmec Corporation Electromagnetic variable delay line with linear compensation
JPS63266920A (ja) * 1987-04-23 1988-11-04 Rohm Co Ltd 遅延回路
US5101117A (en) * 1988-02-17 1992-03-31 Mips Computer Systems Variable delay line phase-locked loop circuit synchronization system
US5068553A (en) * 1988-10-31 1991-11-26 Texas Instruments Incorporated Delay stage with reduced Vdd dependence
JPH02254809A (ja) * 1989-03-28 1990-10-15 Mitsubishi Electric Corp 遅延回路
US5012142A (en) * 1989-07-28 1991-04-30 At&T Bell Laboratories Differential controlled delay elements and skew correcting detector for delay-locked loops and the like
JPH03219719A (ja) * 1990-01-24 1991-09-27 Mitsubishi Electric Corp 遅延回路及びそれを用いた半導体装置
US5051630A (en) * 1990-03-12 1991-09-24 Tektronix, Inc. Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations
JPH04258017A (ja) * 1991-02-12 1992-09-14 Fujitsu Ltd ディレイ回路
KR940005004B1 (ko) * 1991-03-21 1994-06-09 삼성전자 주식회사 신호지연회로
US5287025A (en) * 1991-04-23 1994-02-15 Matsushita Electric Industrial Co., Ltd. Timing control circuit
DE4131783C1 (ko) * 1991-09-24 1993-02-04 Siemens Ag, 8000 Muenchen, De
JPH05206805A (ja) * 1992-01-27 1993-08-13 Olympus Optical Co Ltd 遅延回路
JP3550404B2 (ja) * 1992-09-10 2004-08-04 株式会社日立製作所 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置
US5352945A (en) * 1993-03-18 1994-10-04 Micron Semiconductor, Inc. Voltage compensating delay element
US5537070A (en) * 1994-10-14 1996-07-16 Texas Instruments Incorporated Output driver with slew rate control

Also Published As

Publication number Publication date
DE69426619D1 (de) 2001-03-01
EP0655834A1 (en) 1995-05-31
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EP0655834B1 (en) 2001-01-24
US5767719A (en) 1998-06-16
JPH07154221A (ja) 1995-06-16

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