CN101621060A - 堆叠半导体封装及选择其中的一个半导体芯片的方法 - Google Patents

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Abstract

本发明公开了一种半导体封装、堆叠半导体封装、选择堆叠半导体封装中的一个半导体芯片的方法。半导体封装包括具有电路部的半导体芯片。第一芯片选择电极穿过该半导体芯片的第一位置，且该第一芯片选择电极具有第一电阻并输出第一信号。第二芯片选择电极穿过该半导体芯片的第二位置，且该第二芯片选择电极具有大于第一电阻的第二电阻并输出第二信号。信号比较部形成于该半导体芯片中并电连接到第一和第二芯片选择电极。该信号比较部比较从第一芯片选择电极应用的第一信号和从第二芯片选择电极应用的第二信号，并且依据比较结果输出芯片选择信号到该电路部。

Description

堆叠半导体封装及选择其中的一个半导体芯片的方法
技术领域
本发明涉及半导体封装、具有该半导体封装的堆叠半导体封装、以及选择堆叠半导体封装中的一个半导体芯片的方法。
背景技术
在半导体芯片技术中，半导体器件的数据储存和处理能力为一重要因素。此因素已经引发各种对于半导体技术的储存和处理大量数据能力的尝试。
近来在半导体芯片技术的发展包含设计成提高数据储存能力和数据处理速度的堆叠半导体封装。在堆叠半导体封装中，至少两个半导体封装被堆叠。
堆叠半导体封装需要运用一种封装选择技术，其中从多个半导体封装中选择将被驱动的半导体封装。
业界已经运用若干不同方法来促进在堆叠半导体封装选择一个半导体封装，其包括：包含在相应半导体封装中的半导体芯片形成为具有不同结构；重配线不同地形成于相同的半导体芯片中；或半导体芯片置成台阶形状且导线连接到芯片以建立不同配置。
然而，当使用这些封装选择方法来制造堆叠半导体封装时，由于使用上述技术时制造工艺的数量显着增加，因此使用这些封装选择方法会在堆叠半导体封装的制造中产生诸多问题。
发明内容
本发明的实施例包含具有适用于堆叠半导体封装的结构的半导体封装。
此外，本发明的实施例包含堆叠半导体封装，其中利用电压降落效应，可以从相同的半导体封装中选择任一半导体封装。
再者，本发明的实施例涉及一种在显示这种选择能力的堆叠半导体封装中选择一个半导体封装的方法。
在一个方面，一种半导体封装，包括：半导体芯片，具有电路部；第一芯片选择电极，在该半导体芯片的第一位置穿过该半导体芯片，并具有第一电阻；第二芯片选择电极，在该半导体芯片的第二位置穿过该半导体芯片，并具有大于第一电阻的第二电阻；以及信号比较部，形成于该半导体芯片中并电连接到第一和第二芯片选择电极，以比较从第一芯片选择电极应用的第一信号和从第二芯片选择电极应用的第二信号且随后输出芯片选择信号到该电路部
该半导体封装还包括接地重配线，该接地重配线形成于该半导体芯片上且电连接到第二芯片选择电极。
该半导体封装还包括数据电极，该数据电极穿过该半导体芯片且具有小于第二电阻的第三电阻。
该第一电阻和第三电阻大致相等。
当第一信号和第二信号相等时，该芯片选择信号从信号比较部输出到电路部。
在本发明的另一方面，一种堆叠半导体封装包括：相互堆叠并具有相应电路部的多个半导体芯片；第一芯片选择电极，穿过相应半导体芯片上的第一位置且具有第一电阻；第二芯片选择电极，穿过相应半导体芯片上的第二位置且具有大于第一电阻的第二电阻；以及信号比较部，形成于相应半导体芯片中且电连接到相应半导体芯片的第一和第二芯片选择电极，从而依据从第一和第二芯片选择电极应用的第一信号和第二信号之间的差，输出芯片选择信号到电路部
该堆叠半导体封装还包括基板，该基板上装设该半导体芯片。该基板具有信号供应单元，用于产生具有不同水平的第二信号，以及具有和任一第二信号相同的水平的第一信号。
该信号供应单元包括：分压器，用于将具有预设水平的电压分成具有不同水平的多个电压；电源供应部，用于供应具有预设水平的电压到该分压器；开关部，用于输出由该分压器分出的多个电压；以及驱动信号产生部，用于驱动该开关部。
该分压器包含电阻器，电阻器串联连接且具有与半导体芯片的数量对应的节点的数量。
相应电阻器具有相同的电阻值。
该分压器还包含与该电阻器串联连接的附加接地电阻器，该第二芯片选择电极具有电连接到第二芯片选择电极的接地重配线。
相应开关部串联连接在相应节点和相应第一芯片选择电极之间。
该电源供应部供应电源到分压器和第二芯片选择电极。
相应第二芯片选择电极皆有相同的电阻值。
在本发明的另一方面，一种半导体封装包括：半导体芯片，具有电路部；芯片选择电极，穿过该半导体芯片；参考电压供应部，形成于该半导体芯片中用于输出参考电压；以及信号比较部，形成于该半导体芯片中并电连接到芯片选择电极和该参考电压供应部，以比较从芯片选择电极应用的第一信号和从参考电压供应部应用的第二信号并输出芯片选择信号到该电路部。
该半导体封装还包括作为电阻器的接地重配线，该接地重配线形成于该半导体芯片且电连接到该芯片选择电极。
该半导体封装还包括数据电极，该数据电极穿过半导体芯片且具有第一电阻。该芯片选择电极具有大于第一电阻的第二电阻。
当第一和第二信号大致相等时，该芯片选择信号从该信号比较部输出到该电路部。
在本发明的另一方面，一种堆叠半导体封装包括：相互堆叠且具有相应电路部的多个半导体芯片；芯片选择电极，穿过相应半导体芯片；参考电压供应部，形成于相应半导体芯片中，用于输出参考电压；以及信号比较部，电连接到相应半导体芯片的芯片选择电极和参考电压供应部，以依据从芯片选择电极应用的第一信号和从参考电压供应部应用的第二信号的水平差，输出芯片选择信号到电路部。
该堆叠半导体封装还包括装设多个半导体芯片的基板，该基板具有用于产生包含第一信号的多个第二信号的信号供应单元。
该信号供应单元包括：分压器，用于将具有预设水平的电压分成具有不同水平的多个电压；电源供应部，用于供应具有预设水平的电压到该分压器；开关部，用于输出由该分压器分出的多个电压；以及驱动信号产生部，用于产生驱动信号以驱动相应开关部。
该分压器包含电阻器，该电阻器串联连接且具有与半导体芯片的数量对应的节点的数量。
相应电阻器具有相同的电阻值。
该分压器还包含与该电阻器串联连接的附加接地电阻器，该第二芯片选择电极具有电连接到第二芯片选择电极的接地重配线。
相应开关部串联连接在相应节点和相应第一芯片选择电极之间。
在本发明的再一方面，一种选择堆叠半导体封装中的一个半导体芯片的方法，包括以下步骤：将第一信号应用到相应信号比较部，其中信号比较部形成于相互堆叠的多个半导体芯片中；将包含第一信号的第二信号应用到半导体芯片的相应信号比较部；比较应用到相应信号比较部的第一信号和第二信号的水平之间的差；以及从信号比较部，应用到该信号比较部的第一和第二信号具有最小的水平差，输出具有芯片选择使能水平的信号。
应用第一信号的步骤包括以下步骤：产生具有不同水平的第一信号；以及选择任一具有不同水平的第一信号。
产生具有不同水平的第一信号的步骤包括以下步骤：将具有预设水平的DC电压分成多个电压，其中该多个电压的数量对应于该半导体芯片的数量。
将第二信号应用到相应信号比较部的步骤包括以下步骤：将该DC电压分成多个电压，其中该多个电压的数量对应于该半导体芯片的数量。
应用第一信号的步骤包括以下步骤：将从相应半导体芯片产生的第一信号应用到相应信号比较部。
应用第二信号的步骤包括以下步骤：将具有预设电压水平的DC电压分压，由此产生具有不同电压水平的初级第二信号；输出选择信号，用于选择具有不同电压水平的初级第二信号的任何一个；响应于该选择信号选择初级第二信号；以及将所选择的初级第二信号分成与该半导体芯片一样的数量，由此产生包含第一信号且具有不同水平的第二信号。
附图说明
图1为示出根据本发明一个实施例的半导体封装的剖面图。
图2为示出堆叠半导体封装的剖面图，其中多个图1所示半导体封装相互堆叠。
图3为示出用于产生在图2所示堆叠半导体封装中使用的具有不同水平的第一信号和第二信号的信号供应单元的方框图。
图4为示出根据本发明另一实施例的半导体封装的剖面图。
图5为示出堆叠半导体封装的剖面图，其中多个图4所示半导体封装相互堆叠。
图6为示出用于产生在图5所示堆叠半导体封装中使用的具有不同水平的第一信号和第二信号的信号供应单元的方框图。
具体实施方式
下面将参考附图说明根据本发明特定实施例的半导体封装、具有该半导体封装的堆叠半导体封装、以及选择堆叠半导体封装中的一个半导体芯片的方法。注意，本发明并不局限于下列实施例，而本领域技术人员将察觉到本发明可以以各种不同方式实现而不偏离本发明的技术概念。
图1为示出根据本发明实施例的半导体封装的剖面图。
参考图1，半导体封装100包含半导体芯片10、第一芯片选择电极20、第二芯片选择电极30和信号比较部40。
在本发明一个实施例中，半导体芯片10为矩形六面体的形状，并且包含电路部2和焊垫(未示出)。
电路部2例如具有用于储存数据的数据储存部(未示出)和用于处理数据的数据处理部(未示出)。
焊垫电连接到电路部2，且可以设置于半导体芯片10上表面的中央部分或邻近上表面的边缘。
第一芯片选择电极20在半导体芯片10的第一位置穿过半导体芯片10的上表面和下表面。在本实施例中，第一芯片选择电极20具有第一电阻R1。
第二芯片选择电极30在半导体芯片10的第二位置穿过半导体芯片10的上表面和下表面。在本实施例中，第二芯片选择电极30具有大于第一电阻R1的第二电阻R2。
此外，重配线4形成于半导体芯片10的上表面，使得重配线4接地并且电连接到第二芯片选择电极30。
信号比较部40形成于电路部2。例如，信号比较部40比较从第一芯片选择电极20和第二芯片选择电极30接收的两个信号，并且在输入信号具有大致相等的水平或者输入信号的水平差在预设范围内时输出芯片选择信号CSS到电路部2。在本实施例中，信号比较部40可包括差分放大器。
例如，从第一芯片选择电极20输出第一信号FS，从第二芯片选择电极30输出第二信号SS。接着，将第一信号FS和第二信号SS输入信号比较部40。信号比较部40比较所接收的第一信号FS和第二信号SS的电压水平，且在第一信号FS和第二信号SS具有大致相等的水平或二者之差在预设范围内时，输出芯片选择信号CSS到电路部2。
除了第一芯片选择电极20和第二芯片选择电极30，半导体芯片10包含数据电极50，数据通过该数据电极50被输入和输出。各数据电极50穿过半导体芯片10的上表面和下表面，并且通过焊垫电连接到电路部2。在本实施例中，各数据电极50具有第三电阻R3。在本发明的一个实施例中，数据电极50的第三电阻R3大致等于第一芯片选择电极20的第一电阻R1。
当芯片选择信号CSS从信号比较部40输出到电路部2时，数据通过数据电极50由电路部2输入或输出。
图2为示出堆叠半导体封装的剖面图，其中多个图1所示半导体封装相互堆叠。
在图2所示的实施例中，堆叠半导体封装200具有这样的结构，其中两个芯片选择电极用于选择多个堆叠半导体芯片中的一个半导体芯片。
参考图2，堆叠半导体封装200包含多个堆叠半导体芯片110、120、130、140，多个第一芯片选择电极112、122、132、142，多个第二芯片选择电极114、124、134、144和多个信号比较部118、128、138、148。
在图2所示的本发明实施例中，堆叠半导体封装200具有四个堆叠半导体芯片110、120、130和140。然而，本发明并不局限于四个半导体芯片的堆叠，而可以包含任何数量的半导体芯片。
下面将该四个半导体芯片110、120、130、140称作第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140。
第二半导体芯片120放置于第一半导体芯片110上，第三半导体芯片130放置于第二半导体芯片120上，以及第四半导体芯片140放置于第三半导体芯片130上。
第一半导体芯片110包含第一芯片选择电极112、第二芯片选择电极114和在第一半导体芯片110的电路部116形成的信号比较部118。
在本实施例中，第一芯片选择电极112位于第一半导体芯片110的第一位置，第二芯片选择电极114位于第一半导体芯片110的第二位置。第一芯片选择电极112和第二芯片选择电极114分别穿过第一半导体芯片110的上表面和下表面(与上表面相对)。第一芯片选择电极112具有第一电阻Rr，第二芯片选择电极114具有大于第一电阻Rr的第二电阻R0。
在第一半导体芯片110的电路部116中形成的信号比较部118，电连接到第一芯片选择电极112和第二芯片选择电极114。信号比较部118依据从第一芯片选择电极112和第二芯片选择电极114接收的信号之间的电压水平差，输出芯片选择信号CSS1到第一半导体芯片110的电路部116。
例如，第一信号Vs应用到第一芯片选择电极112。接着。第一信号Vs应用到信号比较部118。
当DC电压Vdc应用到第二芯片选择电极114时，由于第二芯片选择电极114的第二电阻R0，该DC电压Vdc下降，且电压下降的第二信号VF1应用到信号比较部118。
第一半导体芯片110的信号比较部118比较第一信号Vs的电压水平和第二信号VF1的电压水平，并且在第一信号Vs和第二信号VF1的电压水平大致相等或二者之差在预设范围内时，输出芯片选择信号CSS1到电路部116。反之，在信号比较部118比较第一信号Vs和第二信号VF1的电压水平时，如果第一信号Vs和第二信号VF1之间的电压水平差不在该预设范围内，信号比较部118不输出芯片选择信号CSS1到电路部116。
第二半导体芯片120包含第一芯片选择电极122、第二芯片选择电极124和信号比较部128。
在本实施例中，第二半导体芯片120的第一芯片选择电极122在第二半导体芯片120的第一位置穿过第二半导体芯片120的上表面和下表面(与上表面相对)。结果，第二半导体芯片120的第一芯片选择电极122串联电连接到第一半导体芯片110的第一芯片选择电极112。
第二半导体芯片120的第二芯片选择电极124在第二半导体芯片120的第二位置穿过第二半导体芯片120的上表面和下表面(与上表面相对)。结果，第二半导体芯片120的第二芯片选择电极124串联电连接到第一半导体芯片110的第二芯片选择电极114。
第二半导体芯片120的第一芯片选择电极122具有第一电阻Rr，第二芯片选择电极124具有大于第一电阻Rr的第二电阻R1。
在第二半导体芯片120的电路部126形成的信号比较部128电连接到第一芯片选择电极122和第二芯片选择电极124。信号比较部128依据从第一芯片选择电极122和第二芯片选择电极124接收的信号之间的电压水平差，输出芯片选择信号CSS2到第二半导体芯片120的电路部126。
例如，从第一芯片选择电极122接收的第一信号Vs应用到信号比较部128。从第二半导体芯片120的第二芯片选择电极124接收的第二信号VF2也应用到第二半导体芯片120的信号比较部128。
第二半导体芯片120的信号比较部128比较第一信号Vs的电压水平和第二信号VF2的电压水平，并且在第一信号Vs和第二信号VF2的电压水平相同或二者之差在预设范围内时，输出芯片选择信号CSS2到电路部126。反之，在信号比较部128比较第一信号Vs和第二信号VF2的电压水平时，如果第一信号Vs和第二信号VF2的电压水平差不在该预设范围内，信号比较部128将不输出芯片选择信号CSS2到电路部126。
第三半导体芯片130包含第一芯片选择电极132、第二芯片选择电极134和信号比较部138。
在本实施例中，第三半导体芯片130的第一芯片选择电极132在第三半导体芯片130的第一位置穿过第三半导体芯片130的上表面和下表面(与上表面相对)。结果，第三半导体芯片130的第一芯片选择电极132串联电连接到第二半导体芯片120的第一芯片选择电极122。
第三半导体芯片130的第二芯片选择电极134在第三半导体芯片130的第二位置穿过第三半导体芯片130的上表面和下表面(与上表面相对)。结果，第三半导体芯片130的第二芯片选择电极134串联电连接到第二半导体芯片120的第二芯片选择电极124。
第三半导体芯片130的第一芯片选择电极132具有第一电阻Rr，第二芯片选择电极134具有大于第一电阻Rr的第二电阻R2。
在第三半导体芯片130的电路部136形成的信号比较部138电连接到第一芯片选择电极132和第二芯片选择电极134。信号比较部138依据从第一芯片选择电极132和第二芯片选择电极134接收的信号之间的电压水平差，输出芯片选择信号CSS3到第三半导体芯片130的电路部136。
例如，从第一芯片选择电极132接收的第一信号Vs应用到信号比较部138。从第三半导体芯片130的第二芯片选择电极134接收的第二信号VF3也应用到第三半导体芯片130的信号比较部138。
第三半导体芯片130的信号比较部138比较第一信号Vs的电压水平和第二信号VF3的电压水平，并且在第一信号Vs和第二信号VF3的电压水平相同或二者之差在预设范围内时，输出芯片选择信号CSS3到电路部136。反之，在信号比较部138比较第一信号Vs和第二信号VF3的电压水平时，如果第一信号Vs和第二信号VF3的电压水平差不在该预设范围内，信号比较部138不输出芯片选择信号CSS3到电路部136。
第四半导体芯片140包含第一芯片选择电极142、第二芯片选择电极144和信号比较部148。
在本实施例中，第四半导体芯片140的第一芯片选择电极142在第四半导体芯片140的第一位置穿过第四半导体芯片140的上表面和下表面(与上表面相对)。结果，第四半导体芯片140的第一芯片选择电极142串联电连接到第三半导体芯片130的第一芯片选择电极132。
第四半导体芯片140的第二芯片选择电极144在第四半导体芯片140的第二位置穿过第四半导体芯片140的上表面和下表面(与上表面相对)。结果，第四半导体芯片140的第二芯片选择电极144串联电连接到第三半导体芯片130的第二芯片选择电极134。
第四半导体芯片140的第一芯片选择电极142具有第一电阻Rr，第二芯片选择电极144具有大于第一电阻Rr的第二电阻R3。具有电阻Rt2并且作为附加电阻器的重配线149电连接到第二芯片选择电极144。
在第四半导体芯片140的电路部146形成的信号比较部148电连接到第一芯片选择电极142和第二芯片选择电极144。信号比较部148依据从第一芯片选择电极142和第二芯片选择电极144接收的信号之间的电压水平差，输出芯片选择信号CSS4到第四半导体芯片140的电路部146。
例如，从第一芯片选择电极142接收的第一信号Vs应用到信号比较部148。从第四半导体芯片140的第二芯片选择电极144接收的第二信号VF4也应用到第四半导体芯片140的信号比较部148。
第四半导体芯片140的信号比较部148比较第一信号Vs的电压水平和第二信号VF4的电压水平，并且在第一信号Vs和第二信号VF4的电压水平相等或二者之差在预设范围内时，输出芯片选择信号CSS4到电路部146。反之，在信号比较部148比较第一信号Vs和第二信号VF4的电压水平时，如果第一信号Vs和第二信号VF4的电压水平差不在该预设范围内，信号比较部148不输出芯片选择信号CSS4到电路部146。
在本发明一个实施例中，应用到第一至第四半导体芯片110、120、130、140的相应的第一芯片选择电极112、122、132、142的各第一信号Vs所具有的电压水平与应用到第一至第四半导体芯片110、120、130、140的相应的第二芯片选择电极114、124、134、144的任一第二信号VF1、VF2、VF3、VF4相等。因此，通过调整第一信号Vs的水平以与任一第二信号VF1、VF2、VF3、VF4的水平一致，即可选择第一至第四半导体芯片110、120、130、140的任一半导体芯片。
此外，在本发明一个实施例中，第二芯片选择电极114、124、134、144以及第一至第四半导体芯片110、120、130、140的重配线149的电阻R0、R1、R2、R3、Rt2具有大致相等的值。
在第一至第四半导体芯片110、120、130、140的各第二芯片选择电极114、124、134、144中形成的节点分别定义为节点N0、节点N1、节点N2和节点N3，如图2所示。
从节点N0输出的第二信号VF1应用到第一半导体芯片110的信号比较部118；从节点N1输出的第二信号VF2应用到第二半导体芯片120的信号比较部128；从节点N2输出的第二信号VF3应用到第三半导体芯片130的信号比较部138；以及从节点N3输出的第二信号VF4应用到第四半导体芯片140的信号比较部148。
图3为示出用于产生第一信号且也产生均具有不同电压水平的第二信号的信号供应单元的方框图。
参考图3，堆叠半导体封装200还包含信号供应单元300。信号供应单元300输出分别具有不同电压水平的第二信号VF1、VF2、VF3、VF4至第二芯片选择电极114、124、134、144。该信号供应单元也产生第一信号Vs，使得各第一信号Vs的电压水平相同并与第二信号VF1、VF2、VF3、VF4之一的电压水平相等。
在本实施例中，信号供应单元300可布置于其上装设第一至第四半导体芯片110、120、130、140的基板，例如印刷电路板。
信号供应单元300包含分压器310、电源供应部320、开关部330和驱动信号产生部340。
分压器310将DC电压分成具有不同水平的多个电压。分压器310包含串联连接的电阻器Ra、Rb、Rc、Rd。在本发明一个实施例中，电阻器Ra、Rb、Rc、Rd的数量与堆叠半导体芯片的数量相对应。例如，由于图3中半导体芯片的数量为4，分压器310的电阻器Ra、Rb、Rc、Rd的数量设定为4。此外，附加的接地电阻器Rt1连接到电阻器Ra。
具有串联连接的四个电阻器Ra、Rb、Rc、Rd的分压器310具有四个节点Na、Nb、Nc、Nd。节点Na形成于附加电阻器Rt1和电阻器Ra之间；节点Nb形成于电阻器Ra和Rb之间；节点Nc形成于电阻器Rb和Rc之间；节点Nd形成于电阻器Rc和Rd之间。
电源供应部320输出DC电压Vdc。电源供应部320连接到分压器310的电阻器Rd和第一半导体芯片110的第二芯片选择电极114，由此，DC电压Vdc应用到电阻器Rd和第二芯片选择电极114。
由驱动信号产生部340产生的驱动信号的数量对应于半导体芯片的数量。在本发明一个实施例中，驱动信号产生部340产生四个驱动信号Dv1、Dv2、Dv3、Dv4，其对应于半导体芯片的数量(4)。
开关部330的数量对应于半导体芯片的数量。例如，在图3所示的本发明实施例中，开关部330的数量为4。
下面将各开关部330称作第一开关部332、第二开关部334、第三开关部336和第四开关部338。
在第一开关部332中，晶体管的源极电极S1电连接到节点Na，漏极电极D1串联电连接到第一半导体芯片110的第一芯片选择电极112，栅极电极Ga电连接到驱动信号产生部340。应用到栅极电极Ga的驱动信号Dv4是从驱动信号产生部340接收。
在第二开关部334中，晶体管的源极电极S2电连接到节点Nb，漏极电极D2串联电连接到第一半导体芯片110的第一芯片选择电极112，栅极电极Gb电连接到驱动信号产生部340。应用到栅极电极Gb的驱动信号Dv3是从驱动信号产生部340接收。
在第三开关部336中，晶体管的源极电极S3电连接到节点Nc，漏极电极D3串联电连接到第一半导体芯片110的第一芯片选择电极112，栅极电极Gc电连接到驱动信号产生部340。应用到栅极电极Gc的驱动信号Dv2是从驱动信号产生部340接收。
在第四开关部338中，晶体管的源极电极S4电连接到节点Nd，漏极电极D4串联电连接到第一半导体芯片110的第一芯片选择电极112，栅极电极Gd电连接到驱动信号产生部340。应用到栅极电极Gd的驱动信号Dv1是从驱动信号产生部340接收。
下面将参考图3说明本发明的用于选择包含在堆叠半导体封装中的各半导体芯片的方法。
首先，当假设分压器310的各电阻器Ra、Rb、Rc、Rd和附加电阻器Rt1所具有的电阻值与第一至第四半导体芯片110、120、130、140的各第二芯片选择电极114、124、134、144及重配线149相等；如果，例如，5[V](5[V]×5/5)的DC电压Vdc通过电源供应部320应用到电阻器Rd和第二芯片选择电极114；4[V](5[V]×4/5)应用到分压器310的节点Nd；3[V](5[V]×3/5)应用到节点Nc；2[V](5[V]×2/5)应用到节点Nb；1[V](5[V]×1/5)应用到节点Na。
5[V]的DC电压Vdc也应用到第一半导体芯片110的第二芯片选择电极114，4[V](5[V]×4/5)应用到节点N0。通过节点N0，具有4[V]水平的第二信号VF1应用到第一半导体芯片110的信号比较部118。
3[V](5[V]×3/5)应用到节点N1。通过节点N1，具有3[V]水平的第二信号VF2应用到第二半导体芯片120的信号比较部128。
2[V](5[V]×2/5)应用到节点N2。通过节点N2，具有2[V]水平的第二信号VF3应用到第三半导体芯片130的信号比较部138。
1[V](5[V]×1/5)应用到节点N3。通过节点N3，具有1[V]水平的第二信号VF4应用到第四半导体芯片140的信号比较部148。
当第一半导体芯片110被选择时：具有4[V]水平的第二信号VF1应用到第一半导体芯片110的信号比较部118，具有3[V]水平的第二信号VF2应用到第二半导体芯片120的信号比较部128，具有2[V]水平的第二信号VF3应用到第三半导体芯片130的信号比较部138，具有1[V]水平的第二信号VF4应用到第四半导体芯片140的信号比较部148；且随后，从驱动信号产生部340输出从而选择第一半导体芯片110的驱动信号Dv1开启开关部338。当开关部338开启时，第一信号Vs变成节点Nd的电压水平4[V]，且大致上Vs＝4[V]通过第一芯片选择电极112、122、132、142应用到第一至第四半导体芯片110、120、130、140的各信号比较部118、128、138、148。
相应地，具有大致上4[V]电压水平的第一信号Vs和具有大致上4[V]电压水平的第二信号VF1应用到第一半导体芯片110的信号比较部118，且具有大致上4[V]电压水平的第一信号Vs和具有大致上3[V]电压水平的第二信号VF2应用到第二半导体芯片120的信号比较部128。
再者，具有大致上4[V]电压水平的第一信号Vs和具有大致上2[V]电压水平的第二信号VF3应用到第三半导体芯片130的信号比较部138，具有大致上4[V]电压水平的第一信号Vs和具有大致上1[V]电压水平的第二信号VF4应用到第四半导体芯片140的信号比较部148。
因此，应用到第一半导体芯片110中包含的信号比较部118的第一信号Vs和第二信号VF1之间的电压水平差大致上为0[V]，应用到第二半导体芯片120中包含的信号比较部128的第一信号Vs和第二信号VF2之间的电压水平差大致上为1[V]，应用到第三半导体芯片130中包含的信号比较部138的第一信号Vs和第二信号VF3之间的电压水平差大致上为2[V]，应用到第四半导体芯片140中包含的信号比较部148的第一信号Vs和第二信号VF4之间的电压水平差大致上为3[V]。
结果，在第一至第四半导体芯片110、120、130、140中分别包含的信号比较部118、128、138、148中，芯片选择信号CSS1从在第一半导体芯片110中包含的信号比较部118(其具有最小的电压水平差，约为0[V])输出到电路部116。
此外，为了选择第二半导体芯片120，驱动信号产生部340输出驱动信号Dv2。结果，第一信号Vs变成节点Nc的电压水平3[V]，且大致上Vs＝3[V]应用到第一至第四半导体芯片110、120、130、140的各信号比较部118、128、138、148。结果，芯片选择信号CSS2从信号比较部128输出到电路部126，具有大致上3[V]水平的第二信号VF2应用到该信号比较部128。
再者，为了选择第三半导体芯片130，驱动信号产生部340输出驱动信号Dv3。结果，第一信号Vs变成节点Nb的电压水平2[V]，且大致上Vs＝2[V]应用到第一至第四半导体芯片110、120、130、140的各信号比较部118、128、138、148。结果，芯片选择信号CSS3从信号比较部138输出到电路部136，具有大致上2[V]水平的第二信号VF3应用到该信号比较部138。
此外，为了选择第四半导体芯片140，驱动信号产生部340输出驱动信号Dv4。结果，第一信号Vs变成节点Na的电压水平1[V]，且大致上Vs＝1[V]应用到第一至第四半导体芯片110、120、130、140的各信号比较部118、128、138、148。结果，芯片选择信号CSS4从信号比较部148输出到电路部146，具有大致上1[V]水平的第二信号VF4应用到该信号比较部148。
图4为示出根据本发明另一实施例的半导体封装的剖面图。
参考图4，半导体封装400包含半导体芯片410、参考电压供应部420、芯片选择电极430和信号比较部440。此外，该半导体封装400还包含数据电极425，数据通过该数据电极425被输入和输出。在此实施例中，数据电极425具有第一电阻。
在本发明一个实施例中，半导体芯片410为矩形六面体的形状，并且包含电路部412和焊垫(未示出)。
电路部412例如具有用于储存数据的数据储存部(未示出)和用于处理数据的数据处理部(未示出)。
焊垫电连接到电路部412，且可以设置于半导体芯片410上表面的中央部分或邻近上表面的边缘。
参考电压供应部420形成于半导体芯片410的电路部412中，并且输出第一信号Vr到信号比较部440。从参考电压供应部420接收的第一信号Vr可以是用于驱动半导体芯片410的电压信号。
芯片选择电极430穿过半导体芯片410的上表面和下表面(与上表面相对)。在本实施例中，芯片选择电极430具有大于数据电极425的第一电阻的第二电阻。第二信号VF从芯片选择电极430输出。
此外，作为电阻器的重配线435形成于半导体芯片410的上表面，使得重配线435接地并且电连接到芯片选择电极430。
信号比较部440形成于电路部412中。例如，信号比较部440比较分别从参考电压供应部420和芯片选择电极430输出的第一信号Vr和第二信号VF，且在所接收的第一信号Vr和第二信号VF具有大致相等的电压水平或第一信号Vr和第二信号VF的电压水平差在预设范围内时，输出芯片选择信号CSS到电路部412。在此实施例中，信号比较部440例如可包括差分放大器。
例如，第一信号Vr从参考电压供应部420输出，第二信号VF是从芯片选择电极430输出。第一信号Vr和第二信号VF输入到信号比较部440。信号比较部440比较第一信号Vr的电压水平和第二信号VF的电压水平，且在第一信号Vr和第二信号VF具有大致相等的电压水平或第一信号Vr和第二信号VF的电压水平差在预设范围内时，输出芯片选择信号CSS到电路部412。
当芯片选择信号CSS从信号比较部440输出到电路部412时，数据通过数据电极425由电路部412输入或输出。
图5为示出堆叠半导体封装的剖面图，其中多个图4所示半导体封装相互堆叠。
根据本实施例的堆叠半导体封装具有一结构，其中一个芯片选择电极便于各半导体芯片的选择。
参考图5，堆叠半导体封装500包含多个堆叠半导体芯片510、520、530、540，参考电压供应部516、526、536、546，芯片选择电极513、523、533、543及信号比较部517、527、537、547。
在图5所示的本发明的实施例中，堆叠半导体封装500具有四个堆叠半导体芯片510、520、530、540。然而，本发明并未局限于四个半导体芯片的堆叠，而可包含任何数量的半导体芯片。
下面将四个半导体芯片510、520、530、540称作第一半导体芯片510、第二半导体芯片520、第三半导体芯片530和第四半导体芯片540。第二半导体芯片520置于第一半导体芯片510上，第三半导体芯片530置于第二半导体芯片520上，且第四半导体芯片540置于第三半导体芯片530上。
第一半导体芯片510包含参考电压供应部516、芯片选择电极513以及在第一半导体芯片510的电路部512中形成的信号比较部517。
信号比较部517电连接到参考电压供应部516和芯片选择电极513。信号比较部517依据从参考电压供应部516接收的第一信号Vr1和由芯片选择电极513接收的第二信号VF1之间的电压水平差，输出芯片选择信号CSS1到第一半导体芯片510的电路部512。
详言之，第一半导体芯片510的信号比较部517比较分别从参考电压供应部516和芯片选择电极513接收的第一信号Vr1的电压水平和第二信号VF1的电压水平，并且在第一信号Vr1和第二信号VF1的电压水平大致相等或第一信号Vr1和第二信号VF1的电压水平之差在预设范围内时，输出芯片选择信号CSS1到电路部512。
第二半导体芯片520包含参考电压供应部526、芯片选择电极523以及在第二半导体芯片520的电路部522中形成的信号比较部527。
在本实施例中，第二半导体芯片520的芯片选择电极523串联连接到第一半导体芯片510的芯片选择电极513，且节点N0形成于芯片选择电极513、523之间。
在第二半导体芯片520的电路部522中形成的信号比较部527电连接到参考电压供应部526和芯片选择电极523。信号比较部527依据从参考电压供应部526接收的第一信号Vr2和从芯片选择电极523接收的第二信号VF2之间的电压水平差，输出芯片选择信号CSS2到第二半导体芯片520的电路部522。
详言之，第二半导体芯片520的信号比较部527比较分别从参考电压供应部526和芯片选择电极523接收的第一信号Vr2和第二信号VF2之间的电压水平，并且在第一信号Vr2和第二信号VF2的电压水平大致相等或第一信号Vr2和第二信号VF2的电压水平之差在预设范围内时，输出芯片选择信号CSS2到电路部522。
第三半导体芯片530包含参考电压供应部536、芯片选择电极533以及在第三半导体芯片530的电路部532中形成的信号比较部537。
在本实施例中，第三半导体芯片530的芯片选择电极533串联连接到第二半导体芯片520的芯片选择电极523，且节点N1形成于芯片选择电极523、533之间。
在第三半导体芯片530的电路部532中形成的信号比较部537电连接到参考电压供应部536和芯片选择电极533。信号比较部537依据从参考电压供应部536接收的第一信号Vr3和从芯片选择电极533接收的第二信号VF3之间的电压水平差，输出芯片选择信号CSS3到第三半导体芯片530的电路部532。
详言之，第三半导体芯片530的信号比较部537比较分别从参考电压供应部536和芯片选择电极533接收的第一信号Vr3和第二信号VF3之间的电压水平，并且在第一信号Vr3和第二信号VF3的电压水平大致相等或第一信号Vr3和第二信号VF3的电压水平之差在预设范围内时，输出芯片选择信号CSS3到电路部532。
第四半导体芯片540包含参考电压供应部546、芯片选择电极543以及在第四半导体芯片540的电路部542中形成的信号比较部547。
在本实施例中，第四半导体芯片540的芯片选择电极543串联连接到第三半导体芯片530的芯片选择电极533，且节点N2形成于芯片选择电极533、543之间。作为附加电阻器的重配线549连接到第四半导体芯片540的芯片选择电极543，且节点N3形成于重配线549和芯片选择电极543之间。
在第四半导体芯片540的电路部542中形成的信号比较部547电连接到参考电压供应部546和芯片选择电极543。信号比较部547依据从参考电压供应部546接收的第一信号Vr4和从芯片选择电极543接收的第二信号VF4之间的电压水平差，输出芯片选择信号CSS4到第四半导体芯片540的电路部542。
详言之，第四半导体芯片540的信号比较部547比较分别从参考电压供应部546和芯片选择电极543接收的第一信号Vr4和第二信号VF4的电压水平，并且在第一信号Vr4和第二信号VF4的电压水平大致相等或第一信号Vr4和第二信号VF4的电压水平之差在预设范围内时，输出芯片选择信号CSS4到电路部542。
在本发明一个实施例中，第一至第四信号Vr1、Vr2、Vr3、Vr4具有大致相等的信号水平，第一至第四半导体芯片510、520、530、540的芯片选择电极513、523、533、543具有大致相等的电阻值。
在图5，参考符号515、525、535、545表示数据电极，数据通过该数据电极被输入和输出。
图6为示出用于产生具有不同电压水平的第一信号和第二信号(示于图5)的信号供应单元的方框图。
参考图6，堆叠半导体封装500还包含信号供应单元600。信号供应单元600输出信号至芯片选择电极513，使得各第二信号VF1、VF2、VF3、VF4分别应用到芯片选择电极513、523、533、543。在此实施例中，信号供应单元600可置于其上表面装设第一至第四半导体芯片510、520、530、540的基板，例如印刷电路板。
信号供应单元600包含分压器610、电源供应部620、开关部630和驱动信号产生部640。
分压器610包含串联连接的多个电阻器Ra、Rb、Rc、Rd。在本发明一个实施例中，电阻器Ra、Rb、Rc、Rd的数量对应于堆叠半导体芯片的数量。例如，由于图5显示的半导体芯片的数量为4，分压器610的电阻器Ra、Rb、Rc、Rd的数量设定为4个。附加的接地电阻器Rt1连接到电阻器Ra。
具有(串联连接的)四个电阻器Ra、Rb、Rc、Rd的分压器610具有在各电阻器Ra、Rb、Rc、Rd、Rt之间形成的四个节点Na、Nb、Nc、Nd。
节点Na形成于附加电阻器Rt1和电阻器Ra之间，节点Nb形成于电阻器Ra和Rb之间，节点Nc形成于电阻器Rb和Rc之间，节点Nd形成于电阻器Rc和Rd之间。
电源供应部620电连接到分压器610的电阻器Rd，并且供应DC电压Vdc至电阻器Rd。
驱动信号产生部640产生与该半导体芯片的数量对应的多个驱动信号。在图5所示的本发明的实施例中，驱动信号产生部640产生四个驱动信号Dv1、Dv2、Dv3、Dv4。
开关部630的数量对应于半导体芯片的数量。例如，在图6所示的本发明的实施例中，开关部630包含四个开关部。下面将各开关部630称作第一开关部632、第二开关部634、第三开关部636和第四开关部638。
在第一开关部632中，晶体管的源极电极S1电连接到节点Na，漏极电极D1串联电连接到第一半导体芯片510的第一芯片选择电极513，栅极电极Ga连接到驱动信号产生部640。来自驱动信号产生部640的驱动信号Dv1应用到栅极电极Ga。
在第二开关部634中，晶体管的源极电极S2电连接到节点Nb，漏极电极D2串联电连接到第一半导体芯片510的第一芯片选择电极513，栅极电极Gb电连接到驱动信号产生部640。来自驱动信号产生部640的驱动信号Dv2应用到栅极电极Gb。
在第三开关部636中，晶体管的源极电极S3电连接到节点Nc，漏极电极D3串联电连接到第一半导体芯片510的第一芯片选择电极513，栅极电极Gc电连接到驱动信号产生部640。来自驱动信号产生部640的驱动信号Dv3应用到栅极电极Gc。
在第四开关部638中，晶体管的源极电极S4电连接到节点Nd，漏极电极D4串联电连接到第一半导体芯片510的第一芯片选择电极513，栅极电极Gd电连接到该驱动信号产生部640。来自驱动信号产生部640的驱动信号Dv4应用到栅极电极Gd。
下面将描述根据本发明实施例的用于选择包含在图6所示堆叠半导体封装中的各半导体芯片的方法。
首先，假设分压器610的电阻器Ra的电阻例如为1Ω，电阻器Rb的电阻例如为2Ω，电阻器Rc的电阻例如为6Ω，电阻器Rd的电阻例如为0Ω，附加电阻器Rt1的电阻例如为4Ω：当从电源供应部620供给12[V]的DC电压到电阻器Rd时，从各参考电压供应部516、526、536、546输出的第一信号Vr1～Vr4应该为2.4[V]。因此，2.4[V]的第一信号Vr1～Vr4输入到第一至第四半导体芯片510、520、530、540的各信号比较部517、527、537、547。
此外，当12[V]的DC电压从电源供应部620应用到分压器610时，12[V]应用到节点Nd，6[V]应用到节点Nc，4[V]应用到节点Nb，以及3[V]应用到节点Na。
驱动信号Dv1从驱动信号产生部640输出，从而选择第一半导体芯片510。第一开关部632响应于驱动信号Dv1而开启，且3[V]的电压从节点Na输出并输入到第一半导体芯片510的芯片选择电极513。
当3[V]应用到芯片选择电极513时，2.4[V](3[V]×4/5)从节点N0应用到信号比较部517。当3[V]应用到芯片选择电极513时，1.8[V](3[V]×3/5)从节点N1应用到信号比较部527。当3[V]应用到芯片选择电极513时，1.2[V](3[V]×2/5)从节点N2应用到信号比较部537。当3[V]应用到芯片选择电极513时，0.6[V](3[V]×1/5)从节点N3应用到信号比较部547。
相应地，由于2.4[V]从参考电压供应部516输入到第一半导体芯片510的信号比较部517，且2.4[V]从节点N0应用到第一半导体芯片510的信号比较部517；信号比较部517输出芯片选择信号CSS1到电路部512。
作为另一示例，如果驱动信号Dv4从驱动信号产生部640输出从而选择第四半导体芯片540，第四开关部638开启，且从节点Nd输出的12[V]电压输入到第一半导体芯片510的芯片选择电极513。
当12[V]应用到芯片选择电极513时，9.6[V](12[V]×4/5)从节点N0应用到信号比较部517。当12[V]应用到芯片选择电极513时，7.2[V](12[V]×3/5)从节点N1应用到信号比较部527。当12[V]应用到芯片选择电极513时，4.8[V](12[V]×2/5)从节点N2应用到信号比较部537。当12[V]应用到芯片选择电极513时，2.4[V](12[V]×1/5)从节点N3应用到信号比较部547。
相应地，由于2.4[V]是从参考电压供应部546接收到第四半导体芯片540的信号比较部547，且2.4[V]从节点N3应用到第四半导体芯片540的信号比较部547；信号比较部547输出芯片选择信号CSS4到电路部542。可以类似地选择堆叠半导体封装500的其余半导体芯片。
由上述显见，本发明的优点在于，通过运用串联连接的各选择电极中的电压降落效应，可选择相互堆叠的相同半导体芯片。
本发明特定实施例予以描述用于说明目的，本领域技术人员将察觉到各种修改、增加及替换而不偏离权利要求所披露的本发明的范围和精神。
本申请主张于2008年6月30日提出的韩国专利申请10-2008-0062912的优先权，该申请的全部内容引用结合于此。

Claims (31)

1.一种半导体封装，包括：
半导体芯片，具有电路部；
第一芯片选择电极，在该半导体芯片的第一位置穿过该半导体芯片，该第一芯片选择电极具有第一电阻并输出第一信号；
第二芯片选择电极，在该半导体芯片的第二位置穿过该半导体芯片，该第二芯片选择电极具有大于第一电阻的第二电阻并输出第二信号；以及
信号比较部，形成于该半导体芯片中并电连接到各第一和第二芯片选择电极，其中该信号比较部比较第一信号和第二信号并且依据该比较输出芯片选择信号到该电路部。
2.如权利要求1所述的半导体封装，还包括：
接地重配线，形成在该半导体芯片上并且电连接到该第二芯片选择电极。
3.如权利要求1所述的半导体封装，还包括：
数据电极，在该半导体芯片的第三位置穿过该半导体芯片，该数据电极具有小于第二电阻的第三电阻。
4.如权利要求3所述的半导体封装，其中该第一电阻和第三电阻大致相等。
5.如权利要求1所述的半导体封装，其中当第一和第二信号大致相等时，该芯片选择信号从该信号比较部输出到该电路部。
6.一种堆叠半导体封装，包括：
相互堆叠的多个半导体芯片，各半导体芯片具有电路部；
第一芯片选择电极，在相应半导体芯片的第一位置穿过各半导体芯片，其中各第一芯片选择电极具有第一电阻并输出第一信号；
第二芯片选择电极，在相应半导体芯片的第二位置穿过各半导体芯片，其中各第二芯片选择电极具有第二电阻并输出第二信号，且其中第二电阻大于第一电阻；以及
信号比较部，形成于各半导体芯片中，其中各信号比较部电连接到相应半导体芯片的第一和第二芯片选择电极，
其中各信号比较部依据从相应半导体芯片的第一和第二芯片选择电极接收的第一信号和第二信号的电压水平差，输出芯片选择信号到相应半导体芯片的电路部。
7.如权利要求6所述的堆叠半导体封装，还包括：
基板，该基板上装设多个半导体芯片，该基板具有信号供应单元，该信号供应单元用于产生该第二信号，使得各该第二信号具有不同的电压水平，以及该信号供应单元用于产生该第一信号，使得各该第一信号具有相同或者大致相同的电压水平且该第一信号的电压水平和任一该第二信号的电压水平相同或者大致相同。
8.如权利要求7所述的堆叠半导体封装，其中该信号供应单元包括：
分压器，用于将具有预设水平的电压分成具有不同水平的多个电压；
电源供应部，用于供应具有预设水平的电压到该分压器；
多个开关部，用于输出由该分压器分出的多个电压；以及
驱动信号产生部，用于驱动该多个开关部。
9.如权利要求8所述的堆叠半导体封装，其中该分压器包括串联连接并且具有节点的电阻器，其中该节点的数量对应于该半导体芯片的数量。
10.如权利要求9所述的堆叠半导体封装，其中各电阻器具有相同的电阻值。
11.如权利要求9所述的堆叠半导体封装，其中该分压器还包括串联连接到该电阻器的附加接地电阻器，以及其中该第二芯片选择电极电连接到一接地重配线。
12.如权利要求9所述的堆叠半导体封装，其中该开关部并联连接在节点和第一芯片选择电极之间。
13.如权利要求8所述的堆叠半导体封装，其中该电源供应部供应电源到该分压器和第二芯片选择电极。
14.如权利要求6所述的堆叠半导体封装，其中各第二芯片选择电极具有相同的电阻值。
15.一种半导体封装，包括：
半导体芯片，具有电路部；
芯片选择电极，穿过该半导体芯片并输出第一信号；
参考电压供应部，形成于该半导体芯片中并供应和输出第二信号；以及
信号比较部，形成于该半导体芯片中并电连接到各芯片选择电极和该参考电压供应部，其中该信号比较部比较第一信号和第二信号并依据该比较输出芯片选择信号到该电路部。
16.如权利要求15所述的半导体封装，还包括：
具有电阻的接地重配线，形成于该半导体芯片上并电连接到该芯片选择电极。
17.如权利要求15所述的半导体封装，还包括：
数据电极，穿过该半导体芯片，
其中该数据电极具有第一电阻，且该芯片选择电极具有大于第一电阻的第二电阻。
18.如权利要求15所述的半导体封装，其中当第一和第二信号大致相等时，该芯片选择信号从该信号比较部输出到该电路部。
19.一种堆叠半导体封装，包括：
相互堆叠的多个半导体芯片，各半导体芯片具有电路部；
芯片选择电极，穿过各半导体芯片并且输出第一信号；
参考电压供应部，形成于各半导体芯片中并供应和输出第二信号；以及
信号比较部，电连接到各半导体芯片的芯片选择电极和参考电压供应部，
其中各信号比较部依据从相应半导体芯片的芯片选择电极和参考电压供应部接收的第一信号和第二信号的电压水平差，输出芯片选择信号到相应半导体芯片的电路部。
20.如权利要求19所述的堆叠半导体封装，还包括：
基板，该基板上装设多个半导体芯片，该基板具有用于产生第一信号的信号供应单元，其中各第二信号具有相同或者大致相同的电压水平以及各第一信号具有不同的电压水平，且任一该第一信号的电压水平和该第二信号的电压水平相等或者大致相等。
21.如权利要求20所述的堆叠半导体封装，其中该信号供应单元包括：
分压器，用于将具有预设水平的电压分成具有不同水平的多个电压；
电源供应部，用于供应具有预设水平的电压到该分压器；
多个开关部，用于输出由该分压器分出的多个电压；以及
驱动信号产生部，用于产生多个驱动信号以驱动相应开关部。
22.如权利要求20所述的堆叠半导体封装，其中该分压器包括串联连接且具有节点的电阻器，其中该节点的数量对应于该半导体芯片的数量。
23.如权利要求20所述的堆叠半导体封装，其中各电阻器具有相同的电阻值。
24.如权利要求20所述的堆叠半导体封装，其中该分压器还包括串联连接到该电阻器的附加接地电阻器，以及其中该芯片选择电极电连接到一接地重配线。
25.如权利要求20所述的堆叠半导体封装，其中该开关部并联连接在节点和芯片选择电极之间。
26.一种选择堆叠半导体封装中的一个半导体芯片的方法，包括以下步骤：
将第一信号应用到多个信号比较部的每一个，其中信号比较部形成于相互堆叠的多个半导体芯片的每一个中；
将第二信号应用到相应半导体芯片的信号比较部的每一个，其中各第二信号具有不同的电压水平，且任一第二信号的电压水平与第一信号的电压水平相等或者大致相等；
在各信号比较部中比较第一信号的电压水平和第二信号的电压水平之间的差；以及
从信号比较部，应用到该信号比较部的第一和第二信号具有最小的电压水平差，输出具有芯片选择使能水平的信号。
27.如权利要求26所述的方法，其中应用第一信号的步骤包括以下步骤：
产生分别具有不同电压水平的多个信号；以及
选择任一所产生的信号，并将其应用作为各第一信号。
28.如权利要求27所述的方法，其中产生具有不同水平的多个信号的步骤包括以下步骤：
将具有预设水平的DC电压分成具有不同水平的多个电压，其中该预设电压分成的数量对应于该半导体芯片的数量。
29.如权利要求26所述的方法，其中将第二信号应用到各信号比较部的步骤包括以下步骤：
将该DC电压分成第二信号，其中该第二信号的数量对应于该半导体芯片的数量。
30.如权利要求26所述的方法，其中应用第一信号的步骤包括以下步骤：
将从相应半导体芯片产生的第一信号应用到相应信号比较部。
31.如权利要求26所述的方法，其中应用第二信号的步骤包括以下步骤：
将具有预设电压水平的DC电压分压，且由此产生具有不同电压水平的初级第二信号；
输出选择信号，用于选择具有不同电压水平的初级第二信号的任何一个；
响应于该选择信号选择初级第二信号；以及
将所选择的初级第二信号分成与该半导体芯片一样的数量，且由此产生分别具有不同电压水平的第二信号，其中任一第二信号的电压水平和该第一信号的电压水平相等或者大致相等。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456631A (zh) * 2010-10-19 2012-05-16 海力士半导体有限公司 用于半导体封装的凸块、半导体封装及堆叠半导体封装
CN102916915A (zh) * 2012-10-24 2013-02-06 上海新储集成电路有限公司 一种在堆叠芯片之间传输超高速信号的方法
CN102737703B (zh) * 2011-03-30 2016-08-03 海力士半导体有限公司 半导体集成电路和包括半导体集成电路的半导体***
CN105990325A (zh) * 2014-09-05 2016-10-05 爱思开海力士有限公司 层叠封装体和包括层叠封装体的***级封装体
CN111508921A (zh) * 2019-01-02 2020-08-07 王智彬 具有双面对外接点的半导体芯片组

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
KR20100048610A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
KR101069710B1 (ko) * 2009-10-29 2011-10-04 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법
KR101053534B1 (ko) * 2009-10-29 2011-08-03 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법
KR101226270B1 (ko) 2010-12-20 2013-01-25 에스케이하이닉스 주식회사 스택 패키지 및 스택 패키지의 칩 선택방법
DE102011101591B4 (de) * 2011-05-13 2016-06-02 Audi Ag Verfahren zum Betreiben eines Kraftwagens mit einem Fahrerassistenzsystem
KR101876907B1 (ko) * 2011-12-22 2018-07-11 에스케이하이닉스 주식회사 집적회로 시스템
KR102033784B1 (ko) 2012-07-13 2019-10-17 에스케이하이닉스 주식회사 칩 스택 패키지 및 이를 포함하는 시스템 인 패키지와 그 동작방법
KR101392888B1 (ko) * 2012-11-19 2014-05-08 숭실대학교산학협력단 ３차원 반도체의 전원전압 공급 장치
KR101350388B1 (ko) * 2012-11-22 2014-01-15 숭실대학교산학협력단 적층 구조를 가지는 집적회로
US10224310B2 (en) * 2015-10-29 2019-03-05 Qualcomm Incorporated Hybrid three-dimensional integrated circuit reconfigurable thermal aware and dynamic power gating interconnect architecture
KR20210006815A (ko) * 2019-07-09 2021-01-19 에스케이하이닉스 주식회사 테스트회로를 포함하는 반도체장치
KR20210128681A (ko) * 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 저항 소자를 구비하는 반도체 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3360655B2 (ja) * 1999-07-08 2002-12-24 日本電気株式会社 半導体装置
JP3356122B2 (ja) 1999-07-08 2002-12-09 日本電気株式会社 システム半導体装置及びシステム半導体装置の製造方法
JP3779524B2 (ja) 2000-04-20 2006-05-31 株式会社東芝 マルチチップ半導体装置及びメモリカード
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP2003060053A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法
JP3959264B2 (ja) 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US7095245B2 (en) * 2003-11-14 2006-08-22 Intel Corporation Internal voltage reference for memory interface
JP4399777B2 (ja) * 2004-01-21 2010-01-20 セイコーエプソン株式会社 半導体記憶装置、半導体装置、及び電子機器
KR100650726B1 (ko) * 2004-11-15 2006-11-27 주식회사 하이닉스반도체 메모리 장치용 내부전압 공급장치
JP2006165073A (ja) 2004-12-03 2006-06-22 Hitachi Ulsi Systems Co Ltd 半導体装置およびその製造方法
KR100832845B1 (ko) * 2006-10-03 2008-05-28 삼성전자주식회사 반도체 패키지 구조체 및 그 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456631A (zh) * 2010-10-19 2012-05-16 海力士半导体有限公司 用于半导体封装的凸块、半导体封装及堆叠半导体封装
CN102737703B (zh) * 2011-03-30 2016-08-03 海力士半导体有限公司 半导体集成电路和包括半导体集成电路的半导体***
CN102916915A (zh) * 2012-10-24 2013-02-06 上海新储集成电路有限公司 一种在堆叠芯片之间传输超高速信号的方法
CN105990325A (zh) * 2014-09-05 2016-10-05 爱思开海力士有限公司 层叠封装体和包括层叠封装体的***级封装体
CN105990325B (zh) * 2014-09-05 2019-08-16 爱思开海力士有限公司 层叠封装体和包括层叠封装体的***级封装体
CN111508921A (zh) * 2019-01-02 2020-08-07 王智彬 具有双面对外接点的半导体芯片组
CN111508921B (zh) * 2019-01-02 2022-03-08 王智彬 具有双面对外接点的半导体芯片组

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