JPH02144937A - 半導体集積回路装置及びその配線手法 - Google Patents
半導体集積回路装置及びその配線手法Info
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- JPH02144937A JPH02144937A JP29811188A JP29811188A JPH02144937A JP H02144937 A JPH02144937 A JP H02144937A JP 29811188 A JP29811188 A JP 29811188A JP 29811188 A JP29811188 A JP 29811188A JP H02144937 A JPH02144937 A JP H02144937A
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- 239000000872 buffer Substances 0.000 claims abstract description 115
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- 239000000758 substrate Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、基本セル
のトランジスタの間を配線によって様々に接続して種々
のゲートを構成する半導体集積回路装置に適用し2て有
効な技術に関するものである。
のトランジスタの間を配線によって様々に接続して種々
のゲートを構成する半導体集積回路装置に適用し2て有
効な技術に関するものである。
短時間に少量で多品種の設計ができるマスクスライス方
式を採用する半導体集積回路装置の一つにゲートアレイ
がある。ゲートアレイは、主に、(::pU(cent
ral processing uniりのインター
フェイスとして用いられる。ゲートアレイは、論理領域
に構成されたゲートに、周辺部の入力バッファ回路を通
1−て外部の信号を入力し、また論理領域のゲートから
の出力信号を前記周辺部の出力バッファ回路を通して外
部へ出力している。
式を採用する半導体集積回路装置の一つにゲートアレイ
がある。ゲートアレイは、主に、(::pU(cent
ral processing uniりのインター
フェイスとして用いられる。ゲートアレイは、論理領域
に構成されたゲートに、周辺部の入力バッファ回路を通
1−て外部の信号を入力し、また論理領域のゲートから
の出力信号を前記周辺部の出力バッファ回路を通して外
部へ出力している。
このように、ゲートアレイを構成する半導体チップの周
辺部には多くの入力バッファ回路及び出力バラフッ回路
が設けられる。これら入力バッファ回路及び出力バラフ
ッ回路を構成しているトランジスタへは電源電位Vcc
例えば5vを給電し、また基準電位Vss例えば(接地
電位)0■を給電しなければならないが、これら電源電
圧Vcc及び基準電位Vssは、前記入力バッファ回路
及び出力バッファ回路上を延在する電源電圧用配線又は
基準電圧用配線によって給電する。
辺部には多くの入力バッファ回路及び出力バラフッ回路
が設けられる。これら入力バッファ回路及び出力バラフ
ッ回路を構成しているトランジスタへは電源電位Vcc
例えば5vを給電し、また基準電位Vss例えば(接地
電位)0■を給電しなければならないが、これら電源電
圧Vcc及び基準電位Vssは、前記入力バッファ回路
及び出力バッファ回路上を延在する電源電圧用配線又は
基準電圧用配線によって給電する。
〔発明が解決しようとする!!la)
本発明者は、前記電源配線及び接地配線について検討し
た結果、次の問題点を見出した。
た結果、次の問題点を見出した。
前記入力バッファ回路及び出力バッファ回路の半導体チ
ップ上における配置は、ユーザの希望によって様々に変
る。この変更は、マスタウェーハに施す配線パターン(
配線形成工程のマスクパターン)の変側により行うこと
ができる。%に%CPUが8ビツト、16ビツト等のよ
うにパラレル動作をするため、これに伴って、ゲートア
レイの出力バッファ回路の中にも、′H″ レベルから
′″L”レベルへ、′″L″L″レベルH″レベルへ同
時に切換わるものが8個あるいは16個等のようIc
/<イトの整数倍で存在する。このように、隣接する出
力バラフッ回路が多数同時に切換ると、それらに接続し
ている電源電圧用配線あるいは基準電圧用配線の電位が
大きく変動する。4!!に、基準電圧用配線では、これ
に接続されている前記多数同時に切換わる出力バッファ
がH”レベルからL”レベルへ切換ると、同時に切換わ
る多数の出力バッファの負荷容量に蓄積されていた電荷
がディスチャージされ、過大な電流が流れるため、基準
電圧用配線の電位が上昇する。これにより、他のバッフ
ァ回路が誤動作を起し易くなる。
ップ上における配置は、ユーザの希望によって様々に変
る。この変更は、マスタウェーハに施す配線パターン(
配線形成工程のマスクパターン)の変側により行うこと
ができる。%に%CPUが8ビツト、16ビツト等のよ
うにパラレル動作をするため、これに伴って、ゲートア
レイの出力バッファ回路の中にも、′H″ レベルから
′″L”レベルへ、′″L″L″レベルH″レベルへ同
時に切換わるものが8個あるいは16個等のようIc
/<イトの整数倍で存在する。このように、隣接する出
力バラフッ回路が多数同時に切換ると、それらに接続し
ている電源電圧用配線あるいは基準電圧用配線の電位が
大きく変動する。4!!に、基準電圧用配線では、これ
に接続されている前記多数同時に切換わる出力バッファ
がH”レベルからL”レベルへ切換ると、同時に切換わ
る多数の出力バッファの負荷容量に蓄積されていた電荷
がディスチャージされ、過大な電流が流れるため、基準
電圧用配線の電位が上昇する。これにより、他のバッフ
ァ回路が誤動作を起し易くなる。
本発明の目的は、配線の接続によりて種々のゲートを構
成する半導体集積回路装置のバッファ回路の信頼性を高
めることKある。
成する半導体集積回路装置のバッファ回路の信頼性を高
めることKある。
本発明の他の目的は、マスタスライス方式を採用する半
導体集積回路装置において、設計時間を増加させること
なく前記目的を達成することが可能な技術を提供するこ
とKある。
導体集積回路装置において、設計時間を増加させること
なく前記目的を達成することが可能な技術を提供するこ
とKある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡4LK説明すれば、下記のとおりである。
要を簡4LK説明すれば、下記のとおりである。
すなわち、帥j時に切換る複数の出力バッファ回路は専
用の同じ電源電圧用配線又は基準電圧用(接地電圧)配
線によって電源電位又は基準電位を給電し、それ以外の
出力バッファ回路に接続する電源電圧用配線又は基準電
圧用配線は、前記同時に切換る複数の出力バッファ回路
に接続する電源電圧用配線又は基準電圧用配線とは別に
する。
用の同じ電源電圧用配線又は基準電圧用(接地電圧)配
線によって電源電位又は基準電位を給電し、それ以外の
出力バッファ回路に接続する電源電圧用配線又は基準電
圧用配線は、前記同時に切換る複数の出力バッファ回路
に接続する電源電圧用配線又は基準電圧用配線とは別に
する。
また、同時に切換る複数の出力バッファ回路に接続する
専用の電源電圧用配線又は基準電圧用配線及び、その他
の出力バッファ回路に接続する電源電圧用配線又は基準
電圧用配線の配線設計は、バッファ回路がどのような機
能を有するものであるか妬係わらずレイアウトされてい
る同定パターンに、接続パターンを付加するか否かによ
って行う。
専用の電源電圧用配線又は基準電圧用配線及び、その他
の出力バッファ回路に接続する電源電圧用配線又は基準
電圧用配線の配線設計は、バッファ回路がどのような機
能を有するものであるか妬係わらずレイアウトされてい
る同定パターンに、接続パターンを付加するか否かによ
って行う。
上述した手段によれば、多数同時に切換る出力バッファ
回路の動作が、他の入力バッファ回路あるいは出力バッ
ファ回路に影41を与えることがなくなるので、バッフ
ァ回路の信頼性を高めることができる。
回路の動作が、他の入力バッファ回路あるいは出力バッ
ファ回路に影41を与えることがなくなるので、バッフ
ァ回路の信頼性を高めることができる。
本発明をマスタスライス方式を採用する半導体集積回路
装置に適用しfC実施例と共に説明する。
装置に適用しfC実施例と共に説明する。
なお、全国において、同一の機能を有するものに四−の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
第1図は、本発明の実施例である半導体集積回路装置の
概略を示した平面図である。
概略を示した平面図である。
第1図は、本実施例の半導体集積回路装置の概略を示し
た平面図である。
た平面図である。
第1図において、1け拳結晶シリコンからなる半導体基
板であり、ゲートアレイ型の半導体集積回路装置を構成
する。半導体チップ1の周辺にはポンディングパッド2
.2A、2B、2Cが配置しである。ポンディングパッ
ド2が入力信号あるいは出力信号のためのものであり、
ポンディングパッド2A、2Bが基準電位例えばOv用
のもの、ポンディングパッド2Cが電源電位例えば5V
用のものである。ポンディングパッド2,2A、2B。
板であり、ゲートアレイ型の半導体集積回路装置を構成
する。半導体チップ1の周辺にはポンディングパッド2
.2A、2B、2Cが配置しである。ポンディングパッ
ド2が入力信号あるいは出力信号のためのものであり、
ポンディングパッド2A、2Bが基準電位例えばOv用
のもの、ポンディングパッド2Cが電源電位例えば5V
用のものである。ポンディングパッド2,2A、2B。
2Cより内側には、半導体集積回路装置の入力バッファ
回路あるいは出力バッファ回路が構成されるI/O領域
がある。この1/O領域によって囲まれている内側の領
域が内部回路領域であり、例えば特願昭60−1465
18号に開示されているように1例えば3つのPチャネ
ルM I S F E ’1’が直列接続されたM I
S )’ E ’l’列と3つのへチャネルM I
S F Jl;’l”が直列接続されたM I S )
’ E T列からなるC−MISFETで基本セル4A
を構成し、これを繰り返し配置して基本セル列4を構成
している。基本セル4Aの間及び基本セル列4の間をア
ルミニウム配線によって接続して、種々の論理ゲートや
クロックバッファ等を構成する。
回路あるいは出力バッファ回路が構成されるI/O領域
がある。この1/O領域によって囲まれている内側の領
域が内部回路領域であり、例えば特願昭60−1465
18号に開示されているように1例えば3つのPチャネ
ルM I S F E ’1’が直列接続されたM I
S )’ E ’l’列と3つのへチャネルM I
S F Jl;’l”が直列接続されたM I S )
’ E T列からなるC−MISFETで基本セル4A
を構成し、これを繰り返し配置して基本セル列4を構成
している。基本セル4Aの間及び基本セル列4の間をア
ルミニウム配線によって接続して、種々の論理ゲートや
クロックバッファ等を構成する。
I/O領域上には、I/O領域の出力バッファ回路に基
準電位例えばOvを給電する基$電圧用配線5,5A及
びそれより内側に電源電位例えば5■を給電する電源電
圧用配線6が設けてあり、さらに内部回路に基準電位を
給電する基準市、圧用配線7及び電源電位を給電する電
源電圧用配線8が延在している。入力バッファ回路は、
基準電圧用配線7及び電源電圧用配線8から基準電位及
び電源電位を給電される。これら基準電圧用配線5゜5
A、、7.、電源電圧用配線6..8は、例えば第2M
目のアルミニウム膜によって形成している。また、例え
ば電源電圧用配線6,8と同一方向に延在する補助用の
1i源電圧用配線(図示していない)を例えけ第31−
目のアルミニウム膜によって形成してもよい。
準電位例えばOvを給電する基$電圧用配線5,5A及
びそれより内側に電源電位例えば5■を給電する電源電
圧用配線6が設けてあり、さらに内部回路に基準電位を
給電する基準市、圧用配線7及び電源電位を給電する電
源電圧用配線8が延在している。入力バッファ回路は、
基準電圧用配線7及び電源電圧用配線8から基準電位及
び電源電位を給電される。これら基準電圧用配線5゜5
A、、7.、電源電圧用配線6..8は、例えば第2M
目のアルミニウム膜によって形成している。また、例え
ば電源電圧用配線6,8と同一方向に延在する補助用の
1i源電圧用配線(図示していない)を例えけ第31−
目のアルミニウム膜によって形成してもよい。
基準電圧用配、15Aは、多数の出力3277回路のう
ち、H”レベルから”L”レベルへ及びL”レベルから
″′H″レベルへ同時に切換わる出力バッファ回路のた
めに専用に設けたものであり、同時に切換ることがない
出力バッファ回路及び入力バッファ回路は接続されてい
ない。同時に切換る出力バッファ回路以外の出力バッフ
ァ回路へは、基準電位用配線5Aとは別の基準電位用配
線5によって基準電位VS6を給電するよう圧している
。このように、同時に切換わる出力バッファ回路と、そ
の他の出力バッファ回路に基準電位を給電する基準電位
用配線を基準電位用配線5Aと、基準電位用配線5とに
分けて設けることにより、同時に切換る出力バッファ回
路の出力が、′H”レベルから”L”レベルへ切換ると
きのディスチャージによって生じる基準電位用配線5A
の電位の上昇が、前記同時に切換らない出カバソファ回
路及び入力バッファ回路に影響を与えないようにしてい
る。
ち、H”レベルから”L”レベルへ及びL”レベルから
″′H″レベルへ同時に切換わる出力バッファ回路のた
めに専用に設けたものであり、同時に切換ることがない
出力バッファ回路及び入力バッファ回路は接続されてい
ない。同時に切換る出力バッファ回路以外の出力バッフ
ァ回路へは、基準電位用配線5Aとは別の基準電位用配
線5によって基準電位VS6を給電するよう圧している
。このように、同時に切換わる出力バッファ回路と、そ
の他の出力バッファ回路に基準電位を給電する基準電位
用配線を基準電位用配線5Aと、基準電位用配線5とに
分けて設けることにより、同時に切換る出力バッファ回
路の出力が、′H”レベルから”L”レベルへ切換ると
きのディスチャージによって生じる基準電位用配線5A
の電位の上昇が、前記同時に切換らない出カバソファ回
路及び入力バッファ回路に影響を与えないようにしてい
る。
ここで、第2図に、同時に切換る出力バッファ回路を模
式的に示す。
式的に示す。
第2図において、3Aは、これと同時に切換る出力77
77回路が出力バッファ回路であり、基準電位を基準電
位用配線5で給電している。3B。
77回路が出力バッファ回路であり、基準電位を基準電
位用配線5で給電している。3B。
〜3B、は同時に切換え動作が行なわれる出力バッファ
回路であり、基準電位を基準電位用配線5Aによって給
電している。3Cは、出力パッファ回路3A、3B+〜
3B、と同時に切換ることかない出力バッファ回路であ
り、基準電位を基準電位用配線5によって給電している
。電源電位は、出力バッファ回路3A、3B、〜3B、
、3Cの全てに、同一の電源配線6によって給電してい
る。
回路であり、基準電位を基準電位用配線5Aによって給
電している。3Cは、出力パッファ回路3A、3B+〜
3B、と同時に切換ることかない出力バッファ回路であ
り、基準電位を基準電位用配線5によって給電している
。電源電位は、出力バッファ回路3A、3B、〜3B、
、3Cの全てに、同一の電源配線6によって給電してい
る。
なお、同時に切換え動作がなされるものは、出力バッフ
ァ回路3B、〜、3B8の8個に限られたものではなく
、2個以上、例えば16個、24個。
ァ回路3B、〜、3B8の8個に限られたものではなく
、2個以上、例えば16個、24個。
32個等ユーザの要望によって様々に変る。
ここでs 3 A it 、これと同時に切換る出力
バッファ回路が、基準電位用配線の電位に影響を与えな
い程度、すなわち2個〜3個程度あるものでもよい。
バッファ回路が、基準電位用配線の電位に影響を与えな
い程度、すなわち2個〜3個程度あるものでもよい。
前記基準電圧用配線5、5A、を原電圧用配線6を等価
的に示すと第4図のように表すことができる。第3図は
、出力バッファの回路図である。
的に示すと第4図のように表すことができる。第3図は
、出力バッファの回路図である。
なお第4図は、図面を簡略化するため、出力7777回
路を3A、3B、〜3B、、3Cのみ示している。そし
て、これら出力バッファ回路3A。
路を3A、3B、〜3B、、3Cのみ示している。そし
て、これら出力バッファ回路3A。
3B、〜3B4,3CがH”レベルから”L”レベルへ
変るときのタイムチャートを第5図に示している。
変るときのタイムチャートを第5図に示している。
第4図において、L、は電源電圧用配線6のインダクタ
ンスであり、同様にsL2は基準電圧用配線5AのbL
aは出力バッファ回路3Aの方から基準電圧用配線5を
見たときの、h4は出力バッファ回路3Cの方から基準
電圧用配線5を見たときのそれぞれのインダクタンスで
ある。00〜C5はそれぞれ出力バッファ回路3A、3
B、〜3B4.3Cが有する負荷容量である。今、出力
パッファ回路3A、3)1.〜3B、の出力が″H″レ
ベルにあり、出力3277回路3Cの出力が″′L″レ
ベルにあるとする。次に、出力バッファ回路3B1〜3
B4が同時にh′ レベルから1L”レベルに切換ると
、負荷容量01〜C4に蓄積されていた電荷は、基準電
圧用配線5Aにディスチャージされる。このとき、基準
重圧用配線5AにインダクタンスL2があるため、第5
図のように基準電圧用配線5Aの電位VL2が上昇する
。論理レベルのしきい値は、1.4V程度の低い値に設
定されているため、前記のようにディスチャージによっ
て上昇した電位がそのしきい値を上まわることがある。
ンスであり、同様にsL2は基準電圧用配線5AのbL
aは出力バッファ回路3Aの方から基準電圧用配線5を
見たときの、h4は出力バッファ回路3Cの方から基準
電圧用配線5を見たときのそれぞれのインダクタンスで
ある。00〜C5はそれぞれ出力バッファ回路3A、3
B、〜3B4.3Cが有する負荷容量である。今、出力
パッファ回路3A、3)1.〜3B、の出力が″H″レ
ベルにあり、出力3277回路3Cの出力が″′L″レ
ベルにあるとする。次に、出力バッファ回路3B1〜3
B4が同時にh′ レベルから1L”レベルに切換ると
、負荷容量01〜C4に蓄積されていた電荷は、基準電
圧用配線5Aにディスチャージされる。このとき、基準
重圧用配線5AにインダクタンスL2があるため、第5
図のように基準電圧用配線5Aの電位VL2が上昇する
。論理レベルのしきい値は、1.4V程度の低い値に設
定されているため、前記のようにディスチャージによっ
て上昇した電位がそのしきい値を上まわることがある。
しかし、本願では、基準電圧用配線5Aと、基準電圧用
配線5を切り離[7ているため、基準電圧用配線5Aの
電位上昇により、”L″レベルある出力バッファ回路3
Cの出力が反転してしまうことがない。一方、出力バッ
ファ回路3B、〜3B4が′″L”レベルから′H”レ
ベルへ立ち上がるときには、電源電圧用配線6の電位が
インダクタンスL、によって低下するが、電源電位VC
C例えば5■から論理のしきい値例えば1.4 V−1
での幅が大きいので、前記電位の低下がそのしきい値よ
り低くなることはない。そこで本願では、同一の電源電
圧用配線6で出力パッファ回路3A、3B、〜3B4(
第2図では3B。
配線5を切り離[7ているため、基準電圧用配線5Aの
電位上昇により、”L″レベルある出力バッファ回路3
Cの出力が反転してしまうことがない。一方、出力バッ
ファ回路3B、〜3B4が′″L”レベルから′H”レ
ベルへ立ち上がるときには、電源電圧用配線6の電位が
インダクタンスL、によって低下するが、電源電位VC
C例えば5■から論理のしきい値例えば1.4 V−1
での幅が大きいので、前記電位の低下がそのしきい値よ
り低くなることはない。そこで本願では、同一の電源電
圧用配線6で出力パッファ回路3A、3B、〜3B4(
第2図では3B。
〜3B、)、3C及び入力バッファ回路に電源電位VC
Cを給電している。
Cを給電している。
なお、電源電位VCCから論理のしきい値までの幅があ
まり大きくない場合には、出力が同時に切換る出力バッ
ファ回路3B、〜3B4に電源電位VCCを給電する電
源電圧用配線を他の出力パッファ回路3A、3C及び入
力バッファ回路に給電する電源電圧用配線から独立させ
てもよい。
まり大きくない場合には、出力が同時に切換る出力バッ
ファ回路3B、〜3B4に電源電位VCCを給電する電
源電圧用配線を他の出力パッファ回路3A、3C及び入
力バッファ回路に給電する電源電圧用配線から独立させ
てもよい。
基準電圧用配線5Aに対しては、基準電圧用配線5、7
が接続されているポンディングパッド2Bと別に、専用
のホンディングパッド2人を設けている。電源電圧用配
線6,8は、同一のポンディングパッド2Cに接続させ
ている。
が接続されているポンディングパッド2Bと別に、専用
のホンディングパッド2人を設けている。電源電圧用配
線6,8は、同一のポンディングパッド2Cに接続させ
ている。
なお、同時に切換る出力バッファ回路の数が多くナルト
、”L″レベルらR”レベルへ立上がるときの電源電圧
用配線6の電位の低下が大きくなるので、同時に切換え
動作がなされる出カバ、ファ回路の部分だけ切り離して
設けるようにしてもよい。この同時に切換え動作がなさ
れる出力バッファ回路の部分だけ切り離して設けた[源
電圧用配線6Vi、ポンディングパッド2Cと別に、電
源電位VCCを給電するための専用のポンディングパッ
ド2を設けるようにするのがよい。
、”L″レベルらR”レベルへ立上がるときの電源電圧
用配線6の電位の低下が大きくなるので、同時に切換え
動作がなされる出カバ、ファ回路の部分だけ切り離して
設けるようにしてもよい。この同時に切換え動作がなさ
れる出力バッファ回路の部分だけ切り離して設けた[源
電圧用配線6Vi、ポンディングパッド2Cと別に、電
源電位VCCを給電するための専用のポンディングパッ
ド2を設けるようにするのがよい。
次に、前記基準電圧用配線5,5A、7.電源電圧用配
線6,8の配線設計について説明する。
線6,8の配線設計について説明する。
第6図及び第7図は、基準電圧用配線5,5A。
7、電源電圧用配線6,8の配線設計を説明するための
図である。
図である。
基本セル4AI/Oセルの回路素子、即ち例えばM I
8 (Metal 工n5ulator Sem1c
onductor )型電界効果トランジスタ(M I
8 P E ’l’ )や抵抗、INj目のアルミニ
ウム配線は、固定パターンとしてレイアウトされる。こ
の1層目のアルミニウム配線は、1/Oセル内の入出力
回路を構成するための配線を含んでいる。第6図におい
て、8X。
8 (Metal 工n5ulator Sem1c
onductor )型電界効果トランジスタ(M I
8 P E ’l’ )や抵抗、INj目のアルミニ
ウム配線は、固定パターンとしてレイアウトされる。こ
の1層目のアルミニウム配線は、1/Oセル内の入出力
回路を構成するための配線を含んでいる。第6図におい
て、8X。
7X、6X、5Xのそれぞれは、基準電圧用配線5 r
5 A F 7 を電源電圧用配線6,8のパターン
を設計する上での例えば第2層目のアルミニウム膜の固
定パターンであり、構成されるバッファ回路がどのよう
なものであるかに係らず、DA(De−81gn Au
tOmallOn)によってそれぞれの1/O領域に所
定の間隔を持ってレイアウトされる。
5 A F 7 を電源電圧用配線6,8のパターン
を設計する上での例えば第2層目のアルミニウム膜の固
定パターンであり、構成されるバッファ回路がどのよう
なものであるかに係らず、DA(De−81gn Au
tOmallOn)によってそれぞれの1/O領域に所
定の間隔を持ってレイアウトされる。
この固定パターン8Xと8Xの間、7Xと7Xの間、6
Xと6Xの間、5Xと5Xの間のそれぞれに、すなわち
点線で示した部分に第2層目のアルミニウム膜からなる
接続パターンYを配置するかどうかによって第7図に示
しているように、基準電圧用配線5、5A、7.電源電
圧用配線6,8を設計する。この方法により、同時に切
換る出力バッファ回路のチップ1上における配置が、様
々に変化しても、それに対して、基準電圧用配線5A及
び基準電圧用配線5Aと基準電圧用配線5の切t)lI
mシ部分を半導体チップ1上のどこにでも配置すること
ができる。なお、基準電圧用配線5゜5A、7.電源電
圧用配線6,8の設計において、固定パターン8X−8
X間、7X−7X間、6X−6X間、5X−5X間のそ
れぞれを接続するか否かはユーザーの要求により決定さ
れ、この情報に基づいて、DAにより、接続パターンY
が配置されレイアウトされる。
Xと6Xの間、5Xと5Xの間のそれぞれに、すなわち
点線で示した部分に第2層目のアルミニウム膜からなる
接続パターンYを配置するかどうかによって第7図に示
しているように、基準電圧用配線5、5A、7.電源電
圧用配線6,8を設計する。この方法により、同時に切
換る出力バッファ回路のチップ1上における配置が、様
々に変化しても、それに対して、基準電圧用配線5A及
び基準電圧用配線5Aと基準電圧用配線5の切t)lI
mシ部分を半導体チップ1上のどこにでも配置すること
ができる。なお、基準電圧用配線5゜5A、7.電源電
圧用配線6,8の設計において、固定パターン8X−8
X間、7X−7X間、6X−6X間、5X−5X間のそ
れぞれを接続するか否かはユーザーの要求により決定さ
れ、この情報に基づいて、DAにより、接続パターンY
が配置されレイアウトされる。
また、本実施例では基準電圧用配線7.電源電圧用配線
6,8に切り離し部分が必要ではないので、基準電圧用
配線7.Km′wi圧用配線6,8は固定パターン6X
、7X、8Xと接続パターンYで設計するのでなく、基
準電圧用配線7,1!源電圧用配線6,8全体を固定パ
ターンとしておいてもよい。
6,8に切り離し部分が必要ではないので、基準電圧用
配線7.Km′wi圧用配線6,8は固定パターン6X
、7X、8Xと接続パターンYで設計するのでなく、基
準電圧用配線7,1!源電圧用配線6,8全体を固定パ
ターンとしておいてもよい。
次に、基準電圧用配線5Aに基準電圧を給電するための
ポンディングパッド2Aの設直について第8図において
説明する。ユーザーからの情報により出力パッファ回路
3B、〜3B、は出力レベルが同時忙切換る出力バッフ
ァ回路であり、他の出力バラフッ回路及び入力バッファ
回路が接続されている基準電圧用配線5とは切離された
基準電圧用配線5Aに接続される。各々の出力3177
回路に対応するポンディングパッドが設置され、各々対
応する出力バッファと接続されるようになっている。ユ
ーザーからの情報で3B、〜3B。
ポンディングパッド2Aの設直について第8図において
説明する。ユーザーからの情報により出力パッファ回路
3B、〜3B、は出力レベルが同時忙切換る出力バッフ
ァ回路であり、他の出力バラフッ回路及び入力バッファ
回路が接続されている基準電圧用配線5とは切離された
基準電圧用配線5Aに接続される。各々の出力3177
回路に対応するポンディングパッドが設置され、各々対
応する出力バッファと接続されるようになっている。ユ
ーザーからの情報で3B、〜3B。
の8個の出力バッファを専用の基準電圧用配線5Aに接
続する場合には、8千1個、すなわち出力バッファ3B
、〜3B′を専用の基準電圧用配線5Aに接続するもの
とし、出力バッファ3 B /に対応しているポンディ
ングパッドを基準電圧用配線5Aに基準電圧を給電する
ためのパッド2人とする。同時に切換る出力バッファ回
路の数が様々に変化しても、同時に切換る出力バッファ
回路数n+1個の出力バッファ回路を専用の基準電圧用
配線に接続するもととし、実質的には余分な出力バッフ
ァ回路に対応するポンディングパッドを専用の基準電圧
用配線への基準電位給電用パッドとすることにより、給
電用のパッドを追加することなく、専用の基準電圧用配
線へ給電することができる。
続する場合には、8千1個、すなわち出力バッファ3B
、〜3B′を専用の基準電圧用配線5Aに接続するもの
とし、出力バッファ3 B /に対応しているポンディ
ングパッドを基準電圧用配線5Aに基準電圧を給電する
ためのパッド2人とする。同時に切換る出力バッファ回
路の数が様々に変化しても、同時に切換る出力バッファ
回路数n+1個の出力バッファ回路を専用の基準電圧用
配線に接続するもととし、実質的には余分な出力バッフ
ァ回路に対応するポンディングパッドを専用の基準電圧
用配線への基準電位給電用パッドとすることにより、給
電用のパッドを追加することなく、専用の基準電圧用配
線へ給電することができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に駆足されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に駆足されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、第9図(a)K示すように、前記固定パターン
6X、7X、8Xの間を接続するための接続ハターンy
Fi第3層目のアルミニウム膜で形成するようにしても
よい。この接続パターンYと、固定パターン6X、7X
、8Xの接続部分を便宜的に・で示している。又、この
接続パターンYをワイヤに変えてもよい。又、第9図(
blに示すようにと8Xの間に設けるようにし、接続パ
ターンYと、固定パターン5X、6X、7X、8Xとの
間に接続部分・を設けるか否かで、配線5,5A、6゜
7.8を設計するようにしてもよい。
6X、7X、8Xの間を接続するための接続ハターンy
Fi第3層目のアルミニウム膜で形成するようにしても
よい。この接続パターンYと、固定パターン6X、7X
、8Xの接続部分を便宜的に・で示している。又、この
接続パターンYをワイヤに変えてもよい。又、第9図(
blに示すようにと8Xの間に設けるようにし、接続パ
ターンYと、固定パターン5X、6X、7X、8Xとの
間に接続部分・を設けるか否かで、配線5,5A、6゜
7.8を設計するようにしてもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
同時に切換る複数の出力バッファ回路は専用の同じ電源
電圧用配線又は基準電圧用配線によって電源電位又は基
準電位を給電し、それ以外の出力バッファ回路に接続す
る電源電圧用配線又は基準電圧用配線と別にする。これ
により、多数同時に切換る出力バッファ回路の動作が、
他の入カパッフア回路あるいは出力バッファ回路に影響
を与えることがなくなるので、バッファ回路の信頼性を
高めることができる。
電圧用配線又は基準電圧用配線によって電源電位又は基
準電位を給電し、それ以外の出力バッファ回路に接続す
る電源電圧用配線又は基準電圧用配線と別にする。これ
により、多数同時に切換る出力バッファ回路の動作が、
他の入カパッフア回路あるいは出力バッファ回路に影響
を与えることがなくなるので、バッファ回路の信頼性を
高めることができる。
また、上記の配線のレイアウトをDAを用いて爛定パタ
ーンと接続パターンとを組み合わせるこ3)、より□ヶ
、。
ーンと接続パターンとを組み合わせるこ3)、より□ヶ
、。
/
変えるだけで同時に切換る複数の出力バッファ回路は、
それ以外の出力バッファ回路が接続する基準電圧用配線
又は電源電圧用配線とは別の専用の配線によって給電す
ることができる。
それ以外の出力バッファ回路が接続する基準電圧用配線
又は電源電圧用配線とは別の専用の配線によって給電す
ることができる。
第1図は、半導体チップの平面の概略図、第2図は、同
時に切換る出力バッファ回路を模式的に示した回路図、 第3図は出力バッファの回路図、 第4図は、基準電圧用配線、電源電圧用配aを等測的に
示した図、 第5図は、出力バッファ回路が1H”レベルから6L”
レベルへ変るときのタイムチャート、第6〜第8図は、
基準電圧用配線、を原電圧用図中、1・・・半導体チッ
プ、2.2A、2B、2C地配線、 8・・・電位配線、 3A、3B、〜3B、。 3C・・・出力バッファ回路、 5X、6X、7X、8X ・・・固定パターン、 Y・・・接続パターン。 第 図 第 図 第 図 BUFFER3B2 L =+−−− 8UFFER3B4 : I + −一一第 図 第 図 第 図
時に切換る出力バッファ回路を模式的に示した回路図、 第3図は出力バッファの回路図、 第4図は、基準電圧用配線、電源電圧用配aを等測的に
示した図、 第5図は、出力バッファ回路が1H”レベルから6L”
レベルへ変るときのタイムチャート、第6〜第8図は、
基準電圧用配線、を原電圧用図中、1・・・半導体チッ
プ、2.2A、2B、2C地配線、 8・・・電位配線、 3A、3B、〜3B、。 3C・・・出力バッファ回路、 5X、6X、7X、8X ・・・固定パターン、 Y・・・接続パターン。 第 図 第 図 第 図 BUFFER3B2 L =+−−− 8UFFER3B4 : I + −一一第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 1、半導体基板と、 前記半導体基板に形成されたトランジスタを複数有する
基本セルを繰り返し配置することによって構成される複
数の基本セル列と、 前記複数の基本セル列で構成する内部回路領域の周囲に
位置し、入力バッファ回路又は隣接して配置されている
同時に切換る複数の出力バッファ回路を含む、出力バッ
ファ回路が構成されるI/O領域と、 前記I/O領域上を延在して前記出力バッファ回路に第
1の固定電位を給電する第1の配線とを有し、 前記同時に切換る複数の出力バッファ回路は前記第1の
配線とは別の第2の配線によって前記第1の固定電位を
給電し、前記同時に切換る複数の出力バッファ回路以外
の出力バッファ回路は、前記第1の配線に接続されてい
ることを特徴とする半導体集積回路装置。 2、前記第1の配線は基準電圧配線であることを特徴と
する特許請求の範囲第1項に記載の半導体集積回路装置
。 3、前記半導体集積回路装置は、さらに、 前記I/O領域上に延在して前記出力バッファに第2の
固定電位を給電するための第3の配線と、 前記I/O領域上に延在して前記内部回路及び入力バッ
ファ回路に前記第1の固定電位を給電する第4の配線と
、 前記I/O領域上に延在して前記内部回路及び入力バッ
ファ回路に前記第2の固定電位を給電する第5の配線と
を備えることを特徴とする特許請求の範囲第1項に記載
の半導体集積回路装置。 4、前記第1の固定電位は基準電位であり、前記第2の
固定電位は電源電位であることを特徴とする特許請求の
範囲第3項に記載の半導体集積回路装置。 5、半導体基板上に形成されたトランジスタを複数有す
る基本セルを繰り返し配置することによって構成される
複数の基本セル列で構成される内部回路領域と、前記内
部回路領域の周囲に位置し入力バッファ回路及び出力バ
ッファ回路が形成されるI/O領域とを有し、前記出力
バッファ回路のうちには同時に出力レベルが切換る複数
の出力バッファ回路がある半導体集積回路装置において
前記I/O領域上を延在して、前記出力バッファ回路固
定電位を給電する配線の設計方法であって、 前記I/O領域毎に、前記配線の固定パターンを隣接す
るI/O領域上の前記固定パターンは互いに接続されて
いないように配置する工程、前記隣接するI/O領域上
の前記固定パターン間に、前記隣接するI/O領域上の
固定パターン同志を接続するための設続パターンを配置
する工程を備え、前記隣接するI/O領域上の固定パタ
ーン間に前記接続パターンが配置される部分と配置され
ない部分が存在することを特徴とする半導体集積回路装
置の配線の設計方法。 6、前記隣接するI/O領域上の固定パターン間に前記
接続パターンを配置するか否かによって、前記同時に切
換る複数の出力バッファ回路に前記固定電位を給電する
配線と、それ以外の出力バッファ回路に前記固定電位を
給電する配線とを分けてレイアウトすることを特徴とす
る特許請求の範囲第5項に記載の半導体集積回路装置の
配線の設計方法。 7、前記固定パターンと前記接続パターンは同層の導電
層で形成するものであることを特徴とする特許請求の範
囲第5項に記載の半導体集積回路装置の配線の設計方法
。 8、前記接続パターンは前記固定パターンより上層の導
電層で形成するものであることを特徴とする特許請求の
範囲第5項に記載の半導体集積回路の配線の設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63298111A JP2872253B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63298111A JP2872253B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02144937A true JPH02144937A (ja) | 1990-06-04 |
JP2872253B2 JP2872253B2 (ja) | 1999-03-17 |
Family
ID=17855306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63298111A Expired - Fee Related JP2872253B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2872253B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59117132A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | マスタスライスlsi基板 |
JPS59161856A (ja) * | 1983-03-04 | 1984-09-12 | Nec Corp | 集積回路装置 |
JPS62169464A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-11-28 JP JP63298111A patent/JP2872253B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59117132A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | マスタスライスlsi基板 |
JPS59161856A (ja) * | 1983-03-04 | 1984-09-12 | Nec Corp | 集積回路装置 |
JPS62169464A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2872253B2 (ja) | 1999-03-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |