TW201015722A - EEPROM and method for manufacturing EEPROM - Google Patents

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Description

201015722 六、發明說明： 【發明所屬之技術領域】 - 本發明係關於一種半導體裝置，特別是關於一種電子可抹除 可程式化唯讀記憶體(EEPROM，Electrically Erasable Programmable Read Only Memory)及其製造方法。 【先前技術】 目前’不變性記憶體已具有多種類型，例如：以單個多晶矽 ❹層作為閘極的單多晶矽電子可抹除可程式化唯讀記憶體 (EEPROM » Electrically Erasable Programmable Read Only Memory);具有相互間垂直堆疊的兩個多晶矽層之堆疊式閘極，即 電子可抹除可程式化唯讀記憶體穿隧氧化結構(ΕΤ〇χ，EEpR〇M tunnel oxide);介於單層多晶矽電子可抹除可程式化唯讀記憶體與 堆疊式閘極之間的雙多晶矽電子可抹除可程式化唯讀記憶體；以 及分離式閘極。 通常，雖然堆疊式閘極因具有最小的單元尺寸與複雜的電 路，而適合於尚密度應用或高性能應用，但是這種堆疊式閘極並 不適合於低密度應用。而電子可抹除可程式化唯讀記憶體卻主要 .用於低密度應用。例如，可透過在邏輯電路製程中加入大約兩次 _光罩製程，藉以製造這種單多晶石夕電子可抹除可程式化唯讀記憶 體。 下面，對習知的電子可抹除可程式化唯讀記憶體進行描述。 201015722 第1圖」為習知的電子可抹除可程式化唯讀記憶體單元的 平面圖。 其中’此「第1圖」中所示出之習知的電子可抹除可程式化 唯讀記憶料对透顺勒—雜挪_N，FGwlefNGfdheim)穿隨 法進行編程作業及擦除作業。 下面’將對「第1圖」中所示出之穿隧區5G、讀出電晶體區 52及閘極控制區54進行詳盡的描述。 其中’穿隧區50、讀出電晶體區52及閘極控制區54包含有⑩ 主動區20A、20B、20C以及井i〇A、30、10B。同時，圖案化多 晶石夕層40可貫穿穿隧區5〇、讀出電晶體區％及閉極控制區％。 在第1圖」中所示出之電子可抹除可程式化唯讀記憶體單 元中，若使用N型金屬氧化物半導體, N Metal 〇xide Semiconductor) ’則井1〇A與井1〇B皆為N型而僅有井3〇為p 型。在逆種狀況中’必須使電子可抹除可程式化唯讀記憶體單元 遠離P型半導體基板（圖中未示出）。 Φ 同時，為了執行編程作業與擦除作業，可透過穿隧區50中的 電容A與閘極控制區54中的電容6間之輛合比率使穿隨區5〇中 之電子產生穿隧現象。 為了在執行編程作業與擦除作業之過程中適當地提高電容A 與電谷B間之耗合比率，需要增大閘極控制區％之面積，藉以增 大主動區20C與閘極控制區54中之圖案化多晶石夕層4〇的重疊面 4 201015722 積。而這種方法又增大了單元的整體尺寸。 進而，其處理能力以數十位元計算之電子可抹除可程式化唯 讀记憶體單元具有較大的單元面積，同時也降低了單元密度。 雖…：了製4出雙多晶碎電子可抹除可程式化唯讀記憶體單 疋’藉以提高單元密度，但這還需為_控繼的電容而執行獨 立的用於形成隔離介電層之製程，或需要執行獨立的用於形成控 制閘極之製程，進而使電子可抹除可程式化唯讀記憶體單元的製 ® 造方法變得複雜。 【發明内容】 本發明係關於一種電子可抹除可程式化唯讀記憶體單元及其 製造方法，藉以避免因習知技術之限制與確定帶來的一種或多種 問題。 本發明之一目的在於提供一種電子可抹除可程式化唯讀記憶 Q ^(EEPROM » Electrically Erasable Programmable Read Only
Memory)及其製造方法’藉以在不増加單元之面積的前提下保證高 單元密度。 本發明其他的特徵和優點將在如下之說明書中加以闡述，並 且可以透過本發明之如下說明得以部分地理解，或者可以從本發 明的實踐中得出。本發明的目的和其他優點可以透過本發明所記 載之說明書及申請專利範圍中特別指明之結構並結合圖示部分得 以實現和獲得。 201015722 為了獲得本發明的這些目的和其他特徵，現依照本發明之目 的對本發明作具體化和概括性地财，電子可抹除可程式化唯讀 ti lt ^(EEPROM » Electrically Erasable Programmable Read Only Memory)係包含：穿隧區，係形成於半導體基板中；閘極控制區， 係形成於次半導體基板中並透過裝置隔離層與此穿隧區相隔離； 穿隧氧化層，係形成於穿隧區與閘極控制區間之基板的溝槽内； 以及多晶矽層，係形成與穿隧氧化層上。 可以理解的是，如上所述的本發明之概括說明和隨後所述的 本發明之詳細朗均是具有代表性和解釋性的說明，並且是為了 進一步揭示本發明之申請專利範圍。 【實施方式】 以下’將結合圖示部分對本發明之較佳實施例作詳細說明。 其中在&些圖示部分中所使㈣姻的參考標號代表相同或同類 件ϋ理解：下述有關本發明較佳實施例之說明實際上僅僅 是具有代表性的’并且其絕沒有意圖限制本發明以及本發明的 應用或者使用。 下面’將結合附圖對本發明第一實施例之半導體記憶裝置及 其製行描述。具體而言，在以下的描述種，將對作為半 導體5己憶裝置之實觸電子可抹除可程式化唯讀記紐單元進行 描述。 第3圖」為本發明實施例之電子可抹除可程式化唯讀記憶 201015722 體單元的平面圖’「第4A圖」至「第4D圖」為用於說明本發明 實施例之電子可抹除可程式化唯讀記憶體單元的製造方法之剖面 圖。具體而言，「第4D圖」即為沿「第3圖」中之剖面線z_z， 所得到之剖面圖。 在對本發明實施例進行描述之前，將結合「第3圖」對電子 可抹除可程式化唯讀記憶體單元中所用到的穿隧區、讀出電晶體 區及閘極控制區進行簡要描述。 此處，傅勒_諾德翰(F-N，Fowler-Nordheim)穿隧作業發生於 一個重疊區域中，其中，此重疊區域係為穿隧區2〇〇之主動區與 浮動多晶矽250 (或圖案化多晶矽層）相互交疊之區域。 同時’可將穿隧區200之主動區與浮動多晶矽250相交疊處 的重疊區域之電容假設為電容c，並將閘極控制區26〇之主動區 與浮動多晶石夕250相交疊處的重疊區域之電容假設為電容〇。 在這種狀況中，若電容D大於電容C，則最好增大耦合比率。 同時，可將被提供至穿隧區200之電壓稱為，VI，，並將提 供至閘極控制區260之電壓稱為-V2，，下面對編程作業與擦除 作業進行描述。 首先’當進行編程作業時，可將電壓Vi之零電壓施加至穿隧 區200 ’並將電壓V2之正電壓施加至閘極控制區26〇。在這種狀 況中’可透過傅勒—諾德翰穿隧作業將電子注入浮動多晶矽25〇。 進而’可根據浮動多晶矽250中電荷量的改變而提高讀出電 7 201015722 晶體區240之臨界電壓。 接下來，在執行擦除作業之過程中，可將電壓VI之正電壓施 加至穿隧區200，並將電壓V2之零電壓施加至閘極控制區260。 在這種狀況中，可透過傅勒一諾德輪穿隧作業使電子從浮動 多晶矽250中釋放出來。 進而，可根據浮動多晶矽250中電荷量的改變使讀出電晶體 區240之臨界電壓降低。 因此’讀出電晶體區240可根據臨界電壓的改變而辨別出此 穿隧區200在執行編程作業還是擦除作業。 如「第3圖」及「第4D圖」所示，可時此浮動多晶石夕250 貫穿於穿隧區200、讀出電晶體區240及閘極控制區260中。 由於此浮動多晶發250係形成為溝槽型，進而可使穿隨區之 電容C與閘極控制區之電容d具有垂直構造。 具體而言’可透過裝置隔離層290使穿隧區200與閘極控制 區260相互隔離。同時，可於穿隧區2〇〇與裝置隔離層29〇之間 所定義出的溝槽内形成穿隧氧化層23〇及浮動多晶矽25〇。進而， 這種構造可用於垂直地形成主動區。 因此，可根據「第4D圖」所示出之設計準則減小穿随區2〇〇 與閘極控制區260之面積。 具體而言，於穿隧區200與閘極控制區㈣之間垂直形成浮 動多晶碎25〇可脑位於半導體紐之水平面上的浮動多晶石夕 201015722 250之長度。因此，可以縮小 程式化唯讀記龍單元賴更加觀。雜電子可抹除可 =上所述，在電何抹时㈣化唯讀記賴單元之作業 ，隧作業可根據施加於穿隨區與閘極控制區· V1與電壓V2而發生於主動區、穿隨氧化物及浮動多晶㈣ 之間。 T®，將結合關對本伽實關之電何騎可程式化唯 〇 讀記憶體單元的製造方法進行描述。 第4A圖」至「第4D圖」為用於說明本發明實施例之單多 晶石夕電子可抹除可程式化唯讀記憶體單元之製造方法的剖面圖。 如「第4A圖」所示，可透過離子注入製程將離子注入到半導 體基板100巾’藉以形成N型井12〇。而後，可开多成裝置隔離層 290 ’藉以於此半導體基板100中定義出穿隧區200及閘極控制區 260。 此處，可透過潛溝槽隔離(STI，Shallow Trench Isolation)製程 或區域性梦軋化(LOCOS，LOCal Oxidation of Silicon)製程形成此 裝置隔離層290。其中，當應用潛溝槽隔離製程時，可透過於半導 體基板100中形成溝槽並將介電體填入此溝槽，藉以形成裝置隔 離層290。 如「第4B圖」所示，可於此裝置隔離層290之一側形成溝槽 280，並在此溝槽中埋入浮動多晶矽250。 201015722 為了於此半導體基板100中形成溝槽28〇，藉以形成浮動多晶 矽250，可於此半導體基板100上形成光阻圖案（圖中未示出）。 進而，可用此光阻圖案作為蝕刻光罩對此半導體基板1〇〇進 仃蝕刻，藉以形成溝槽280。而後，可透過執行如灰化製程移除此 光阻圖案。 如「第4C圖」所示，在按上述方式形成此形成溝槽後， 可於此溝槽28G之内壁上形成親氧化層23()，進而於此穿隧氧化 層230之整體上表面的上方形成浮動多晶矽25〇。 如「第4D圖」所示，可透過離子注入製程向此浮動多晶石夕 250之-個側面注入離子，藉以形成N型推雜區即穿隨區遍。 同時’可透過離子注入製程向此浮動多晶石夕25〇之另一侧面注入 離子’藉以形成N型摻雜區，即閘極控制區26〇，進而使此裝置 隔離層290成為此閘極控制區26〇與浮動多晶石夕挪間之邊界。 此處，需要注意的是，此閘極控制區26〇之井可與穿隧區施 之井同時形成。這是因為這兩個井具有相同的導電類型。 在本發明實施例中，可透過形成上述溝槽型浮動多晶石夕而使 開極控麵之電容㈣_之電容具有垂直構造，㈣使這種翠 元構造的尺寸小於習知單元構造的尺寸。 下面’將結合附圖對本發明第二實施例之單晶石夕型電子可抹 除可程式化唯讀記麵單柄製造方法進行描述。 「第5圖」為包含有魏解元的電何齡，式化唯讀 201015722 記憶體之平面圖，其中這些單元包含有一個共用的閑極控制區 500。「第6D圖」為沿「第5圖」中剖面線H一 H，所得到的剖面圖。 其中’複數個單元之穿隧區52〇至522與讀出電晶體區54〇、 542、544係包含有共用的閘極控制區5〇〇。 如「第6D圖」所示，其中浮動多晶矽560至562係為溝槽型， 且分別形成於各個穿隧區52〇至522的侧面。 下面，將結合附圖對本發明第二實施例之電子可抹除可程式 ❹化唯讀記憶體的製造方法進行描述。 如「第6Α圖」所示，可透過離子注入製程向半導體基板6〇〇 中注入離子，藉以形成深Ν型井620。而後，可透過離子注入製 程向此Ν型井620之頂部中注入離子，藉以形成ρ型井64〇。 接下來，可形成裝置隔離層660至663，藉以於半導體基板 600中定義出這些單元的每一穿隧區52〇至522。 〇 其中，可透過潛溝槽隔離製程或區域性矽氧化製程形成此裝 置隔離層660至663。其中，當應用潛溝槽隔離製程時，可透過於 半導體基板600中形成溝槽並於此溝槽内填入介電體，藉以形成 裝置隔離層660至663。 如「第6Β圖」所示’可於此裝置隔離層66〇至663的侧面形 成多個溝槽，並在這些溝槽中埋入浮動多晶矽56〇至562。 由於需要於此半導體基板600中形成浮動多晶矽56〇至562 而形成溝槽，因此可於此半導體基板600上形成光阻圖案（圖中 11 201015722 未示出）。 當用光阻雜料侧光罩軌半導體基板6⑻進行蚀刻 時’便可形成溝槽670至6了2。而後，可透過執行如灰化製程移除 此光阻圖案。 在這種狀況中，可對此溝槽670至672進行蝕刻，藉以貫穿P 型井640與N型井620。 如「第6C圖」所示，在按上述方式形成溝槽67〇至672之後， 可於溝槽670至672的内壁上形成穿隧氧化層51〇至512,進而於❿ 此穿隧氧化層510至512上形成浮動多晶矽560至562。 如「第6D圖」所示，可透過離子注入製程向浮動多晶矽56〇 至562之侧面中注入離子，藉以形成摻雜區。其中，此 摻雜區即為穿隧區520至522。 同時，可於此N型井620至頂部中形成N型摻雜區，藉以形 成閘極控制區500。 其中，此穿隧區520至522包含有共用的閘極控制區5〇〇,同 ❿ 時’浮動多晶矽560至562可分別貫穿穿隧區520至522以及閘 極控制區500。 此處，由於此浮動多晶石夕560至562係為溝槽型，因此，每 一穿隧區之電容E與N型井620之電容F具有垂直構造。 因此，當浮動按照「第6D圖」所示之設計準則，可垂直形成 位於穿隧區520至522與閘極控制區500之間的浮動多晶矽560 12 201015722 至562，進而可減小此半導體基板至水平面上之浮動乡晶石夕560 長藉以減小半導體晶#的尺寸並使電？可抹除可程 式化唯讀記憶體作業更為穩定。 、本發月實施例中’當複數個單S包含有—個共用的閉極控 制區並且喊有溝槽型軸多晶辦，閘極控繼之電容與穿隨 區具有垂直構造，進而減小了半導體晶片的尺寸。 如上所述，在本㈣實酬巾，由於透過溝難程形成浮動 多曰曰夕所以可在不增大單元面積的同時，顯著地提高單元密度。 此外，依照本發明實施例，由於可透過溝槽製程形成複數個 浮動多晶石夕並使複數個單元包含有一個共用的閉極控制區，因 此，可減小半導體晶片的尺寸。 雖然本發明以前述之實施例猶如上，然其並非用以限定本 發明。在不脫離本發明之精神和範圍内，所為之更動與潤飾，均 ❺屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考 所附之申請專利範圍。 【圖式簡單說明】 第1圖為習知的電子可抹除可程式化唯讀記憶體單元的平面 圖； 第2圖用於說明習知的電子可抹除可程式化唯讀記憶體單元 之製造方法的剖面圖； 第3圖為本發明第一實施例之習知的電子可抹除可程式化唯 13 201015722 讀記憶體單元的平面圖； 第4A圖至第4D圖為用於說明本發明第一實施例之習知的電 子可抹除可程式化唯讀記憶體單元的製造方法之剖面圖； 第5圖為本發明第二實施例之f知的電子可抹除可程式化唯 讀記憶體單元的平面圖；以及 第6A圖至第6D圖為用於說明本發明第二實施例之習知的電 子可抹除可程式化唯讀記憶體單元的製造方法之剖面圖。 【主要元件符號說明】 10A、30、10B ….… •.井 20A、20B、20C …·. ·.主動區 40 .......................... ·.圖案化多晶石夕層 50 ......................... ••穿隧區 52 ......................... ..讀出電晶體區 54 ......................... .·閘極控制區 100、600.................. ..半導體基板 120 > 620.................. ·· N型井 200 、 520.................. ..穿隧區 521 > 522.................. ·.穿隧區 230 > 510.................. ..穿隧氧化層 511 ' 512.................. ..穿隧氧化層 240 > 540.................. ..讀出電晶體區 201015722 542 、 544.......... ..........讀出電晶體區 250 、 560.......... ..........浮動多晶石夕 561 ' 562.......... ..........浮動多晶矽 260 、 500.......... ..........閘極控制區 280 、 670.......... ..........溝槽 671 > 672.......... ..........溝槽 290 ................. ..........裝置隔離層 Ο 640 ................. ..........P型井 660 、 661.......... ..........裝置隔離層 662 、 663.......... ..........裝置隔離層 A、Β、C.......... ..........電容 D、Ε、F.......... ..........電容 VI ' V2............ ..........電壓 15

Claims (1)

  1. 201015722 七、申請專利範圍： 種電子可抹除可程式化唯讀記憶體（eepr〇m),係包含： 一穿係形成於—半導體基板中； _控制區，係形成於半導體基板中該閉極控制區係 透過一裝置隔離層與該穿_相隔離； 穿隨氧化層’係形成於該穿隨區與該閘極控制區間之該 半導體基板的一溝槽内；以及 一多晶矽層’係形成於該穿隨層上。 儀 2·如凊求項第i項所述之電子可抹除可程式化唯讀記憶體，其中 以該多晶矽層作為一浮動閛極。 3·如請求項第1項所述之電子可抹除可程式化唯讀記憶體，其中 該穿隨氧化層執行一電荷作業。 4. -種電子可抹除可程式化唯讀記憶制製造方法，係包含： 於一半導體基板中形成一穿隧區； 於該半導體基板中形成一閘極控制區，藉以透過一裝置隔❹ 離層使該閘極控制區與該穿隧區相隔離； 在位於該穿隧區與該閘極控制區間之半導體基板中形成 一溝槽； 於該溝槽内形成一穿随氧化層；以及 於該穿隧氧化層上形成一多晶矽層。 5. —種電子可抹除可程式化唯讀記憶體（EEPROM)，係包含： 16 201015722 複數個穿隧區’係形成於一半導體基板内； 一閘極控制區’係形成於該半導體基板中，藉以使該等穿 隧區包含有共用的該閘極控制區；以及 一浮動多晶矽’係形成於所述各穿隧區之側面上之該半導 體基板的溝槽内，其中該浮動多晶矽係貫穿於該等穿隧區與該閘 極控制區中。 6. 如請求項第5項所述之電子可抹除可程式化唯讀記憶體，其中 該浮動多晶石夕係由-多晶石夕層形成，並且該浮動多晶石夕係作為 一浮動閘極。 7. —種電子可抹除可程式化唯讀記憶體（EEpR〇M)的製造方 法，係包含： 於一半導體基板之-第-類型井中形成複數個穿隨區； 於該第一類型井的下方形成一第二類型深井； 於該等穿随之侧面巾形成多個溝槽，並使該等溝槽貫穿 於該第一類型井及該第二類型深井中,· 於該等溝槽内形成一浮動多晶矽；以及 透過該第二類型深井形成一閘極控制區，藉以使所述各穿 隧區包含共用的該閘極控制區。 8. 如請求鄉7項騎之電何齡可程式化唯讀記鏡的由一 製U方法’其中該浮動多晶石夕係由一多晶石夕層形成。 9. 如睛求項第7項所述之電子可抹除可程式化唯讀記憶體的由一 17 201015722 製造方法，還包含：於所述各溝槽之一内壁上形成一穿隧氧化 層。 10.如請求項第7項所述之電子可抹除可程式化唯讀記憶體的由一 製造方法，其中該第一類型井與該第二類型深井係透過注入不 同的摻雜離子而形成。
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