JP2008034825A - 不揮発性メモリ素子、その動作方法及びその製造方法 - Google Patents

不揮発性メモリ素子、その動作方法及びその製造方法 Download PDF

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Abstract

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】半導体基板１０５上に形成された複数の第１制御ゲート電極１５０ａと、複数の第１制御ゲート電極１５０ａの隣接した二電極の間に配置され複数の第１制御ゲート電極１５０ａの底面より下に位置するように半導体基板１０５の内部にリセスされてそれぞれ形成された複数の第２制御ゲート電極１５０ｂと、半導体基板１０５と複数の第１制御ゲート電極１５０ａとの間にそれぞれ介在された複数の第１ストレージノード膜１３０ａと、半導体基板１０５と複数の第２制御ゲート電極１５０ｂとの間にそれぞれ介在された複数の第２ストレージノード膜１３０ｂと、複数の第１制御ゲート電極１５０ａ及び複数の第２制御ゲート電極１５０ｂを横切るように半導体基板１０５に連続的に延伸された複数のビットライン領域１６０とを備えることを特徴とする不揮発性メモリ素子である。
【選択図】図２

Description

本発明は、半導体メモリ素子に係り、特にリセスタイプの制御ゲート電極を備える不揮発性メモリ素子、その動作方法及びその製造方法に関する。
最近、半導体製品の小型化及び高速化の趨勢によって、これらの半導体製品に使われる不揮発性メモリ素子は、さらに高集積化され、かつ高速化されている。これにより、従来の平面形構造の代わりに、立体型構造を有する不揮発性メモリ素子が導入されている。例えば、立体型構造の不揮発性メモリ素子は、半導体基板の内部に延びたリセスタイプの制御ゲート電極を備えうる。
このような立体型構造の不揮発性メモリ素子は、平面形構造に比べて広いチャンネル面積を有し、それにより高い動作電流を有しうる。このような動作電流の増加は、不揮発性メモリ素子の速度を向上させうる。
しかし、立体型構造の不揮発性メモリ素子の集積度の向上には、限界がある。それは、立体型構造の不揮発性メモリ素子のソース領域及びドレイン領域のような不純物ドーピング領域が、依然として広い面積を占めているためである。特に、集積度面で有利なＮＡＮＤ構造の不揮発性メモリ素子でも、ソース領域及びドレイン領域は、交互に配列されて広い面積を占めているので、集積度向上の制約となっている。
図１は、通常の不揮発性メモリ素子の一例を示す回路図である。
図１を参照すれば、ワードラインＷＬを横切ってビットラインＢＬが配置される。メモリトランジスタＴｍのソース及びドレイン（図示せず）は、ビットラインＢＬに連結され、制御ゲートは、ワードラインに連結される。例えば、このような構造の不揮発性メモリ素子は、ＮＲＯＭ素子と呼ばれることもある。このようなＮＲＯＭ素子で、ワードラインの間には不純物ドーピング領域が大きい面積を占めているので、高集積化に限界がある。
本発明が解決しようとする技術的課題は、前述した問題点を克服するために案出されたものであって、高集積化可能な不揮発性メモリ素子を提供することである。
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子を利用した動作方法を提供することである。
本発明が解決しようとするさらに他の技術的課題は、前記不揮発性メモリ素子の製造方法を提供することである。
前記課題を達成するための本発明の一形態による不揮発性メモリ素子では、複数の第１制御ゲート電極は、半導体基板上に形成される。複数の第２制御ゲート電極は、前記複数の第１制御ゲート電極の隣接した二電極の間にそれぞれ配置され、前記複数の第１制御ゲート電極の底面より下に位置するように前記半導体基板の内部にリセスされてそれぞれ形成される。複数の第１ストレージノード膜は、前記半導体基板と前記複数の第１制御ゲート電極との間にそれぞれ介在される。複数の第２ストレージノード膜は、前記半導体基板と前記複数の第２制御ゲート電極との間にそれぞれ介在される。そして、複数のビットライン領域はそれぞれ、前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極を横切るように、前記半導体基板に連続的に延伸される。
前記本発明の一側面によれば、前記複数のビットライン領域は、前記半導体基板に不純物がドーピングされた領域でありうる。
前記本発明の他の側面によれば、前記不揮発性メモリ素子は、前記複数の第１制御ゲート電極それぞれの下の前記半導体基板の表面付近に形成され前記複数のビットライン領域の隣接した二領域の間に限定された複数の第１チャンネル領域と、前記複数の第２制御ゲート電極それぞれを取り囲む前記半導体基板の表面付近に形成され前記複数のビットライン領域の隣接した二領域の間に限定された複数の第２チャンネル領域とをさらに備えうる。さらに、前記複数の第１チャンネル領域及び前記複数の第２チャンネル領域は、相互離隔されて配置されうる。
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法は、前記不揮発性メモリ素子を利用したプログラム方法を含む。前記プログラムステップは、前記複数の第１及び第２制御ゲート電極の少なくとも一つ以上にプログラム電圧を印加し、前記複数のビットライン領域の隣接した二領域の間に動作電圧を印加して行う。
前記さらに他の課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法によれば、半導体基板に複数のトレンチを形成する。前記複数のトレンチを横切って連続的にそれぞれ延びるように、前記半導体基板に複数のビットライン領域を形成する。前記複数のトレンチの間の前記半導体基板の表面上に複数の第１ストレージノード膜を形成する。前記複数のトレンチの内部の前記半導体基板上に複数の第２ストレージノード膜を形成する。前記複数の第１ストレージノード膜上に、複数の第１制御ゲート電極を形成する。そして、前記複数の第１制御ゲート電極の底面より下に位置し、前記半導体基板の内部にリセスされるように前記複数の第２ストレージノード膜上に複数の第２制御ゲート電極を形成する。
本発明による不揮発性メモリ素子によれば、ワードラインとして動作する第１及び第２制御ゲート電極は、半導体基板を基準として垂直に離隔され、平面上にはほぼ近接して形成されうる。したがって、この実施形態の不揮発性メモリ素子の単位セルが占める平面面積は、通常の不揮発性メモリ素子の単位セル面積のほぼ半分に近い。したがって、この実施形態の不揮発性メモリ素子は、従来の不揮発性メモリ素子より約２倍の高い集積度を有しうる。
本発明による不揮発性メモリ素子の動作方法によれば、選択された一つの単位セルに１ビットまたは２ビット以上のデータをプログラムしうる。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、多種多様な形態で具現されうる。つまり、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。説明の便宜のために、図面の構成要素はそのサイズが誇張されうる。
本発明の実施形態の不揮発性メモリ素子は、ＮＲＯＭ素子に利用されうる。しかし、本発明の範囲は、このような名称に限定されるものではない。
図２は、本発明の一実施形態による不揮発性メモリ素子を示す斜視図であり、図３は、図２の不揮発性メモリ素子を示す平面図であり、図４は、図２の不揮発性メモリ素子のＩＶ−ＩＶ’線による断面図である。
図２ないし図４を参照して、本発明の一実施形態による不揮発性メモリ素子を説明する。不揮発性メモリ素子は、複数の第１制御ゲート電極１５０ａ及び複数の第２制御ゲート電極１５０ｂを備える。複数の第１制御ゲート電極１５０ａと半導体基板１０５との間には、複数の第１ストレージノード膜１３０ａがそれぞれ介在され、複数の第２制御ゲート電極１５０ｂと半導体基板１０５との間には、複数の第２ストレージノード膜１３０ｂがそれぞれ介在されうる。ビットライン領域１６０は、第１及び第２制御ゲート電極１５０ａ，１５０ｂを横切るように半導体基板１０５に延伸される。
第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、異なる高さを有するように交互に配列されうる。例えば、第１制御ゲート電極１５０ａの隣接した二電極の間に第２制御ゲート電極１５０ｂが第１制御ゲート電極１５０ａと異なる高さでそれぞれ配置されうる。本発明の実施形態では、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂの数は例示的なものであり、本発明の範囲を限定しない。例えば、図２は、不揮発性メモリ素子の一セル領域を表すものでもよく、図２の左側トレンチ１１０内にも第２制御ゲート電極１５０ｂがさらに形成されうる。
例えば、第１制御ゲート電極１５０ａは、半導体基板１０５上に形成され、第２制御ゲート電極１５０ｂは、半導体基板１０５の内部にリセスされるように形成されうる。したがって、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、半導体基板１０５上に段差を有するように提供されうる。第１制御ゲート電極１５０ａは、平面型制御ゲート電極と呼ばれ、第２制御ゲート電極１５０ｂは、リセス型またはトレンチ型制御ゲート電極とそれぞれ呼ばれることもある。しかし、このような名称は、本発明の範囲を限定しない。
この実施形態の不揮発性メモリ素子では、第１及び第２制御ゲート電極１５０ａ，１５０ｂは、ワードラインとして利用され、このような第１及び第２制御ゲート電極１５０ａ，１５０ｂを制御することによって、第１及び第２ストレージノード膜１３０ａ，１３０ｂにデータをプログラムし、かつ消去しうる。半導体基板１０５に形成されたビットライン領域１６０は、ビットラインとして利用されうる。
この実施形態の不揮発性メモリ素子のセル領域では、第１及び第２制御ゲート電極１５０ａ，１５０ｂの間及びビットライン領域１６０の間に、素子分離膜を介在させないこともある。しかし、このようなセル領域外の周辺領域に、素子分離膜を形成することもある。第１及び第２制御ゲート電極１５０ａ，１５０ｂの一電極とビットライン領域１６０の隣接した二領域とは、単位セルを形成しうる。
さらに具体的には、半導体基板１０５は、バルク半導体ウェーハ、例えば、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを含みうる。他の例として、半導体基板１０５は、バルク半導体ウェーハ上に半導体エピ層をさらに備えることもできる。第１及び第２ストレージノード膜１３０ａ，１３０ｂは、電荷を保存するために、シリコン窒化層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含みうる。第１及び第２制御ゲート電極１５０ａ，１５０ｂは、ポリシリコン層、金属層、または金属シリサイド層を備えうる。
ビットライン領域１６０は、図４に示したように、第１及び第２制御ゲート電極１５０ａ，１５０ｂを横切って連続して延びうる。例えば、ビットライン領域１６０は、半導体基板１０５に形成された不純物ドーピング領域でありうる。ビットライン領域１６０は、半導体基板１０５と異なる導電性不純物でドーピングされうる。例えば、半導体基板１０５がｐ型である場合、ビットライン領域１６０は、ｎ型不純物でドーピングされうる。ビットライン領域１６０は、半導体基板１０５の表面から所定深さを有するように形成されうる。
選択的に、第１ストレージノード膜１３０ａと半導体基板１０５との間には、複数の第１トンネリング絶縁膜１２０ａが介在され、第１ストレージノード膜１３０ａと第１制御ゲート電極１５０ａとの間には、複数の第１ブロッキング絶縁膜１４０ａが介在されうる。第２ストレージノード膜１３０ｂと半導体基板１０５との間には、複数の第２トンネリング絶縁膜１２０ｂが介在され、第２ストレージノード膜１３０ｂと第２制御ゲート電極１５０ｂとの間には、複数の第２ブロッキング絶縁膜１４０ｂが介在されうる。
例えば、第１及び第２トンネリング絶縁膜１２０ａ，１２０ｂは、電荷のトンネリングを許容する絶縁膜、例えば、酸化膜、窒化膜または高誘電率膜を備えうる。第１及び第２ブロッキング絶縁膜１４０ａ，１４０ｂは、適切な絶縁膜、例えば、酸化膜、窒化膜または高誘電率膜を備えうる。
第２制御ゲート電極１５０ｂは、第１制御ゲート電極１５０ａの下段より下側に配置されうる。これにより、第１及び第２制御ゲート電極１５０ａ，１５０ｂが電気的に連結されることが防止されうる。複数の第１チャンネル領域（図示せず）は、第１制御ゲート電極１５０ａそれぞれの下の半導体基板１０５の表面付近に形成され、ビットライン領域１６０の間にそれぞれ限定されうる。複数の第２チャンネル領域（図示せず）は、第２制御ゲート電極１５０ｂそれぞれの下の半導体基板１０５の表面付近に形成され、ビットライン領域１６０の間にそれぞれ限定されうる。前記第１及び第２制御ゲート電極１５０ａ，１５０ｂが半導体基板１０５に垂直に離隔されることによって、第１及び第２チャンネル領域は、相互離隔されて配置されうる。
このような第１及び第２チャンネル領域は、第１及び第２制御ゲート電極１５０ａ，１５０ｂにターンオン電圧が印加された場合、ビットライン領域１６０間の電流の流れを許容するチャンネルとして動作しうる。したがって、ビットライン領域１６０は、ソース領域またはドレイン領域とも呼ばれる。
この実施形態の不揮発性メモリ素子では、ワードラインとして動作する第１及び第２制御ゲート電極１５０ａ，１５０ｂは、半導体基板１０５を基準として垂直に離隔され、平面上にはほぼ近接して形成されうる。したがって、この実施形態の不揮発性メモリ素子の単位セルが占める平面面積は、通常的な不揮発性メモリ素子の単位セルの面積のほぼ半分に近い。したがって、この実施形態の不揮発性メモリ素子は、従来の不揮発性メモリ素子より約２倍の高い集積度を有しうる。
図５及び図６は、本発明の一実施形態による不揮発性メモリ素子の動作方法を示す平面図である。
図５を参照すれば、第１制御ゲート電極１５０ａの一つにプログラム電圧ＶＰを印加する。そして、ビットライン領域１６０の隣接した二領域の間に動作電圧ＶＤＳを印加する。ここで、選択された二つのビットライン領域１６０，１６１及び一つの第１制御ゲート電極１５０ａは、単位セルを形成しうる。
例えば、選択された単位セルの下側のビットライン領域１６１に動作電圧ＶＤＳを印加し、上側のビットライン領域１６０に接地電圧を印加する。これにより、二つのビットライン領域１６０，１６１の間に電流の流れが誘導される。電子は、下側のビットライン領域１６１から上側のビットライン領域１６０に加速されて、第１ストレージノード膜１３０ａの下側の斜線部分に注入されうる。このような電子注入方式は、チャンネルホット電子注入法（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ：ＣＨＥＩ）と呼ばれうる。
図６を参照すれば、図５のプログラム動作で、動作電圧ＶＤＳの方向を逆にしてプログラム動作を行う。すなわち、選択された単位セルの下側のビットライン領域１６１に接地電圧を印加し、上側のビットライン領域１６０に動作電圧ＶＤＳを印加する。これにより、上側のビットライン領域１６０から下側のビットライン領域１６１に電流の流れが誘導され、電子は、逆に、下側のビットライン領域１６１から上側のビットライン領域１６０に加速されて、第１ストレージノード膜１３０ａの上側の斜線部分に注入されうる。
図５または図６のプログラム動作を単独に行えば、選択された単位セルの第１ストレージノード膜１３０ａに１ビットのデータをプログラムしうる。図５及び図６のプログラム動作を何れも行えば、選択された単位セルの第１ストレージノード膜１３０ａの上側と下側とを分離して２ビットのデータをプログラムしうる。さらに、マルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ）の動作方式を利用すれば、単位セルに２ビット以上のデータをプログラムすることも可能になる。
図５及び図６で、一つの単位セルに対するプログラム動作は、他の単位セルにも同一に適用されうる。さらに、色々な単位セルに同時にプログラム動作を行うこともできる。例えば、図５及び図６では、二つのビットライン領域１６０，１６１のみを選定して動作電圧ＶＤＳを印加したが、同時に複数対のビットライン領域を選択して動作電圧ＶＤＳを印加することも可能である。また、図５及び図６には、一つの第１制御ゲート電極１５０ａにプログラム電圧ＶＰを印加したが、他の第１制御ゲート電極１５０ａまたは第２制御ゲート電極１５０ｂの少なくとも一つ以上にプログラム電圧ＶＰを印加することもできる。
図７ないし図９は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
図７を参照すれば、半導体基板１０５に複数のトレンチ１１０を形成する。トレンチ１１０は、半導体基板１０５の表面から所定深さを有しうる。トレンチ１１０は、相互離隔され、かつ平行に延びうるが、本発明の範囲は、これに限定されるものではない。
例えば、トレンチ１１０は、フォトリソグラフィ技術を利用してマスクパターン（図示せず）を形成し、このマスクパターンをエッチング保護膜として、半導体基板１０５を所定深さまでエッチングして形成しうる。図７で、トレンチ１１０は、半導体基板１０５の内部に行くほど幅が狭くなると示されたが、これに限定されず多様な形態が可能である。
図８を参照すれば、トレンチ１１０を横切って延びる複数のビットライン領域１６０を形成する。例えば、ビットライン領域１６０は、半導体基板１０５に半導体基板１０５と異なる導電性不純物をドーピングして形成しうる。例えば、半導体基板１０５がｐ型であれば、ビットライン領域１６０は、ｎ型不純物でドーピングされうる。ビットライン領域１６０は、半導体基板１０５の上下方向に揺れる波形を有しうる。例えば、ビットライン領域１６０は、トレンチ１１０が形成された半導体基板１０５の表面付近に沿って形成され、トレンチ１１０を横切って連続されるように延びうる。
例えば、ビットライン領域１６０に不純物をドーピングすることは、イオン注入方法またはプラズマドーピング方法を利用しうる。この場合、イオン注入またはプラズマドーピング条件によって、ビットライン領域１６０の深さが調節されうる。
図９を参照すれば、複数の第１及び第２ストレージノード膜１３０ａ，１３０ｂ及びその上の複数の第１及び第２制御ゲート電極１５０ａ，１５０ｂを形成する。例えば、第１ストレージノード膜１３０ａ及び第１制御ゲート電極１５０ａは、トレンチ１１０の間の半導体基板１０５上に形成し、第２ストレージノード膜１３０ｂ及び第２制御ゲート電極１５０ｂは、半導体基板１０５の内部にリセスされるようにトレンチ１１０の内部の半導体基板１０５上に形成されうる。第２ストレージノード膜１３０ｂ及び第２制御ゲート電極１５０ｂは、トレンチ１１０を部分的に埋めるように形成しうる。
さらに具体的には、例えば、トレンチ１１０の間の半導体基板１０５上に複数の第１トンネリング絶縁膜１２０ａを形成し、トレンチ１１０の内部の半導体基板１０５上に複数の第２トンネリング絶縁膜１２０ｂを形成する。次いで、第１トンネリング絶縁膜１２０ａ上に複数の第１ストレージノード膜１３０ｂを形成し、第２トンネリング絶縁膜１２０ｂ上に複数の第２ストレージノード膜１３０ｂを形成する。次いで、第１ストレージノード膜１３０ａ上に複数の第１ブロッキング絶縁膜１４０ａを形成し、第２ストレージノード膜１３０ｂ上に複数の第２ブロッキング絶縁膜１４０ｂを形成する。そして、第１ブロッキング絶縁膜１４０ａ上に複数の第１制御ゲート電極１５０ａを形成し、第２ブロッキング絶縁膜１４０ｂ上に複数の第２制御ゲート電極１５０ｂを形成する。
一方、第１トンネリング絶縁膜１２０ａ、第１ストレージノード膜１３０ａ、第１ブロッキング絶縁膜１４０ａ及び第１制御ゲート電極１５０ａは、それぞれ一つの層で形成された後、フォトリソグラフィ及びエッチング工程によって、同時にまたは順次に複数個に分離されうる。同様に、第２トンネリング絶縁膜１２０ｂ、第２ストレージノード膜１３０ｂ、第２ブロッキング絶縁膜１４０ｂ及び第２制御ゲート電極１５０ｂは、それぞれ一層で形成された後、フォトリソグラフィ及びエッチング工程によって同時にまたは順次に複数個に分離されうる。
例えば、第１及び第２トンネリング絶縁膜１２０ａ，１２０ｂは、酸化膜、窒化膜または高誘電率膜を備え、熱酸化法または化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用して形成しうる。第１及び第２ストレージノード膜１３０ａ，１３０ｂは、シリコン窒化層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含み、例えば、ＣＶＤ法を利用して形成しうる。第１及び第２ブロッキング絶縁膜１４０ａ，１４０ｂは、酸化膜、窒化膜または高誘電率膜を備え、例えば、ＣＶＤ法を利用して形成しうる。第１及び第２制御ゲート電極１５０ａ，１５０ｂは、ポリシリコン層、金属層または金属シリサイド層を備え、物理気相蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＣＶＤ法を利用して形成しうる。
本発明の他の実施形態で、第１及び第２トンネル絶縁膜１２０ａ，１２０ｂ及び第１及び第２ブロッキング絶縁膜１４０ａ，１４０ｂは、他の形態に変形されうる。
次いで、当業者に周知の方法によって、配線構造を形成しうる。
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者ならば前記実施形態を組合わせて実施できるような色々な多くの修正及び変更が可能である。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
通常の不揮発性メモリ素子の一例を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。 図２の不揮発性メモリ素子を示す平面図である。 図２の不揮発性メモリ素子のＩＶ−ＩＶ’線による断面図である。 本発明の一実施形態による不揮発性メモリ素子の動作方法を示す平面図である。 本発明の一実施形態による不揮発性メモリ素子の動作方法を示す平面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
符号の説明
１０５ 半導体基板
１２０ａ，１２０ｂ 第１及び第２トンネリング絶縁膜
１３０ａ，１３０ｂ 第１及び第２ストレージノード膜
１４０ａ，１４０ｂ 第１及び第２ブロッキング絶縁膜
１５０ａ，１５０ｂ 第１及び第２制御ゲート電極
１６０ ビットライン領域

Claims (21)

  1. 半導体基板上に形成された複数の第１制御ゲート電極と、
    前記複数の第１制御ゲート電極の隣接した二電極の間にそれぞれ配置され、前記複数の第１制御ゲート電極の底面より下に位置するように、前記半導体基板の内部にリセスされてそれぞれ形成された複数の第２制御ゲート電極と、
    前記半導体基板と前記複数の第１制御ゲート電極との間にそれぞれ介在された複数の第１ストレージノード膜と、
    前記半導体基板と前記複数の第２制御ゲート電極との間にそれぞれ介在された複数の第２ストレージノード膜と、
    前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極をそれぞれ横切るように、前記半導体基板に連続的に延伸された複数のビットライン領域と、を備えることを特徴とする不揮発性メモリ素子。
  2. 前記複数のビットライン領域は、前記半導体基板に不純物がドーピングされた領域であることを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記複数のビットライン領域は、前記半導体基板の垂直方向に振動する波形を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
  4. 前記複数のビットライン領域は、前記半導体基板と異なる導電性不純物でドーピングされたことを特徴とする請求項２に記載の不揮発性メモリ素子。
  5. 前記複数の第１制御ゲート電極それぞれの下の前記半導体基板の表面付近に形成され、前記複数のビットライン領域の隣接した二領域の間に限定された複数の第１チャンネル領域と、
    前記複数の第２制御ゲート電極それぞれを取り囲む前記半導体基板の表面付近に形成され、前記複数のビットライン領域の隣接した二領域の間に限定された複数の第２チャンネル領域と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  6. 前記複数の第１チャンネル領域及び前記複数の第２チャンネル領域は、相互離隔されていることを特徴とする請求項５に記載の不揮発性メモリ素子。
  7. 前記複数の第１ストレージノード膜及び前記複数の第２ストレージノード膜は、シリコン窒化層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  8. 前記複数の第１ストレージノード膜と前記複数の第１制御ゲート電極との間に介在された複数の第１ブロッキング絶縁膜と、
    前記複数の第２ストレージノード膜と前記複数の第２制御ゲート電極との間に介在された複数の第２ブロッキング絶縁膜と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  9. 前記複数の第１ストレージノード膜と半導体基板との間に介在された複数の第１トンネリング絶縁膜と、
    前記複数の第２ストレージノード膜と半導体基板との間に介在された複数の第２トンネリング絶縁膜と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  10. 請求項１に記載の不揮発性メモリ素子を利用するものであって、
    前記複数の第１及び第２制御ゲート電極の少なくとも一つ以上にプログラム電圧を印加し、前記複数のビットライン領域の隣接した二領域の間に動作電圧を印加するプログラムステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
  11. 前記複数のビットライン領域の隣接した二領域の間に前記動作電圧を印加するステップは、
    前記複数のビットライン領域の隣接した二領域の間に何れか一方向に前記動作電圧を印加するステップと、
    前記複数のビットライン領域の隣接した二領域の間に前記何れか一方向と逆方向に前記動作電圧を印加するステップと、を含むことを特徴とする請求項１０に記載の不揮発性メモリ素子の動作方法。
  12. 前記プログラムステップは、前記複数の第１及び第２制御ゲート電極の一つ及び前記複数のビットライン領域の隣接した二領域からなる単位セルに少なくとも２ビット以上のデータをプログラムすることを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
  13. 半導体基板に複数のトレンチを形成する工程と、
    前記複数のトレンチを横切って連続的にそれぞれ延びるように、前記半導体基板に複数のビットライン領域を形成する工程と、
    前記複数のトレンチの間の前記半導体基板の表面上に複数の第１ストレージノード膜を形成する工程と、
    前記複数のトレンチの内部の前記半導体基板上に複数の第２ストレージノード膜を形成する工程と、
    前記複数の第１ストレージノード膜上に、複数の第１制御ゲート電極を形成する工程と、
    前記複数の第１制御ゲート電極の底面より下に位置し、前記半導体基板の内部にリセスされるように前記複数の第２ストレージノード膜上に複数の第２制御ゲート電極を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
  14. 前記複数のビットライン領域を形成する工程は、前記半導体基板と異なる導電性不純物を前記半導体基板にドーピングして形成することを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  15. 前記複数のビットライン領域は、前記半導体基板の表面に沿って振動する波形を有するように形成することを特徴とする請求項１４に記載の不揮発性メモリ素子。
  16. 前記複数の第２制御ゲート電極は、前記複数のトレンチを部分的に埋め込むように形成することを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  17. 前記複数の第１ストレージノード膜を形成する前に前記半導体基板の表面上に複数の第１トンネリング絶縁膜を形成する工程をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  18. 前記複数の第１ストレージノード膜を形成した後、前記複数の第１ストレージノード膜上に複数の第１ブロッキング絶縁膜を形成する工程をさらに含み、前記複数の第１制御ゲート電極は、前記複数の第１ブロッキング絶縁膜上に形成することを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
  19. 前記複数の第２ストレージノード膜を形成する前に前記複数のトレンチによって露出される前記半導体基板上に複数の第２トンネリング絶縁膜を形成する工程をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  20. 前記複数の第２ストレージノード膜を形成した後、前記複数の第２ストレージノード膜上に複数の第２ブロッキング絶縁膜を形成する工程をさらに含み、前記複数の第２ゲート電極は、前記複数の第２ブロッキング絶縁膜上に形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
  21. 前記複数の第１ストレージノード膜及び前記複数の第２ストレージノード膜は、シリコン窒化層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
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