JP2011066038A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2011066038A
JP2011066038A JP2009212793A JP2009212793A JP2011066038A JP 2011066038 A JP2011066038 A JP 2011066038A JP 2009212793 A JP2009212793 A JP 2009212793A JP 2009212793 A JP2009212793 A JP 2009212793A JP 2011066038 A JP2011066038 A JP 2011066038A
Authority
JP
Japan
Prior art keywords
active area
gate electrode
region
width
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009212793A
Other languages
English (en)
Inventor
Toko Kato
陶子 加藤
Hiroyuki Kutsukake
弘之 沓掛
Mitsuhiro Noguchi
充宏 野口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009212793A priority Critical patent/JP2011066038A/ja
Priority to KR1020100020315A priority patent/KR101110403B1/ko
Priority to US12/725,848 priority patent/US8860121B2/en
Publication of JP2011066038A publication Critical patent/JP2011066038A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

【課題】記憶素子間の干渉が少ない半導体記憶装置を提供する。
【解決手段】半導体記憶装置１において、シリコン基板１１の上層部分の一部にＳＴＩ１６を設け、シリコン基板１１の上層部分をＹ方向に延びる複数本のアクティブエリアＡＡに区画する。そして、上下方向（Ｚ方向）におけるアクティブエリアＡＡの中間部分２７の幅Ｗｍを、上部２６の幅Ｗｕ及び下部２８の幅Ｗｌよりも細くする。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、半導体基板の上層部分が複数本のアクティブエリアに区画された平面型の半導体記憶装置に関する。
近年、多くの電子機器にＮＡＮＤ型フラッシュメモリ等の半導体記憶装置が搭載されている。こうした電子機器には多機能化が要求され、これにより、搭載される半導体記憶装置には大容量化が要求され、それに伴い、記憶素子の高集積化が要求されている。記憶素子を高集積化するためには、記憶素子自体の微細化と共に、記憶素子間を分離する素子間領域の微細化が必要である。
例えば、ＮＡＮＤ型フラッシュメモリにおいては、通常、記憶素子として、フローティングゲート電極とコントロールゲート電極とが積層されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）構造のメモリトランジスタが用いられている。また、ＮＡＮＤ型フラッシュメモリにおいては、このようなメモリトランジスタが複数個直列に接続されて、ＮＡＮＤストリングが構成されている。ＮＡＮＤストリングの一端は、選択ゲートトランジスタを介してビット線に接続されており、他端は他の選択ゲートトランジスタを介してソース線に接続されている。また、各ＮＡＮＤストリング内においては、相互に隣接するメモリトランジスタがソース・ドレイン領域を共有している（例えば、特許文献１参照。）。そして、ＮＡＮＤ型フラッシュメモリの大容量化に伴い、メモリトランジスタ自体の微細化と共に、メモリトランジスタ間を区画する素子間領域の微細化も要求されている。
しかしながら、素子間領域を微細化すると、隣り合うメモリトランジスタ間で干渉が生じやすくなる。例えば、ＮＡＮＤ型フラッシュメモリのデータ書込動作において、本来はデータを書き込みたくない非選択のメモリセルに対して、誤ってデータが書き込まれてしまう「誤書込み」が発生しやすくなる。
特開２００６−３５１７８９号公報（図１９）
本発明の目的は、記憶素子間の干渉が少ない半導体記憶装置を提供することである。
本発明の一態様によれば、半導体基板と、前記半導体基板の上層部分の一部に設けられ、前記上層部分を一方向に延びる複数本のアクティブエリアに区画する素子分離絶縁体と、前記アクティブエリア上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積部材と、前記電荷蓄積部材上に設けられたコントロールゲート電極と、を備え、上下方向における前記アクティブエリアの中間部分の幅は、前記中間部分よりも上方の部分の幅及び前記中間部分よりも下方の部分の幅よりも細いことを特徴とする半導体記憶装置が提供される。
本発明によれば、記憶素子間の干渉が少ない半導体記憶装置を実現することができる。
本発明の第１の実施形態に係る半導体装置を例示する平面図である。 図１に示すＡ−Ａ’線による断面図である。 図１に示すＢ−Ｂ’線による断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の書込動作を例示する回路図である。 （ａ）は書込対象となるメモリストリングの隣のメモリストリングを例示する模式的断面図であり、（ｂ）は書込対象となるメモリトランジスタ及びその隣のメモリトランジスタを例示する模式的断面図である。 第１の実施形態の比較例に係る半導体記憶装置を例示する断面図である。 第１の実施形態の第１の変形例に係る半導体記憶装置を例示する断面図である。 第１の実施形態の第２の変形例に係る半導体記憶装置を例示する断面図である。 第１の実施形態の第３の変形例に係る半導体記憶装置を例示する断面図である。 第１の実施形態の第４の変形例に係る半導体記憶装置を例示する断面図である。 第１の実施形態の第５の変形例に係る半導体記憶装置を例示する断面図である。 （ａ）は本発明の第２の実施形態に係る半導体記憶装置の高耐圧トランジスタを例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。 （ａ）は第２の実施形態の比較例に係る半導体記憶装置の高耐圧トランジスタを例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、図１に示すＢ−Ｂ’線による断面図である。
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態の特徴は、シリコン基板の上層部分が素子分離絶縁体（ＳＴＩ）によってライン状のアクティブエリアに区画されたＮＡＮＤ型フラッシュメモリにおいて、上下方向におけるアクティブエリアの中間部分の幅が、この中間部分よりも上方の部分（上部）の幅、及びこの中間部分よりも下方の部分（下部）の幅よりも細いことである。すなわち、アクティブエリアが延びる方向から見て、アクティブエリアの形状は、上部及び下部が相対的に太く、中間部分が相対的に細い鼓形状となっている。
これにより、アクティブエリアの上部において十分なセル電流を確保しつつ、中間部分においては空乏層が下方に伸びやすくなり、シリコン基板とフローティングゲート電極との間の容量を低減することができる。この結果、隣のアクティブエリアから電気的な影響を受けにくくなる。また、アクティブエリアの下部においては、幅が再び広がっているため、下部において空乏層が下方に伸びることを抑制することができる。これにより、空乏層がＳＴＩの下端を越えて隣のアクティブエリアに侵入することを防止し、パンチスルーが発生することを防止できる。
次に、本実施形態に係る半導体記憶装置の構成を詳細に説明する。
図１乃至図３に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）は、ＮＡＮＤ型フラッシュメモリであり、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）である。装置１においては、導電型が例えばｐ型のシリコン基板１１が設けられている。
シリコン基板１１には、メモリアレイ領域及び周辺回路領域が設定されている。メモリアレイ領域はデータを記憶する領域であり、記憶素子としてのメモリトランジスタが複数個設けられている。周辺回路領域はメモリアレイ領域を駆動する領域であり、高耐圧トランジスタ及び低耐圧トランジスタ等からなる周辺回路が設けられている。周辺回路は、複数水準の電圧を生成してメモリアレイ領域に対して供給し、また、メモリアレイ領域において発生する電圧又は電流を検出する回路である。上述の如く、本実施形態の特徴はメモリアレイ領域におけるアクティブエリアの形状にあるため、以下、メモリアレイ領域について説明する。
メモリアレイ領域においては、シリコン基板１１の上層部分にｎ型ウェル１２が形成されており、ｎ型ウェル１２の上層部分における周辺部以外の領域には、ｐ型ウェル１３が形成されている。ｐ型ウェル１３の上層部分の一部には、一方向に延びる複数本のＳＴＩ（shallow trench isolation：素子分離絶縁体）１６が形成されている。ＳＴＩ１６は例えばシリコン酸化物により形成されている。そして、これらのＳＴＩ１６によって、ｐ型ウェル１３の上層部分が複数本のアクティブエリアＡＡ（半導体領域）に区画されている。
なお、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。すなわち、シリコン基板１１の上面に平行な方向のうち、ＳＴＩ１６及びアクティブエリアＡＡが延びる方向をＹ方向とし、Ｙ方向に対して直交する方向をＸ方向とする。また、シリコン基板１１の上面に対して垂直な方向をＺ方向とする。
アクティブエリアＡＡ上には、シリコン酸化物からなるトンネル絶縁膜１７が形成されている。トンネル絶縁膜１７とは、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜１７上には、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなるフローティングゲート電極ＦＧが設けられている。フローティングゲート電極ＦＧはアクティブエリアＡＡ毎にＸ方向に沿って分断されている。従って、フローティングゲート電極ＦＧは、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。
フローティングゲート電極ＦＧ上には、例えばシリコン酸化物又はアルミナ等からなるゲート間絶縁膜１８が設けられている。ゲート間絶縁膜１８上には、導電性材料、例えば不純物が導入されたポリシリコンからなるコントロールゲート電極ＣＧが設けられている。コントロールゲート電極ＣＧはＸ方向に延びるライン状であり、Ｘ方向に沿って配列された複数のフローティングゲート電極ＦＧの直上域を通過している。コントロールゲート電極ＣＧは、Ｙ方向に沿って複数本設けられている。
複数本のコントロールゲート電極ＣＧが設けられた領域のＹ方向両側には、それぞれ、Ｘ方向に延びるセレクトゲート電極ＳＧが設けられている。セレクトゲート電極ＳＧは、フローティングゲート電極ＦＧを形成するポリシリコンとコントロールゲート電極ＣＧを形成するポリシリコンとがゲート間絶縁膜１８の開口部１８ａを介して一体化することにより、形成されている。コントロールゲート電極ＣＧ上及びセレクトゲート電極ＳＧ上には、絶縁膜１９が設けられている。
アクティブエリアＡＡの最上層部分におけるコントロールゲート電極ＣＧの直下域及びセレクトゲート電極ＳＧの直下域を除く領域には、ｎ型拡散領域２０が形成されている。言い換えると、アクティブエリアＡＡには、Ｙ方向においてコントロールゲート電極ＣＧの直下域を挟んで、ｎ型拡散領域２０が形成されている。すなわち、ｎ型拡散領域２０は、各アクティブエリアＡＡにおいて、Ｙ方向に沿って断続的に形成されている。
各アクティブエリアＡＡの一端部上には、コンタクトプラグ２１が設けられており、アクティブエリアＡＡの一端部に接続されている。そして、コンタクトプラグ２１上には、Ｘ方向に延びるライン状のソース線ＳＬが設けられている。ソース線ＳＬは、複数本のアクティブエリアＡＡを跨いでおり、これらのアクティブエリアＡＡにコンタクトプラグ２１を介して共通接続されている。一方、各アクティブエリアＡＡの他端部上には、コンタクトプラグ２２が設けられており、アクティブエリアＡＡの他端部に接続されている。そして、コンタクトプラグ２２上には、Ｙ方向に延びるライン状のビット線ＢＬが設けられている。なお、図示の便宜上、図１においてはソース線ＳＬ及びビット線ＢＬを省略している。
上述の複数本のコントロール電極ＣＧ及びその両側に設けられた一対のセレクトゲート電極ＳＧは、コンタクトプラグ２１とコンタクトプラグ２２との間に配置されている。すなわち、各アクティブエリアＡＡにおいて、コントロールゲート電極ＣＧの直下域に相当する部分は、ソース線ＳＬが接続された部分とビット線ＢＬが接続された部分とに挟まれている。コンタクトプラグ２１及び２２、ソース線ＳＬ、ビット線ＢＬは、例えば金属により形成されている。
シリコン基板１１上には、フローティングゲート電極ＦＧ、ゲート間絶縁膜１８、コントロールゲート電極ＣＧ、セレクトゲート電極ＳＧを埋め込むように、例えばシリコン酸化物からなる層間絶縁膜２５が設けられている。例えば、層間絶縁膜２５は絶縁膜１９及びＳＴＩ１６と接触し一体化している。
そして、本実施形態においては、Ｙ方向から見て、アクティブエリアＡＡの断面形状が鼓形状である。すなわち、アクティブエリアＡＡを上下方向に沿って上側から順に、上部２６、中間部分２７及び下部２８に分けたときに、アクティブエリアＡＡのＸ方向に向いた両側の側面２９は、中間部分２７において、凹んでいる。そして、その分、アクティブエリアＡＡの両側に配置されたＳＴＩ１６がアクティブエリアＡＡに向けて膨らんでいる。これにより、アクティブエリアＡＡの中間部分２７の幅Ｗｍは、上部２６の幅Ｗｕよりも細く、下部２８の幅Ｗｌよりも細い。従って、アクティブエリアＡＡの幅は、アクティブエリアの下端以外の部分で最も細くなっている。なお、「アクティブエリアの幅」とは、アクティブエリアＡＡが延びる方向（Ｙ方向）に対して直交する方向（Ｘ方向）におけるアクティブエリアＡＡの長さをいう。
また、アクティブエリアＡＡにおいて幅が最小となる位置は、ｎ型拡散領域２０よりも下方に位置している。より詳細には、中間部分２７内に位置する位置３０において、幅Ｗｍは、アクティブエリアＡＡの幅のＺ方向に沿ったプロファイルにおいて、最小値且つ極小値をとる。そして、位置３０は、ｎ型拡散領域２０の下端よりも下方に位置している。また、より好ましくは、Ｚ方向に沿った幅のプロファイルにおいて、アクティブエリアＡＡの上端から下方に向かったときに、幅が減少し始める位置がｎ型拡散領域２０よりも下方にある。
このように構成された装置１においては、ソース線ＳＬがコンタクトプラグ２１を介してアクティブエリアＡＡの一端部に接続されており、ビット線ＢＬがコンタクトプラグ２２を介してアクティブエリアＡＡの他端部に接続されている。また、コントロールゲート電極ＣＧとアクティブエリアＡＡとの最近接部分毎に、フローティングゲート電極ＦＧを電荷蓄積部材とするメモリトランジスタが構成される。更に、セレクトゲート電極ＳＧとアクティブエリアＡＡとの最近接部分には、選択トランジスタが構成される。これにより、ビット線ＢＬとソース線ＳＬとの間には、アクティブエリアＡＡ毎に、複数のメモリトランジスタが直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。各メモリストリングにおいては、ｎ型拡散領域２０がメモリトランジスタ及び選択トランジスタのソース・ドレイン領域として機能する。そして、複数本のメモリストリングにより、メモリセルアレイが構成される。
次に、本実施形態に係る半導体記憶装置１の製造方法について説明する。
図４（ａ）〜（ｃ）、図５（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図４（ａ）に示すように、ｐ型のシリコン基板１１を用意する。シリコン基板１１は、例えば、シリコンウェーハの一部である。また、シリコン基板１１には、メモリアレイ領域及び周辺回路領域が設定されている。
次に、メモリアレイ領域において、シリコン基板１１の上部にｎ型ウェル１２を形成し、ｎ型ウェル１２内の上部にｐ型ウェル１３を形成する。次に、ｐ型ウェル１３上に、例えばシリコン酸化物を堆積させて絶縁膜４１を形成する。次に、例えば不純物が導入されたポリシリコン等の導電性材料を堆積させて導電膜４２を形成する。次に、絶縁膜４３を形成する。
次に、図４（ｂ）に示すように、メモリアレイ領域において、Ｙ方向に延びるトレンチ４４を複数本形成する。具体的には、先ず、フォトリソグラフィ技術を用いて絶縁膜４３をパターニングし、トレンチ４４を形成する予定の領域を開口させる。これにより、絶縁膜４３をマスク材に加工する。次に、加工された絶縁膜４３をマスクとして、ＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを実施し、導電膜４２、絶縁膜４１及びシリコン基板１１を選択的に除去する。これにより、絶縁膜４３、導電膜４２及び絶縁膜４１を貫通し、ｐ型ウェル１３の途中まで到達したトレンチ４４が形成される。この結果、導電膜４２及び絶縁膜４１がＹ方向に延びる複数本のライン状の部材に加工されると共に、ｐ型ウェル１３の上層部分がＹ方向に延びる複数本のアクティブエリアＡＡに区画される。
このとき、上述の異方性エッチングにおいてガス条件を最適化したり、異方性エッチングの後に薬液による部分エッチングを行ったりして、トレンチ４４の側面の一部を膨らませる。これにより、アクティブエリアＡＡの中間部分２７の幅Ｗｍを、上部２６の幅Ｗｕ及び下部２８の幅Ｗｌよりも細くする。なお、このときの加工方法は、上述の方法には限定されない。
次に、図４（ｃ）に示すように、トレンチ４４内に例えばシリコン酸化物等の絶縁材料を埋め込み、素子分離絶縁体（ＳＴＩ）１６を形成する。このとき、ＳＴＩ１６の上面の位置は、導電膜４２と絶縁膜４３との界面の位置とほぼ等しくする。次に、絶縁膜４３を除去する。
次に、図５（ａ）に示すように、全面にレジスト膜（図示せず）を形成し、フォトリソグラフィ技術によりメモリアレイ領域を開口した後、このレジスト膜をマスクとしてＲＩＥ等のエッチングを行い、ＳＴＩ１６の上部を除去する。これにより、ＳＴＩ１６の上面が低くなる。なお、このとき、周辺回路領域はレジスト膜によって覆われているため、エッチングされない。その後、レジスト膜を除去する。
次に、図５（ｂ）に示すように、導電膜４２上に絶縁膜４５を形成し、その上に導電膜４６を形成する。このとき、セレクトゲート電極ＳＧが形成される予定の領域においては、絶縁膜４５に開口部１８ａ（図３参照）を形成しておく。次に、フォトリソグラフィ法により、Ｘ方向に沿って延びる複数のパターンをＹ方向に所定の間隔で形成し、このパターンをマスクとして、導電膜４６、絶縁膜４５及び導電膜４２をＹ方向に沿って分断する。これにより、導電膜４６が分断されてＸ方向に延びるライン状のコントロールゲート電極ＣＧとなり、絶縁膜４５が分断されてＸ方向に延びるライン状のゲート間絶縁膜１８となる。
また、導電膜４２が分断されてフローティングゲート電極ＦＧとなる。導電膜４２は、図４（ｂ）に示す工程においてＸ方向に沿って分断され、本工程においてＹ方向に沿って分断されるため、フローティングゲート電極ＦＧはＸ方向及びＹ方向に沿ってマトリクス状に配列される。更に、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとはゲート間絶縁膜１８の開口部１８ａを介して接続されて、セレクトゲート電極ＳＧが形成される。更にまた、図４（ｂ）に示す工程においてＸ方向に分断された絶縁膜４１は、Ｙ方向に延びるトンネル絶縁膜１７となる。次に、コントロールゲート電極ＣＧ上及びセレクトゲート電極ＳＧ上に絶縁膜１９を形成する。
次に、図１〜図３に示すように、コントロールゲート電極ＣＧ上及びセレクトゲート電極ＳＧをマスクとして、シリコン基板１１に対してドナーとなる不純物をイオン注入する。これにより、アクティブエリアＡＡの上層部分におけるコントロールゲート電極ＣＧ及びセレクトゲート電極ＳＧの直下域を挟む領域に、ｎ型拡散領域２０が自己整合的に形成される。
次に、シリコン基板１１上に、トンネル絶縁膜１７、フローティングゲート電極ＦＧ、ゲート間絶縁膜１８、コントロールゲート電極ＣＧ及び絶縁膜１９を覆うように、シリコン酸化物等の絶縁性材料を堆積させて、層間絶縁膜２５を形成する。次に、リソグラフィ法によって層間絶縁膜２５にコンタクトホールを形成し、このコンタクトホール内に、タングステン（Ｗ）又はモリブデン（Ｍｏ）等の高融点金属を埋め込むことにより、コンタクトプラグ２１及び２２等を形成する。次に、例えば、アルミニウム（Ａｌ）又はアルミニウム銅合金（ＡｌＣｕ）等を堆積させて、異方性エッチングによりライン状に加工することにより、ビット線ＢＬ及びソース線ＳＬを形成する。次に、シリコンウェーハをダイシングしてシリコン基板１１に切り分ける。このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態の作用効果について説明する。
図６は、本実施形態に係る半導体記憶装置の書込動作を例示する回路図であり、
図７（ａ）は書込対象となるメモリストリングの隣のメモリストリングを例示する模式的断面図であり、（ｂ）は書込対象となるメモリトランジスタ及びその隣のメモリトランジスタを例示する模式的断面図である。
図６に示すように、装置１においては、アクティブエリアＡＡ毎にメモリストリングＭＳが構成されている。各メモリストリングＭＳはビット線ＢＬとソース線ＳＬとの間に接続されている。各メモリストリングＭＳにおいては、ビット線ＢＬ側の選択トランジスタＳＴＤとソース線ＳＬ側の選択トランジスタＳＴＳからなる一対の選択トランジスタＳＴと、この一対の選択トランジスタＳＴＤ及びＳＴＳの内側に配置された複数個のメモリトランジスタＭＴとが相互に直列に接続されている。なお、選択トランジスタＳＴＤ及びＳＴＳのセレクトゲート電極ＳＧをそれぞれ「セレクトゲート電極ＳＧＤ」及び「セレクトゲート電極ＳＧＳ」とする。
そして、装置１において、ある１つのメモリトランジスタＭＴ（以下、「対象トランジスタＭＴ０」という）にデータを書き込む場合、例えば、ソース線ＳＬの電位を正電位Ｖｄｄ（例えば、２．５Ｖ）とし、対象トランジスタＭＴ０が属するメモリストリングＭＳ（以下、「対象ストリングＭＳ０」という）に接続されるビット線ＢＬの電位を基準電位Ｖｓｓ（例えば、０Ｖ）とする。一方、対象ストリングＭＳ０以外のメモリストリングＭＳ（以下、「非対象ストリングＭＳ１」という）に接続されるビット線ＢＬの電位を正電位Ｖｄｄ（例えば、２．５Ｖ）とする。また、セレクトゲート電極ＳＧＤの電位は正電位Ｖｄｄとし、セレクトゲート電極ＳＧＳの電位は基準電位Ｖｓｓとする。更に、対象トランジスタＭＴ０のコントロールゲート電極ＣＧ（以下、「対象ゲート電極ＣＧ０」という）の電位を書込電位Ｖｐｇｍ（例えば、２０Ｖ）とし、それ以外のコントロールゲート電極ＣＧの電位を中間電位Ｖｐａｓｓ（例えば、１０Ｖ）とする。なお、データを書き込みたくないメモリトランジスタＭＴを「非対象トランジスタＭＴ１」とする。
これにより、対象ストリングＭＳ０においては、ビット線ＢＬ側の選択トランジスタＳＴＤがオン状態となり、アクティブエリアＡＡに基準電位Ｖｓｓ（例えば、０Ｖ）が印加される。また、コントロールゲート電極ＣＧには中間電位Ｖｐａｓｓ（例えば、１０Ｖ）又は書込電位Ｖｐｇｍ（例えば、２０Ｖ）が印加されるため、対象ストリングＭＳ０に属するメモリトランジスタＭＴは全てオン状態となる。このうち、対象ゲート電極ＣＧ０には書込電位Ｖｐｇｍ（例えば、２０Ｖ）が印加されるため、対象トランジスタＭＴ０においては、アクティブエリアＡＡと対象ゲート電極ＣＧ０との間の電圧（ゲート電圧）が特に大きくなり、アクティブエリアＡＡからトンネル絶縁膜１７を介してフローティングゲート電極ＦＧに対して電子が注入される。この結果、対象トランジスタＭＴ０にデータが書き込まれる。
これに対して、非対象ストリングＭＳ１においては、メモリストリングＭＳの両端に位置する選択トランジスタＳＴがオフ状態となり、アクティブエリアＡＡは浮遊状態となる。これにより、アクティブエリアＡＡの電位は、対象ゲート電極ＣＧ０の電位（書込電位Ｖｐｇｍ）及びそれ以外のコントロールゲート電極ＣＧの電位（中間電位Ｖｐａｓｓ）との容量カップリングによって上昇する。この結果、アクティブエリアＡＡと対象ゲート電極ＣＧ０との間の電圧（ゲート電圧）は、対象トランジスタＳＴ０におけるゲート電圧よりも小さくなる。このため、電子がフローティングゲート電極ＦＧに注入されることがなく、データは書き込まれない。
このとき、図７（ｂ）に示すように、アクティブエリアＡＡの中間部分２７は、上部２６及び下部２８と比べて細くなっている。このため、隣り合うアクティブエリアＡＡの中間部分２７間の距離は、上部２６間の距離及び下部２８間の距離よりも大きい。これにより、アクティブエリアＡＡ全体として、隣り合うアクティブエリアＡＡ間の距離が大きくなる。この結果、隣り合うアクティブエリアＡＡ間において、ＳＴＩ１６を介した干渉が生じにくくなる。
また、上述の如く、対象ストリングＭＳ０においては、選択トランジスタＳＴＤが導通状態となるため、図７（ｂ）に示すように、アクティブエリアＡＡの対象トランジスタＭＴ０に相当する部分におけるフローティングゲート電極ＦＧの直下域には、チャネルＣが形成される。一方、図７（ａ）及び（ｂ）に示すように、非対象ストリングＭＳ１においては、アクティブエリアＡＡは浮遊状態となり、且つ、アクティブエリアＡＡの電位に対してコントロールゲート電極ＣＧの電位が高くなるため、アクティブエリアＡＡの内部に、アクティブエリアＡＡの上面を起点として空乏層Ｄが形成される。そして、この空乏層Ｄの幅が広いほど、空乏層Ｄの空乏層容量が小さくなる。ここで、メモリトランジスタＭＴのゲート容量、すなわち、コントロールゲート電極ＣＧと空乏層Ｄ等を介したアクティブエリアＡＡ間の容量が小さくなる。
ここで、図７（ｂ）に示すように、本実施形態においては、アクティブエリアＡＡの中間部分２７を細くすることにより、アクティブエリアＡＡの体積を減らし、カラムブースト比を向上させて、より深く空乏層が伸びるようにしている。この結果、空乏層Ｄの下面は例えば位置３０よりも下に位置する。すなわち、ゲート容量を小さくすることができるので、非対象トランジスタＭＴ１における誤書込みを減らすことができる。
また、ここで、メモリトランジスタＭＴの空乏層Ｄの幅が広くなる（空乏層Ｄの底部が深くなる）ことにより、隣のアクティブエリアＡＡの電位変動の影響を受けにくくなる。ここで、対象ストリングＭＳ０の選択トランジスタＳＴＤは導通状態のため、対象トランジスタＭＴ０のフローティングゲート電極ＦＧの下にはチャネルＣが形成される。ここで、非対称ストリングＭＳ１の空乏層Ｄの空乏層容量が小さくなるため、非対称ストリングＭＳ１のアクティブエリアＡＡから対象ストリングＭＳ０のアクティブエリアＡＡに加わる電界を緩和することができる。その結果、対象ストリングＭＴ０の書き込み不良を防止することができる。
但し、アクティブエリアＡＡ全体を均一に細くすると、アクティブエリアＡＡを流れるセル電流が減少してしまう。このため、本実施形態においては、上部２６を相対的に太くし、中間部分２７を相対的に細くすることにより、上部２６を流れるセル電流を確保しつつ、アクティブエリアＡＡ全体の体積を減らし、カラムブースト比を向上させて空乏層を下方に伸びやすくしている。この結果、ゲート容量を減らし、メモリトランジスタ間の干渉を抑制することができる。これにより、メモリトランジスタの誤書込みを防止し、信頼性を向上させることができる。
また、アクティブエリアＡＡにおいて、セル電流が主として流れる部分は、ソース・ドレイン領域として機能するｎ型拡散領域２０間の部分である。そこで、本実施形態においては、アクティブエリアＡＡにおいて幅が最小となる位置３０を、ｎ型拡散領域２０の底部よりも下方に配置している。これにより、セル電流が主として流れるｎ型拡散領域２０間の部分に、幅が最小となる位置３０が位置することを避け、十分なセル電流を確保している。特に、上部２６と中間部分２７との境界、すなわち、上部２６から中間部分２７に向かうときにアクティブエリアＡＡが細くなり始める位置を、ｎ型拡散領域２０の下面よりも下方に配置することにより、より大きなセル電流を確保することができる。
更に、仮に空乏層がＳＴＩ１６の下端を越えて隣のアクティブエリアＡＡに侵入すると、隣のアクティブエリアＡＡとの間でパンチスルーが発生してしまう。すなわち、非対象ストリングＭＳ１のアクティブエリアＡＡから対象ストリングＭＳ０のアクティブエリアＡＡに電流が流れて、非対象トランジスタＭＴ１の誤書込みが発生してしまう。そこで、本実施形態においては、アクティブエリアＡＡの下部２８を中間部分２７よりも太くしている。これにより、空乏層は、ゲート電圧の増加に伴い、中間部分２７においては急速に下方に伸びるが、下部２８においては下方への伸びが抑制される。この結果、空乏層の下端が下部２８内に位置しやすくなり、空乏層の深さが安定する。これにより、空乏層の十分な深さを確保しつつ、空乏層がＳＴＩ１６を越えることを防止できる。このように、本実施形態によれば、メモリトランジスタの高集積化を図るためにアクティブエリアＡＡ間の距離を縮小しても、メモリトランジスタ間の干渉を抑制することができる。
次に、本実施形態の比較例について説明する。
図８は、本比較例に係る半導体記憶装置を例示する断面図である。
図８に示すように、本比較例に係る半導体記憶装置１０１においては、アクティブエリアＡＡの断面形状が矩形である。すなわち、Ｙ方向から見て、アクティブエリアＡＡの側面２９がＺ方向に直線状に延びている。
半導体記憶装置１０１においては、Ｚ方向においてアクティブエリアＡＡの幅が一定であるため、十分なセル電流を確保しようとすると、アクティブエリアＡＡの体積が大きくなってしまい、空乏層が下方に伸びにくくなる。このため、ゲート容量が大きくなり、アクティブエリアＡＡ間で干渉が生じやすくなる。この結果、あるメモリトランジスタに対する書込動作に起因して、その隣のメモリトランジスタにおいて誤書込みが発生しやすくなり、信頼性が低い。
次に、前述の第１の実施形態の変形例について説明する。
先ず、第１の変形例について説明する。
図９は、本変形例に係る半導体記憶装置を例示する断面図である。
図９に示すように、本変形例に係る半導体記憶装置１ａにおいては、ＳＴＩ１６の下端部１６ａが丸められており、下方に向けて尖っている。これにより、アクティブエリアＡＡの裾野を滑らかに広げることができ、図４（ｂ）に示すトレンチ４４を形成する工程の後、図４（ｃ）に示すＳＴＩ１６を埋め込む工程までの間に、アクティブエリアＡＡが倒壊することを防止できる。また、アクティブエリアＡＡの幅が下端部に近づくにつれて急激に太くなるため、下部２８における空乏層の伸びをより効果的に止めることができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第２の変形例について説明する。
図１０は、本変形例に係る半導体記憶装置を例示する断面図である。
図１０に示すように、本変形例に係る半導体記憶装置１ｂにおいては、アクティブエリアＡＡの下部２８の断面形状が、下方にいくほど幅が広くなる台形状であり、その下面は略平坦である。これによっても、半導体記憶装置１ｂの製造プロセスにおいて、アクティブエリアＡＡの倒壊を防止できる。また、アクティブエリアＡＡの下部２８を下方に向けて連続的に太くすることにより、空乏層の伸びを効果的に止めることができる。また、下部２８の断面形状において、その下面が略平坦であるため、下部２８における電界の集中を緩和することができる。その結果、隣り合うアクティブエリアＡＡ間のパンチスルーの発生をより効果的に防止することができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第３の変形例について説明する。
図１１は、本変形例に係る半導体記憶装置を例示する断面図である。
図１１に示すように、本変形例に係る半導体記憶装置１ｃにおいては、アクティブエリアＡＡの中間部分２７において、一方の側面２９ａのみが凹んでいる。一方、他方の側面２９ｂは凹んでおらず、平面状である。すなわち、アクティブエリアＡＡの形状は、その幅方向（Ｘ方向）に関して非対称である。これによっても、前述の第１の実施形態と同様な効果を得ることができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第４の変形例について説明する。
図１２は、本変形例に係る半導体記憶装置を例示する断面図である。
図１２に示すように、本変形例に係る半導体記憶装置１ｄにおいては、アクティブエリアＡＡの両方の側面２９が中間部分２７において凹んでいるが、そのアクティブエリアＡＡの形状は幅方向に関して非対称であり、その凹み方も非対称である。これによっても、前述の第１の実施形態と同様な効果を得ることができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
上述の第１〜第４の変形例に例示したように、アクティブエリアＡＡは、上下方向（Ｚ方向）における中間部分２７が上部２６及び下部２８よりも細ければよく、その形状は特に限定されない。
次に、第５の変形例について説明する。
図１３は、本変形例に係る半導体記憶装置を例示する断面図である。
図１３に示すように、本変形例に係る半導体記憶装置１ｅにおいては、ＳＴＩ１６における中間部分２７に挟まれた部分に、空洞５１が形成されている。これにより、空洞５１内が空気層となり、アクティブエリアＡＡ間の容量を低減することができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、本発明の第２の実施形態について説明する。
図１４（ａ）は、本実施形態に係る半導体記憶装置の高耐圧トランジスタを例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
本実施形態は、前述の第１の実施形態に加えて、メモリアレイ領域の周辺に位置する周辺回路領域に高耐圧トランジスタが設けられており、この高耐圧トランジスタが形成されている半導体領域が、ソース・ドレイン領域の下方でくびれている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。すなわち、本実施形態に係る半導体記憶装置のメモリアレイ領域には、前述の第１の実施形態と同様なメモリセルアレイが設けられている。
図１４（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置２（以下、単に「装置２」という）においては、周辺回路領域において、ｐ型のシリコン基板１１の上層部分の一部にＳＴＩ６６が形成されており、シリコン基板１１の上層部分を半導体領域６７に区画している。上方（Ｚ方向）から見て、半導体領域６７の形状は矩形である。シリコン基板１１の上方には、半導体領域６７の中央部分の直上域を横切るように、例えばＹ方向に延びるライン状のゲート電極６８が設けられている。ゲート電極６８は、メモリアレイ領域におけるフローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧと同時に形成されたものであり、メモリアレイ領域におけるセレクトゲート電極ＳＧ（図３参照）と同様に、フローティングゲート電極ＦＧを形成するポリシリコンとコントロールゲート電極ＣＧを形成するポリシリコンとが相互に接続されて構成されている。なお、ゲート電極６８はＸ方向に延びていてもよい。
また、半導体領域６７とゲート電極６８との間には、例えばシリコン酸化物からなるゲート絶縁膜６９が設けられている。ゲート絶縁膜６９はトンネル絶縁膜１７（図３参照）よりも厚い。ゲート絶縁膜６９の一部は、メモリアレイ領域におけるトンネル絶縁膜１７（図３参照）と同時に形成されたものであってもよい。更に、半導体領域６７におけるゲート電極６８の直下域を挟む領域、すなわち、半導体領域６７のＸ方向両端部の上部には、導電型がｎ＋型の一対のソース・ドレイン領域７０が形成されている。これにより、装置２においては、半導体領域６７に高耐圧トランジスタ７１が設けられている。
更に、装置２においては、シリコン基板１１におけるＳＴＩ６６の直下域に、導電型がｐ＋型のｐ型ウェル７２が形成されている。ｐ型ウェル７２はＳＴＩ６６の下面に接しており、その実効的な不純物濃度はシリコン基板１１の実効的な不純物濃度よりも高い。ｐ型ウェル７２は、高耐圧トランジスタ７１を周囲から電気的に分離するものである。
そして、装置２においては、ＳＴＩ６６における半導体領域６７に面した部分が、ソース・ドレイン領域７０の下方において、半導体領域６７の内部に向けて突出している。これにより、半導体領域６７の下部、すなわち、ソース・ドレイン領域７０が形成されている部分よりも下方の部分の幅Ｗｂは、半導体領域６７の上部、すなわち、ソース・ドレイン領域７０が形成されている部分の幅Ｗａよりも細くなっている。このように、半導体領域６７の下部には、くびれ７３が形成されている。また、半導体領域６７の幅は、半導体領域６７の下端以外の部分で最も細くなっている。
次に、本実施形態の作用効果について説明する。
本実施形態においては、上述の如く半導体領域６７の下部がくびれていることにより、ＳＴＩ６６によって区画された半導体領域６７全体の体積が減少し、その分、半導体領域６７に形成された空乏層Ｄが下方に広がりやすくなる。これにより、シリコン基板１１における空乏層Ｄを除いた部分とゲート電極６８との間の容量、すなわち、ゲート電極６８から見た基板容量が減少する。この結果、基板バイアス特性が良好になり、高耐圧トランジスタ７１の転送能力が向上する。半導体領域６７は、その下部、すなわち、一対のソース・ドレイン領域７０が形成されている部分よりも下方の部分においてくびれているため、高耐圧トランジスタ７１のチャネル幅（半導体領域６７とゲート電極６８の交点部分におけるＹ方向の幅）が小さくならない。その結果、ソース・ドレイン領域７０間を流れる電流には影響を与えず、十分なソース・ドレイン電流を確保することができる。
また、半導体領域６７の下部がくびれていることにより、ソース・ドレイン領域７０とｐ型ウェル７２との間の３次元的な電流経路Ｌが、ソース・ドレイン領域７０とｐ型ウェル７２との間の直線距離に対して長くなる。これにより、ｐ型の半導体基板１１とｎ＋型のソース・ドレイン領域７０との界面を起点として発生した空乏層Ｄが、ｐ型ウェル７２に到達しにくくなり、高耐圧トランジスタ７１の接合耐圧が向上する。特に、高い電圧を転送する必要がある高耐圧トランジスタ７１において、このような形状の半導体領域６７を適用することにより、上述の効果を有効に発揮することができる。
更に、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１と同様な方法によって製造することができる。すなわち、本実施形態における高耐圧トランジスタ７１を含む周辺回路領域は、メモリアレイ領域を形成する工程と同じ工程で形成することができる。その結果、前述の第１の実施形態と比較して工程数を増やすことなく、本実施形態に係る半導体記憶装置２を製造することが可能となる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
なお、メモリアレイ領域のＳＴＩ１６と周辺回路領域のＳＴＩ６６とは、別々の工程で形成してもよい。通常、高耐圧トランジスタ７１の周囲に形成されるＳＴＩ６６の幅は、アクティブエリアＡＡ間に形成されるＳＴＩ１６の幅よりも広いため、両者を同じ条件で形成すると、半導体領域６７の形状及びアクティブエリアＡＡの形状の双方を精度良く制御することが困難になる場合がある。このような場合には、ＳＴＩ１６とＳＴＩ６６とを別の工程で形成することにより、アクティブエリアＡＡの形状及び半導体領域６７の形状を相互に独立して制御し、アクティブエリアＡＡの中間部分２７及び半導体領域６７のくびれ７３の形成位置を、共に正確に制御することができる。
次に、本実施形態の比較例について説明する。
図１５（ａ）は、本比較例に係る半導体記憶装置の高耐圧トランジスタを例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
図１５（ａ）及び（ｂ）に示すように、本比較例に係る半導体記憶装置１０２においては、半導体領域６７の下部がくびれておらず、半導体領域６７とＳＴＩ６６との界面が平面状である。
本比較例においては、半導体領域６７の下部がくびれていないため、空乏層が下方に伸びにくく、ゲート電極６８から見た基板容量が大きくなる。このため、基板バイアス特性が低く、高耐圧トランジスタ７１の転送能力が低い。また、電流経路Ｌを長くして接合耐圧を確保するためには、ソース・ドレイン領域７０とｐ型ウェル７２との間の直線距離を大きくする必要があり、素子間面積を縮小することが困難である。
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の各実施形態及び各変形例は、相互に組み合わせて実施することができる。また、前述の各実施形態及び各変形例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の第１の実施形態においては、電荷蓄積部材として導電性材料からなるフローティングゲート電極を用いる例を示したが、本発明はこれに限定されず、電荷蓄積部材として、絶縁性材料からなる電荷蓄積膜を用いてもよい。例えば、半導体記憶装置をＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型の記憶装置としてもよい。また、前述の各実施形態及び各変形例において、メモリトランジスタを多値トランジスタとしてもよい。
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、２、１０１、１０２ 半導体記憶装置、１１ シリコン基板、１２ ｎ型ウェル、１３ ｐ型ウェル、１６ ＳＴＩ、１６ａ 下端部、１７ トンネル絶縁膜、１８ ゲート間絶縁膜、１８ａ 開口部、１９ 絶縁膜、２０ ｎ型拡散領域、２１、２２ コンタクトプラグ、２５ 層間絶縁膜、２６ 上部、２７ 中間部分、２８ 下部、２９、２９ａ、２９ｂ 側面、３０ 位置、４１ 絶縁膜、４２ 導電膜、４３ 絶縁膜、４４ トレンチ、４５ 絶縁膜、４６ 導電膜、５１ 空洞、６６ ＳＴＩ、６７ 半導体領域、６８ ゲート電極、６９ ゲート絶縁膜、７０ ソース・ドレイン領域、７１ 高耐圧トランジスタ、７２ ｐ型ウェル、７３ くびれ、ＡＡ アクティブエリア、ＢＬ ビット線、ＣＧ コントロールゲート電極、ＣＧ０ 対象ゲート電極、Ｃ チャネル、Ｄ 空乏層、ＦＧ フローティングゲート電極、Ｌ 電流経路、ＭＳ メモリストリング、ＭＳ０ 対象ストリング、ＭＴ メモリトランジスタ、ＭＴ０ 対象トランジスタ、ＳＧ セレクトゲート電極、ＳＬ ソース線、ＳＴ 選択トランジスタ、Ｗａ、Ｗｂ 幅、Ｗｌ 下部の幅、Ｗｍ 中間部分の幅、Ｗｕ 上部の幅

Claims (5)

  1. 半導体基板と、
    前記半導体基板の上層部分の一部に設けられ、前記上層部分を一方向に延びる複数本のアクティブエリアに区画する素子分離絶縁体と、
    前記アクティブエリア上に設けられたトンネル絶縁膜と、
    前記トンネル絶縁膜上に設けられた電荷蓄積部材と、
    前記電荷蓄積部材上に設けられたコントロールゲート電極と、
    を備え、
    上下方向における前記アクティブエリアの中間部分の幅は、前記中間部分よりも上方の部分の幅及び前記中間部分よりも下方の部分の幅よりも細いことを特徴とする半導体記憶装置。
  2. 前記アクティブエリアの両方の側面は、前記中間部分において凹んでいることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記アクティブエリアの形状は、幅方向に関して非対称であることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記アクティブエリアが延びる方向において、前記アクティブエリアの前記コントロールゲート電極の直下域を挟むようにして形成され、導電型が前記アクティブエリアの導電型とは異なる不純物拡散領域をさらに備え、
    前記アクティブエリアの幅が最小となる位置は、前記不純物拡散領域よりも下方に位置していることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記半導体基板の上層部分の他の一部に設けられ、前記上層部分を半導体領域に区画する他の素子分離絶縁体と、
    前記半導体領域の直上域の一部に設けられたゲート電極と、
    前記半導体領域と前記ゲート電極との間に設けられ、前記トンネル絶縁膜よりも厚いゲート絶縁膜と、
    前記半導体領域の上部における前記ゲート電極の直下域を挟む領域に設けられた一対のソース・ドレイン領域と、
    を備え、
    前記半導体領域における上部よりも下方の部分の幅は、前記上部の幅よりも細いことを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
JP2009212793A 2009-09-15 2009-09-15 半導体記憶装置 Pending JP2011066038A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009212793A JP2011066038A (ja) 2009-09-15 2009-09-15 半導体記憶装置
KR1020100020315A KR101110403B1 (ko) 2009-09-15 2010-03-08 반도체 기억 장치
US12/725,848 US8860121B2 (en) 2009-09-15 2010-03-17 Semiconductor device having upper layer portion of semiconductor substrate divided into a plurality of active areas

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009212793A JP2011066038A (ja) 2009-09-15 2009-09-15 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2011066038A true JP2011066038A (ja) 2011-03-31

Family

ID=43729645

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009212793A Pending JP2011066038A (ja) 2009-09-15 2009-09-15 半導体記憶装置

Country Status (3)

Country Link
US (1) US8860121B2 (ja)
JP (1) JP2011066038A (ja)
KR (1) KR101110403B1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8686492B2 (en) * 2010-03-11 2014-04-01 Spansion Llc Non-volatile FINFET memory device and manufacturing method thereof
JP2012160567A (ja) * 2011-01-31 2012-08-23 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012174992A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置およびその製造方法
JP2013197482A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
KR102398862B1 (ko) 2015-05-13 2022-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974189A (ja) * 1995-09-06 1997-03-18 Sharp Corp 半導体装置の製造方法
WO2005041307A1 (ja) * 2003-10-23 2005-05-06 Fujitsu Limited 半導体装置と半導体装置の製造方法
JP2005340579A (ja) * 2004-05-28 2005-12-08 Sharp Corp 半導体装置、半導体製造方法、半導体製造装置および携帯情報端末機器
JP2006269814A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2008118007A (ja) * 2006-11-07 2008-05-22 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2008186838A (ja) * 2007-01-26 2008-08-14 Toshiba Corp 半導体装置、その製造方法及び不揮発性半導体記憶装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3320335B2 (ja) * 1997-05-30 2002-09-03 キヤノン株式会社 光電変換装置及び密着型イメージセンサ
DE10131237B8 (de) * 2001-06-28 2006-08-10 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP4746835B2 (ja) * 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100553706B1 (ko) * 2004-02-17 2006-02-24 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
JP2005285818A (ja) 2004-03-26 2005-10-13 Toshiba Corp 半導体装置およびその製造方法
JP2006186073A (ja) 2004-12-27 2006-07-13 Toshiba Corp 半導体装置およびその製造方法
JP2006286720A (ja) 2005-03-31 2006-10-19 Toshiba Corp 半導体装置およびその製造方法
JP4649265B2 (ja) * 2005-04-28 2011-03-09 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP4886219B2 (ja) 2005-06-02 2012-02-29 株式会社東芝 半導体装置およびその製造方法
JP2006351789A (ja) * 2005-06-15 2006-12-28 Toshiba Corp 半導体集積回路装置
JP4316540B2 (ja) * 2005-06-24 2009-08-19 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US7902597B2 (en) * 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same
JP2007299975A (ja) 2006-05-01 2007-11-15 Renesas Technology Corp 半導体装置およびその製造方法
KR100762912B1 (ko) * 2006-09-30 2007-10-08 주식회사 하이닉스반도체 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및그의 제조방법
JP2008205187A (ja) 2007-02-20 2008-09-04 Sharp Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2009252774A (ja) * 2008-04-01 2009-10-29 Toshiba Corp 半導体記憶装置およびその製造方法
KR101113794B1 (ko) * 2008-08-04 2012-02-27 주식회사 하이닉스반도체 반도체 장치 제조 방법
JP2010040994A (ja) * 2008-08-08 2010-02-18 Toshiba Corp 半導体記憶装置、及びその製造方法
JP2010147414A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974189A (ja) * 1995-09-06 1997-03-18 Sharp Corp 半導体装置の製造方法
WO2005041307A1 (ja) * 2003-10-23 2005-05-06 Fujitsu Limited 半導体装置と半導体装置の製造方法
JP2005340579A (ja) * 2004-05-28 2005-12-08 Sharp Corp 半導体装置、半導体製造方法、半導体製造装置および携帯情報端末機器
JP2006269814A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2008118007A (ja) * 2006-11-07 2008-05-22 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2008186838A (ja) * 2007-01-26 2008-08-14 Toshiba Corp 半導体装置、その製造方法及び不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR101110403B1 (ko) 2012-02-24
US8860121B2 (en) 2014-10-14
KR20110030261A (ko) 2011-03-23
US20110062509A1 (en) 2011-03-17

Similar Documents

Publication Publication Date Title
JP4758625B2 (ja) 半導体装置
JP5985293B2 (ja) 半導体装置および半導体装置の製造方法
US7518915B2 (en) Nonvolatile semiconductor storage device
TWI591831B (zh) 非揮發性記憶體裝置及其製造方法
JP2008034825A (ja) 不揮発性メモリ素子、その動作方法及びその製造方法
US10115809B2 (en) Semiconductor memory device and method of manufacturing the same
US8409949B2 (en) Non-volatile semiconductor memory device and method of manufacturing the same
JP2009054941A (ja) 半導体装置及び半導体記憶装置
KR101110403B1 (ko) 반도체 기억 장치
JP2006093230A (ja) 不揮発性半導体記憶装置
US9634102B2 (en) Nonvolatile memory devices having single-layered floating gates
JP2019117913A (ja) 半導体装置およびその製造方法
JP2011054658A (ja) 不揮発性半導体記憶装置
US9012969B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
JP2018110141A (ja) 半導体装置およびその製造方法
JP4758951B2 (ja) 半導体装置
KR100763918B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
US20110198682A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US10446568B2 (en) Semiconductor memory and semiconductor memory manufacturing method
KR102075004B1 (ko) 비휘발성 메모리 장치
US20080157163A1 (en) EEPROM device and method of forming the same
JP2010034289A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2007335750A (ja) 半導体記憶装置
US20240136419A1 (en) Semiconductor device
JP2006196622A (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110916

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130624

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140204