KR100996172B1 - 저항성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 저항성 메모리 소자 및 그 제조 방법에 관한 것으로서, 본 발명의 저항성 메모리 소자는, 기판상의 절연막; 상기 절연막을 관통하면서 상기 절연막 상부로 일부가 돌출되고, 상기 돌출된 부분의 가장자리에 첨점을 갖는 제1 전극 플러그; 상기 절연막 상에 위치하면서 상기 제1 전극 플러그를 덮는 저항층; 및 상기 저항층 상의 제2 전극을 포함하고, 상술한 본 발명에 의한 저항성 메모리 소자 및 그 제조 방법은, 산소 공공 필라멘트가 규칙적으로 생성될 수 있는 소자 구조를 제안함으로써 메모리 소자의 특성 분포를 균일하게 할 수 있다.
저항성 메모리 소자, ReRAM, 산소 공공 필라멘트, 전극 플러그, 첨점

Description

저항성 메모리 소자 및 그 제조 방법{RESISTIVE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 비휘발성의 ReRAM(Resistive Random Access Memory) 소자와 같이 저항 변화를 이용하는 저항성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 디램과 플래쉬 메모리를 대체할 수 있는 차세대 메모리 소자에 대한 연구가 활발히 수행되고 있다.
이러한 차세대 메모리 소자 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭(switching)하는 특성을 이용하는 저항성 메모리 소자이다.
이와 같은 저항성 메모리 소자의 구조 및 상기의 스위칭 기작(mechanism)을 간략히 설명하면 다음과 같다.
일반적으로 저항성 메모리 소자는 상하부 전극과, 상하부 전극 사이에 위치 하는 저항층을 포함하는 구조를 가지며, 저항층으로는 이원 산화물(binary oxide) 또는 페로브스카이트(perovskite) 계열의 물질이 이용되고 있다. 상기의 상하부 전극에 소정 바이어스가 인가되면 인가되는 바이어스에 따라서 상기 저항층 내에 산소 공공 필라멘트(oxygen vacancy filament)가 생성되거나 이미 생성된 산소 공공 필라멘트가 사라지게 된다. 여기서, 산소 공공 필라멘트는 전류 통로(current path)로 작용하는 것으로서, 산소 공공 필라멘트가 생성되는 경우 저항이 낮은 셋(set) 상태를 나타내고, 산소 공공 필라멘트가 사라지는 경우 저항이 높은 리셋(reset) 상태를 나타내게 된다.
최근에는 리셋 전류(Ireset)를 감소시키기 위하여 하부 전극을 플러그(plug) 형태로 만들어 저항층과의 접촉 면적을 감소시키는 기술도 제안되었으며, 이는 2005년 IEEE의 논문 "Multi-layer Cross-point Binary Oxide Resistive Memory(OxPRAM) for Post-NAND Storage Application" 등에 개시되어 있다.
그러나, 이와 같은 저항성 메모리 소자에서는 상기의 산소 공공 필라멘트가 불규칙하게 생성되기 때문에, 메모리 소자의 특성 분포(예를 들어, 셋/리셋 상태의 전압/전류 분포)가 균일하지 않은 문제점이 있다. 이러한 문제점은 소자가 소형화되면서 더욱 심화되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 산소 공공 필라멘트가 규칙적으로 생성될 수 있는 소자 구조를 제안함으로써 메모리 소자의 특성 분포를 균일하게 할 수 있는 저항성 메모리 소자 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 저항성 메모리 소자는, 기판상의 절연막; 상기 절연막을 관통하면서 상기 절연막 상부로 일부가 돌출되고, 상기 돌출된 부분의 가장자리에 첨점을 갖는 제1 전극 플러그; 상기 절연막 상에 위치하면서 상기 제1 전극 플러그를 덮는 저항층; 및 상기 저항층 상의 제2 전극을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 저항성 메모리 소자의 제조 방법은, 기판상에 절연막을 형성하는 단계; 상기 절연막 내에 상기 절연막을 관통하면서 표면에 디싱이 발생된 제1 전극 플러그를 형성하는 단계; 상기 절연막의 일부를 제거하여 상기 제1 전극 플러그 일부를 돌출시키는 단계; 상기 제1 전극 플러그를 덮는 저항층을 형성하는 단계; 및 상기 저항층 상에 제2 전극을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 저항성 메모리 소자 및 그 제조 방법은, 산소 공공 필라멘트가 규칙적으로 생성될 수 있는 소자 구조를 제안함으로써 메모리 소자의 특성 분포를 균일하게 할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a는 본 발명의 일실시예에 따른 저항성 메모리 소자를 나타내는 단면도이다. 특히, 본 도면은 저항성 메모리 소자에서 플러그 형태의 하부 전극을 이용하는 경우를 나타내고 있다.
도1a에 도시된 바와 같이, 본 발명의 일실시예에 따른 저항성 메모리 소자는, 소정의 하부 구조물이 형성된 기판(미도시됨) 상의 절연막(11), 절연막(11)을 관통하여 기판과 접속되는 플러그 형태의 하부 전극(12), 절연막(11) 상에 위치하면서 하부 전극(12)을 덮는 저항층(13) 및 저항층(13) 상의 상부 전극(14)을 포함한다.
특히, 하부 전극(12)은 절연막(11)의 상부로 일부가 돌출되고("A" 참조), 그 돌출된 부분의 가장자리는 뾰족하게 돌출된 첨점("B" 참조)을 갖는다. 그에 따라, 상기 가장자리에 의하여 둘러싸이는 하부 전극(12)의 중앙부는 오목하게 함몰된 형상("C" 참조)을 갖는다. 도1a의 우측 도면은 이와 같은 하부 전극(12)의 형상을 좀 더 명확히 나타내기 위한 사시도로서, 하부 전극(12)이 원통형으로 형성되어 있는 경우를 나타내고 있다.
절연막(11)은 단일막 또는 복수의 막이 적층된 다층막으로 이루어질 수 있으며, 산화막, 질화막 또는 산화막 및 질화막이 조합된 막으로 이루어질 수 있다. 또한, 하부 전극(12) 및 상부 전극(14)은 금속막으로 이루어질 수 있고, 저항층(13)은 이원 산화물(예를 들어, MgO, ZnO, TiO2, NiO, SiO2 Nb2O5, HfO2 등)이나 페로브스카이트 계열의 물질(예를 들어, PCMO(PrCaMnO3), LCMO(LaCaMnO3) 등)로 이루어질 수 있다.
이와 같은 저항성 메모리 소자의 동작을 도1b에 도시된 종래 기술에 따른 저항성 메모리 소자와 비교하여 보면 다음과 같다.
도1b에 도시된 바와 같이, 종래 기술에 따른 저항성 메모리 소자는 절연막(110), 절연막(110)을 관통하여 기판과 접속되는 플러그 형태의 하부 전극(120), 절연막(110) 상에 위치하면서 하부 전극(120)을 덮는 저항층(130) 및 저항층(130) 상의 상부 전극(140)을 포함하되, 하부 전극(120)이 절연막(110) 내부에 매립된 구조를 갖는다.
도1b에 도시된 소자에서는, 하부 전극(120)과 접하는 저항층(130)의 어느 부분에서라도 산소 공공 필라멘트(f2)가 생성될 수 있기 때문에, 산소 공공 필라멘트(f2)가 불규칙하게 생성되고 그에 따라 메모리 특성 분포가 균일하지 않게 된다.
반면, 도1a에 도시된 소자에서는, 절연막(11) 상부로 돌출된 하부 전극(12) 가장자리의 첨점(B)에 전압이 집중되기 때문에, 첨점(B)이 위치하는 부분의 저항층(13)에 산소 공공 필라멘트(f1)가 생성된다. 따라서, 산소 공공 필라멘트(f1)의 생성을 규칙적으로 제어할 수 있고 그에 따라 메모리 특성 분포를 균일하게 할 수 있다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 저항성 메모리 소자의 제조 방법을 나타내는 공정 단면도이다.
도2a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 절연막(21)을 형성한다. 이때, 본 실시예에서는 제1 산화막(21a), 질화막(21b) 및 제2 산화막(21c)이 적층된 절연막(21)을 이용하나, 이에 한정되는 것은 아니다. 상기의 적층 순서를 바꾸어 질화막/산화막/질화막이 순차적으로 적층된 절연막을 이용하거나 서로 다른 식각 선택비를 갖는 2층의 절연막 또는 단층의 절연막을 이용하여도 무방하다.
도2b에 도시된 바와 같이, 절연막(21)을 선택적으로 식각하여 절연막(21) 내에 기판을 노출시키는 하부전극영역(D)을 형성한다. 이때, 하부전극영역(D)은 홀 타입(hole type)으로 형성될 수도 있다.
도2c에 도시된 바와 같이, 하부전극영역(D)이 형성된 결과물의 전체 구조 상에 하부전극영역(D)을 충분히 매립하는 두께로 하부전극용 도전막(예를 들어, 금속막)(22)을 형성한다. 여기서, 하부전극용 도전막은 금속막(예를 들어, W)으로 이루어질 수 있다.
도2d에 도시된 바와 같이, 제2 산화막(21c)이 드러날 때까지 하부전극용 도전막(22)을 에치백(etch back)하여 하부전극(22a)을 형성하되, 에치백 타겟을 적절히 조절하여 하부전극(22a) 표면이 제2 산화막(21c)에 비하여 낮아지게 하면서 하부전극(22a)의 표면에 가장자리에 비하여 중앙부가 오목하게 함몰되는 디싱(dishing)을 발생시킨다("E" 참조). 이와 같은 에치백 공정은 수십 mT의 압력에서 SF6/O2/Ar 분위기 또는 Cl2/Ar 분위기에서 수행되는 것이 바람직하고, 과도 식각 타겟을 하부전극용 도전막(22) 증착 두께와 실질적으로 동일하게 하여 수행되는 것이 바람직하다.
도2e에 도시된 바와 같이, 제2 산화막(21c)을 제거한다. 제2 산화막(21c)의 제거는 BOE 용액 또는 HF 용액 등을 이용하는 습식 세정으로 용이하게 수행될 수 있다.
본 도면의 공정 결과, 질화막(21b) 상부로 디싱이 발생된 하부전극(22a) 일부가 돌출되며, 상기 디싱의 발생에 의하여 돌출된 하부전극(22a)의 가장자리는 뾰족하게 돌출된 첨점("F" 참조)을 갖고 중앙부는 오목하게 함몰된 형상("G" 참조)을 갖는다.
한편, 상기 도2e의 제2 산화막(21c) 제거 공정은 절연막(21)이 제1 산화막(21a), 질화막(21b) 및 제2 산화막(21c)과 같이 적층된 구조를 갖는 경우에 하부전극(22a)을 용이하게 돌출시키기 위하여 수행되는 것으로서 이에 한정되는 것은 아니다. 본 도면에는 도시되지 않았으나, 절연막이 질화막/산화막/질화막의 적층 구조로 이루어진 경우 최상부의 질화막을 인산을 이용하는 습식 세정으로 제거함으로써 하부전극을 돌출시킬 수 있다. 또한, 절연막이 질화막/산화막 또는 산화막/질화막의 2층 구조로 이루어진 경우에도 최상부의 막을 습식 세정 등으로 용이하게 제거할 수 있다. 또는, 절연막이 산화막 또는 질화막의 단일막으로 이루어지는 경우에도 하부전극이 돌출되는 정도의 깊이를 식각 타겟으로 하는 건식 식각 등으로 하부전극을 돌출시킬 수 있다.
도2f에 도시된 바와 같이, 하부전극(22a)이 형성된 결과물의 전체 구조 상에 저항층으로 이용되는 물질층(이원 산화물층 또는 페로브스카이트 계열의 물질층) 및 상부전극용 도전막을 형성하고, 이를 패터닝함으로써 하부 전극(22a)을 덮는 저항층(23) 및 저항층(23) 상의 상부 전극(24)이 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a는 본 발명의 일실시예에 따른 저항성 메모리 소자를 나타내는 단면도이고, 도1b는 도시된 종래 기술에 따른 저항성 메모리 소자를 나타내는 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 저항성 메모리 소자의 제조 방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 절연막 12 : 하부 전극
13 : 저항층 14 : 상부 전극

Claims (13)

  1. 기판상의 절연막;
    상기 절연막을 관통하면서 상기 절연막 상부로 일부가 돌출되고, 상기 돌출된 부분의 가장자리에 첨점을 갖는 제1 전극 플러그;
    상기 절연막 상에 위치하면서 상기 제1 전극 플러그를 덮는 저항층; 및
    상기 저항층 상의 제2 전극을 포함하고,
    상기 제1 전극 플러그 및 상기 제2 전극에 인가되는 전압에 따라 상기 첨점이 위치하는 부분의 상기 저항층에 산소 공공 필라멘트가 생성되는
    저항성 메모리 소자.
  2. 제1항에 있어서,
    상기 저항층은,
    이원 산화물 또는 페로브스카이트 계열의 물질로 이루어지는
    저항성 메모리 소자.
  3. 삭제
  4. 기판상에 절연막을 형성하는 단계;
    상기 절연막 내에 상기 절연막을 관통하면서 표면에 디싱이 발생되어 가장자리에 첨점을 갖는 제1 전극 플러그를 형성하는 단계;
    상기 절연막의 일부를 제거하여 상기 첨점을 포함한 상기 제1 전극 플러그 일부를 돌출시키는 단계;
    상기 제1 전극 플러그를 덮는 저항층을 형성하는 단계; 및
    상기 저항층 상에 제2 전극을 형성하는 단계를 포함하여,
    상기 제1 전극 플러그 및 상기 제2 전극에 인가되는 전압에 따라 상기 첨점이 위치하는 부분의 상기 저항층에 산소 공공 필라멘트가 생성되도록 하는
    저항성 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 전극 플러그를 형성하는 단계는,
    상기 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 제1 전극 플러그 영역을 형성하는 단계;
    상기 제1 전극 플러그 영역을 포함하는 결과물의 전체 구조 상에 도전막을 형성하는 단계; 및
    상기 절연막이 드러날 때까지 상기 도전막을 에치백하되, 상기 도전막의 표면에 디싱을 발생시키는 단계를 포함하는
    저항성 메모리 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 절연막은, 다층막으로 이루어지고,
    상기 절연막의 일부를 제거하는 단계는,
    상기 다층막 중 최상부의 막을 제거하도록 수행되는
    저항성 메모리 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 최상부의 막과 상기 최상부의 막에 접하는 하부막은, 서로 다른 식각 선택비를 갖는 막으로 이루어지는
    저항성 메모리 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 최상부의 막은 산화막이고, 상기 하부막은 질화막인
    저항성 메모리 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 절연막의 일부 제거 단계는,
    BOE 또는 HF 용액을 이용하는 습식 세정으로 수행되는
    저항성 메모리 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 최상부의 막은 질화막이고, 상기 하부막은 산화막인
    저항성 메모리 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 절연막의 일부 제거 단계는,
    인산 용액을 이용하는 습식 세정으로 수행되는
    저항성 메모리 소자의 제조 방법.
  12. 제5항에 있어서,
    상기 에치백은, 과도 식각 타겟을 상기 도전막의 두께와 실질적으로 동일하게 하여 수행되는
    저항성 메모리 소자의 제조 방법.
  13. 제4항에 있어서,
    상기 저항층은,
    이원 산화물 또는 페로브스카이트 계열의 물질로 이루어지는
    저항성 메모리 소자의 제조 방법.
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