KR100990419B1 - 절연 게이트형 반도체 소자의 제조 방법 - Google Patents

절연 게이트형 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 절연 게이트형 반도체 소자의 제조 방법에 관한 것으로서, 생산성을 저하시키지 않고, 높은 가공 정밀도를 가지는 절연 게이트형 반도체 소자의 제조 방법을 제공한다.
본 발명에서는, 반도체 기판(2)의 상면에, 제1 개구(31a) 및 제2 개구(31b)를 가지는 제1 절연막(31)을 형성하고, 제1 개구(31a) 및 제2 개구(31b) 상에 제2 절연막(32)를 형성한다. 이들의 윗 부분(상측)에 제1 개구(33a)를 가지는 제1 폴리실리콘막(33)과 제2 개구(34a)를 가지는 제2 폴리실리콘막(34)을 형성한다. 그리고, 제1 절연막(31), 제1 폴리실리콘막(33) 및 제2 폴리실리콘막(34)을 마스크로 하여 P형 불순물을 도입하고, 베이스 영역(23), 환형 P형 반도체 영역(25) 및 FLR(26)을 형성한다.

Description

절연 게이트형 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING INSULATED GATE SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자의 제조 방법에 관한 것으로서, 특히, 절연 게이트형 반도체 소자의 제조 방법에 관한 것이다.
절연 게이트형 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Fie1d Effect Transistor)나 절연 게이트형 바이폴러 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)와 같은 절연 게이트형 반도체 소자는, 일반적으로, 고전압 하에서 사용되므로 고내압성(高耐壓性)이 요구되고 있다.
그러므로, 예를 들면, 일본국 특개평 11-204786호 공보에 기재되어 있는 기술과 같이, 고내압성이 우수한 절연 게이트형 반도체 소자를 제공하기 위한 각종 제안이 이루어지고 있다.
절연 게이트형 반도체 소자의 내압성을 향상시키는 방법으로서, 예를 들면, 소자의 외주측에 환형(環形)으로 형성된 필드 리미팅 링(FLR, Field Limiting Ring)을 형성하는 방법이 있다.
이와 같은 FLR을 가지는 절연 게이트형 반도체 소자는, 예를 들면, 다음과 같은 수순으로 제조된다.
도 4A∼도 4E는, FLR을 가지는 MOSFET의 제조 방법을 설명하기 위한 도면이다.
먼저, N형 반도체 영역(51)과 그 배면에 N형 불순물이 도입되어 형성된 N+형 반도체 영역(52)을 가지는 반도체 기판(50)을 준비한다.
다음에, 도 4A에 나타낸 바와 같이, 반도체 기판(50)의 상면, 즉 N형 반도체 영역(51)의 상면에 열산화 등에 의해 제1 실리콘 산화막(53)을 형성한다.
그리고, 도 4B에 나타낸 바와 같이, 제1 실리콘 산화막(53)에 선택적인 에칭을 실시하고, 그 소자 중앙 측에 평면 사각형상의 제1 개구(54)와, 소자 외주측에 제1 개구를 포위하는 복수개의 환형의 제2 개구(55)를 형성한다.
다음에, 도 4C에 나타낸 바와 같이, 제1 개구(54)와 제2 개구(55)에 노출된 반도체 기판(50)의 상면에, 열산화 등에 의해 제2 실리콘 산화막(56)을 형성한다.
또한, 제1 실리콘 산화막(53)과 제2 실리콘 산화막(56)의 상면에, MOCVD에 의해 폴리실리콘막(57)을 형성한 후, 폴리실리콘막(57)에 선택적인 에칭을 행하고, 제2 실리콘 산화막(56)의 상면에 메쉬형의 폴리실리콘막(57)을 형성한다.
이어서, 폴리실리콘막(57) 및 제1 실리콘 산화막(53)을 확산 마스크로 하여, 반도체 기판(50) 상면에 P형 불순물을 도입하고, 도 4D에 나타낸 바와 같이, 반도체 기판(50) 상면 측에, 복수개의 P형 반도체 영역(58)(58a∼58d)을 형성한다.
예를 들면, P형 반도체 영역(58a)은 베이스 영역으로서 기능하고, 반도체 기 판(50)의 중앙 측에 아일랜드형으로 각각 이격된 상태로 형성된다.
또한, P형 반도체 영역(58c, 58d)은 FLR로서 기능하고, 평면적으로 보았을 때, 다수의 베이스 영역(58a)을 에워싸도록 반도체 기판(50)의 외주 에지를 따라 형성된다.
다음에, 폴리실리콘막(57)의 개구(59)에 노출된 제2 실리콘 산화막(56)의 상에, 도 4E)에 나타낸 바와 같이, 제1 레지스트막(60)을 형성한다.
또한, 제1 실리콘 산화막(53)과 제2 개구(55)에 노출된 제2 실리콘 산화막(56)의 상면에 제2 레지스트막(61)을 형성한다.
그리고, 제1 레지스트막(60)과 제2 레지스트막(61)을 마스크로 하여, 반도체 기판(50) 상면에 N형 불순물을 도입하여, P형 반도체 영역(58a)의 외주 측에 N형 반도체 영역(62)을 형성한다.
N형 반도체 영역(62)은 소스 영역으로서 기능한다. 또한, 폴리실리콘막(57)에도 N형 불순물이 도입되고, 도전성이 부여된다. 이에 따라, 폴리실리콘막(57)은 게이트 전극으로서 기능한다.
이어서, 반도체 기판(50) 상면의 제1 레지스트막(60), 제2 레지스트막(61) 및 제2 실리콘 산화막(56)을 제거한다.
그리고, 폴리실리콘막(57)(게이트 전극)의 개구(59)에 P형 반도체 영역(58a)(베이스 영역) 및 N형 반도체 영역(62)(소스 영역)의 상면을 노출시킨다.
다음에, 반도체 기판(50)의 한쪽의 주면(主面)에 MOCVD 등을 이용하여 BPSG(보론 포스포러스 실리케이트 글래스: Boro-Phospho-Silicate-Glass) 등으로 이루어지는 절연막을 형성한다.
그리고, 이 절연막에 선택적으로 에칭을 행하여, P형 반도체 영역(58a)(베이스 영역) 및 N형 반도체 영역(62)(소스 영역)으로 통하는 개구를 형성한다.
그 후, 이 개구를 통해 P형 반도체 영역(58a)(베이스 영역) 및 N형 반도체 영역(62)(소스 영역)에 전기적으로 접속되는 소스 전극을 형성한다.
또한, 반도체 기판(50)의 하면에, 드레인 영역으로서 기능하는 N+형 반도체 영역(52)에 전기적으로 접속된 드레인 전극을 형성한다. 이에 따라, MOSFET이 완성된다.
그런데, 이와 같은 FLR을 가지는 MOSFET의 제조 방법에서는, 제1 실리콘 산화막(53)을 불순물 확산의 마스크로 이용하고 있으므로, 제1 실리콘 산화막(53)은 두껍게 형성되어 있다.
그러므로, 제1 실리콘 산화막(53)을 에칭하여 제1 개구 및 제2 개구(54 및 55)를 형성하는 방법으로서, 상대적으로 큰 에칭 스피드를 얻을 수 있는 습식 에칭법이 이용되고 있다.
그러나, 습식 에칭법으로 제1 개구 및 제2 개구(54 및 55)를 형성하면, 제1 개구 및 제2 개구(54 및 55)를 빨리 형성할 수는 있지만, 높은 가공 정밀도를 얻을 수 없다.
즉, 제1 개구 및 제2 개구(54 및 55)를 원하는 위치에 원하는 폭으로 양호한 재현성으로 형성하는 것은 곤란하였다.
이와 같이, 제1 실리콘 산화막(53)의 제1 개구 및 제2 개구(54 및 55)의 폭에 편차가 생기면, 제1 실리콘 산화막(53)을 마스크로 하여 형성되는 P형 반도체 영역(58c, 58d)(FLR)의 폭, 및 인접하는 FLR과의 간격에 편차가 생긴다.
FLR의 폭이나 간격은, MOSFET의 내압에 큰 영향을 끼치므로. 그 치수에 편차가 생기는 것은 바람직하지 않다.
한편, 건식 에칭법으로 제1 개구 및 제2 개구(54 및 55)를 형성하면 높은 가공 정밀도를 얻을 수 있지만, 에칭에 시간이 필요하여, 생산성이 저하되므로 실용적이지 않다.
이와 같은 문제는, IGBT에서도 마찬가지이다.
본 발명은, 전술한 문제점을 감안하여 이루어진 것이며, 생산성을 저하시키지 않고, 높은 가공 정밀도를 가지는 절연 게이트형 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 생산성을 저하시키지 않고, 원하는 가로 폭 및 간격을 가지는 FLR를 구비하는 절연 게이트형 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 절연 게이트형 반도체 소자의 제조 방법은, 반도체 기체에 불순물을 도입하여, 그 표면 영역에 반도체 영역을 형성하는 단계를 가지는 절연 게이트형 반도체 소자의 제조 방법으로서,
상기 반도체 기판의 한쪽의 주면에, 상기 불순물의 도입을 저지 가능한 두께의 제1 절연막을 형성하고, 형성된 제1 절연막을 선택적으로 습식 에칭하여, 상기 반도체 기판의 한쪽의 주면에, 개구부를 가지는 제1 절연막을 형성하는 제1 절연막 형성 단계와,
상기 제1 절연막의 개구부에, 상기 제1 절연막보다 얇고, 상기 불순물을 도입 가능한 두께의 제2 절연막을 형성하는 제2 절연막 형성 단계와,
상기 제1 절연막 및 상기 제2 절연막의 한쪽의 주면에, 상기 불순물의 도입을 저지 가능하며 게이트 전극을 구성하는 재료로 이루어지는 게이트 전극 구성 막 을 형성하고, 형성된 게이트 전극 구성 막을 선택적으로 건식 에칭하여, 상기 제1 절연막 및 상기 제2 절연막의 한쪽의 주면에, 개구부를 가지는 게이트 전극 구성 막을 형성하는 게이트 전극 구성 막 형성 단계와,
상기 제1 절연막 및 상기 게이트 전극 구성 막을 마스크로 하여, 상기 마스크의 개구부로부터 상기 반도체 기판에 불순물을 도입하고, 상기 반도체 기판의 표면 영역에 반도체 영역을 형성하는 반도체 영역 형성 단계를 포함하고,
상기 게이트 전극 구성 막 형성 단계에서는, 상기 마스크의 개구부가 상기 게이트 전극 구성 막의 개구부가 되도록, 상기 게이트 전극 구성 막을 형성하는 것을 특징으로 한다.
상기 게이트 전극 구성 막 형성 단계에서는, 상기 제2 절연막의 한쪽의 주면에 제1 개구부를 가지는 제1 게이트 전극 구성 막을 형성하고, 또한 상기 제1 절연막의 개구부의 벽면을 덮도록 설치된 제2 개구부를 가지는 제2 게이트 전극 구성 막을 형성해도 된다.
상기 반도체 기판은 제1 도전형의 제1 반도체 영역을 가지고,
상기 반도체 영역 형성 단계에서는, 상기 제1 반도체 영역의 표면 영역에 형성된 복수개의 제2 도전형의 제2 반도체 영역을 형성하고, 또한 상기 제1 반도체 영역의 표면 영역에 상기 복수개의 제2 반도체 영역을 에워싸도록 환형으로 형성된 제2 도전형의 환형 반도체 영역을 형성해도 된다.
상기 반도체 영역 형성 단계에서는, 상기 제1 게이트 전극 구성 막의 개구부에 제2 도전형의 불순물을 도입하여 상기 제2 반도체 영역을 형성하고, 또한 상기 제2 게이트 전극 구성 막의 개구부에 제2 도전형의 불순물을 도입하여 상기 환형 반도체 영역을 형성해도 된다.
예를 들면, 상기 환형 반도체 영역의 폭을 L1, 상기 제1 절연막의 개구부의 폭을 L2, 도입된 상기 불순물의 확산 폭을 L3로 했을 때, L2 > L1-2L3의 관계를 만족시킨다.
예를 들면, 상기 제1 절연막의 개구부의 벽면에 설치된 상기 제2 게이트 전극 구성 막의 폭을 L4로 했을 때, L2 - 2L4 + 2L3 = L1의 관계를 만족시킨다.
상기 환형 반도체 영역은, 예를 들면, 필드 리미팅 링이다.
상기 게이트 전극 구성 막 형성 단계에서는, 상기 제1 절연막 및 상기 제2 절연막의 한쪽의 주면에, 개구부를 가지는 폴리실리콘막을 형성하고,
상기 반도체 영역 형성 단계에서는, 상기 제1 절연막 및 상기 폴리실리콘막을 마스크로 하여, 상기 반도체 기판의 표면 영역에 반도체 영역을 형성하고, 또한 상기 폴리실리콘막에 도전성을 부여해도 된다.
상기 제2 개구부는, 형성해야 할 필드 리미팅 링의 가로폭에 비해 상대적으로 큰 가로폭을 가지도록 형성해도 된다.
본 발명에 의하면, 생산성을 저하시키지 않고, 높은 가공 정밀도를 가지는 절연 게이트형 반도체 소자의 제조 방법을 제공할 수 있다.
(실시예1)
이하, 본 발명의 절연 게이트형 반도체 소자의 제조 방법에 대하여, 필드 리미팅 링(FLR)을 가지는 절연 게이트형 전계 효과 트랜지스터(MOSFET)를 제조하는 경우를 예를 들어 설명한다.
먼저, 본 발명의 제조 방법에 의해 형성되는 MOSFET에 대하여 설명한다. 도 1에 MOSFET(1)의 단부의 부분 단면도를 나타낸다. 도 2에 반도체 기판(2)의 단부의 평면도를 나타낸다.
도 1에 나타낸 바와 같이, MOSFET(1)은, 반도체 기판(2)과, 게이트 절연막(3)과, 게이트 전극(4)과, 소스 전극(5) 및 드레인 전극(6)을 구비하고 있다.
반도체 기판(2)은, 제1 반도체 영역으로서의 드리프트 영역(21)과, 드레인 영역(22)과, 제2 반도체 영역으로서의 베이스 영역(23)과, 소스 영역(24)과, 환형 P형 반도체 영역(25)과, 환형 반도체 영역으로서의 필드 리미팅 링(FLR)(26)을 가지고 있다.
드리프트 영역(21)은, 제1 도전형, 예를 들면, 인(P), 비소(As) 등의 N형의 불순물을 포함하는, N형 실리콘 반도체 영역으로 구성되어 있다.
그리고, 드리프트 영역(21)은, 실리콘에 한정되지 않고, 갈륨-비소, 갈륨-질소, 실리콘-게르마늄 등의 화합물 반도체로 구성되어 있어도 된다.
드리프트 영역(21)은, 그 한쪽의 주면, 예를 들면, 상면이 반도체 기판(2)의 한쪽의 주면(상면)을 구성한다.
드레인 영역(22)은, 드리프트 영역(21)의 다른 쪽의 주면, 예를 들면, 하면에 형성되어 있다. 드레인 영역(22)은, 드리프트 영역(21)과 동일한 도전형을 가 지고, 드리프트 영역(21)보다 높은 불순물 농도를 가진다.
그러므로, 드레인 영역(22)은, 드리프트 영역(21)보다 상대적으로 불순물 농도의 높은 N+형의 반도체 영역으로 구성되어 있다.
드레인 영역(22)은, 그 하면이 반도체 기판(2)의 하면을 구성하고, 드레인 전극(6)과 전기적으로 접속되어 있다.
그리고, 드리프트 영역(21) 및 드레인 영역(22)은, N형의 실리콘 반도체 기판의 하면으로부터 N형의 불순물을 도입함으로써 형성된다. 또한, 드리프트 영역(21) 및 드레인 영역(22)은, 실리콘 반도체 영역 상에 N형 불순물을 포함하는 실리콘층을 에피택셜(epitaxial) 성장시킴으로써 형성된다.
베이스 영역(23)은, 드리프트 영역(21)의 표면 영역에 형성되어 있다.
베이스 영역(23)은, 제2 도전형, 예를 들면, 붕소(B), 갈륨(Ga) 등의 P형의 불순물을 확산시켜 형성된, P형의 반도체 영역으로 구성되어 있다.
베이스 영역(23)은, 그 상면이 반도체 기판(2)의 상면을 구성하고, 소스 전극(5)과 전기적으로 접속되어 있다.
또한, 베이스 영역(23)은, 도 2에 나타낸 바와 같이, 소자 중앙 측에 복수개 형성되어 있다.
베이스 영역(23)은, 대략 정사각형의 평면 형상을 가지도록 형성되어 있다.
복수개의 베이스 영역(23)은, 서로 섬형상으로 분산되어 배치되고, 인접하는 베이스 영역(23)끼리의 간격이 동일하게 되도록 형성되어 있다.
소스 영역(24)은, 각 베이스 영역(23) 내의 표면 영역에 각각 형성되어 있다.
소스 영역(24)은, 베이스 영역(23)의 외주 에지를 따라 환형으로 형성되어 있다.
소스 영역(24)은, 드리프트 영역(21)보다 불순물 농도가 높은 N형 불순물을 확산시켜 형성된, N+형의 반도체 영역으로 구성되어 있다.
소스 영역(24)은, 베이스 영역(23)과 마찬가지로, 그 상면이 반도체 기판(2)의 상면을 구성하고, 소스 전극(5)과 전기적으로 접속되어 있다.
환형 P형 반도체 영역(25)은, 드리프트 영역(21)의 표면 영역에 형성되어 있다. 환형 P형 반도체 영역(25)은, 복수개의 소스 영역(24)을 둘러싸도록, 반도체 기판(2)의 외주 에지를 따라 환형으로 형성되어 있다.
환형 P형 반도체 영역(25)은, P형 불순물을 확산시켜서 형성된, P형의 반도체 영역으로 구성되어 있다.
환형 P형 반도체 영역(25)은, 그 상면이 반도체 기판(2)의 상면을 구성하고, 소스 전극(5)과 전기적으로 접속되어 있다.
FLR(필드 리미팅 링)(26)은, 드리프트 영역(2l)의 표면 영역에 형성되어 있다.
FLR(26)은, 환형 P형 반도체 영역(25)을 둘러싸도록, 반도체 기판(2)의 외주 에지를 따라 환형으로 형성되어 있다.
FLR(26)은, P형 불순물을 확산시켜 형성된, P형의 반도체 영역으로 구성되어 있다.
FLR(26)은, 그 상면이 반도체 기판(2)의 상면을 구성하지만, 환형 P형 반도체 영역(25)과는 상이하여, 소스 전극(5)과 전기적으로 접속되어 있지 않다.
즉, FLR(26)은 전기적으로 플로팅(floating)된 상태로 되어 있다. 또한, 도 1에 나타낸 바와 같이, 본 실시예에서는, 2개의 FLR(26)이 형성되어 있다.
당연한 것으로서, FLR(26)의 개수를 많이 할수록, MOSFET(1)를 고내압화시키는 것이 가능하므로, MOSFET(1)에 필요한 내압에 따라 FLR(26)을 소정수 형성하는 것이 바람직하다.
게이트 절연막(3)은, 실리콘 산화막, 실리콘 질화막 등으로 구성되며, 드리프트 영역(21)의 상면에 배치되어 있다.
게이트 절연막(3)은, 후술하는 채널 형성 영역(27)의 상면을 피복하도록 형성되어 있다.
게이트 전극(4)은, 게이트 절연막(3) 상에 형성되어 있다.
게이트 전극(4)은, 게이트 절연막(3)을 통하여 후술하는 채널 형성 영역(27)과 대향하도록 배치되어 있다.
게이트 전극(4)은, 불순물의 도입을 저지 가능하며 게이트 전극을 구성하는 재료, 예를 들면, 도전성을 부여한 폴리실리콘막으로 형성되어 있다.
게이트 전극(4)과 소스 전극(5)은, 실리콘 산화막, 실리콘 질화막 등으로 구성된 층간 절연막(7)에 의해 전기적으로 절연되어 있다.
이 게이트 전극(4)에 임계값 전압 이상의 게이트 전압이 인가되면, 드리프트 영역(21)과 소스 영역(24) 사이에 있는 베이스 영역(23)의 표면 영역(채널 형성 영역(27))에 채널이 형성되고, 소스 영역(24)으로부터 드리프트 영역(21)에 전류가 흐른다.
채널 형성 영역(27)은, 전술한 바와 같이, 드리프트 영역(21)과 소스 영역(24) 사이에 있는 베이스 영역(23)의 표면 영역에 형성되어 있다.
채널 형성 영역(27)의 상면은 게이트 절연막(3)에 의해 피복되어 있고, 게이트 절연막(3)을 통하여 게이트 전극(4)과 대향하고 있다.
소스 전극(5)은, 반도체 기판(2) 및 층간 절연막(7) 상에 형성되어 있다. 소스 전극(5)은, 알루미늄, 구리 등의 도체로 구성되며, 베이스 영역(23), 소스 영역(24) 및 환형 P형 반도체 영역(25)과 전기적으로 접속되어 있다.
드레인 전극(6)은, 반도체 기판(2)(드레인 영역(22))의 하면에 형성되어 있다.
드레인 전극(6)은, 알루미늄, 니켈, 동 등으로 구성되며, 드레인 영역(22)과 전기적으로 접속되어 있다.
또한, 반도체 기판(2)의 FLR(26)의 상면에는, FLR(26)를 피복하도록, 실리콘 산화막, 실리콘 질화막 등으로 구성된 절연막(8)이 형성되어 있다.
다음에, 이상과 같이 구성된 MOSFET(1)의 제조 방법에 대하여 설명한다. 먼저, 드리프트 영역(21)과 드레인 영역(22)을 가지는 반도체 기판(2)을 준비한다.
이와 같은 반도체 기판(2)는, 예를 들면, n형의 반도체 기판의 하면에, n형 의 불순물(예를 들면, 인)을 불순물 확산 방법, 예를 들면, 일반적인 열확산 방법을 이용하여 확산시킴으로써 형성할 수 있다.
다음에, 도 3A에 나타낸 바와 같이, 반도체 기판 (2)(드리프트 영역(21))의 상면에, 예를 들면, 열산화에 의해 제1 절연막으로서의 제1 실리콘 산화막(31)을 형성한다.
제1 실리콘 산화막(31)은, 후술하는 바와 같이, 확산 마스크로서 사용되므로, 불순물의 도입을 저지 가능한 두께로 형성되어 있다.
제1 실리콘 산화막(31)은, 상대적으로 큰 두께, 즉 건식 에칭에 의해 개구를 형성하면 생산성이 저하될 정도의 두께를 가지는 것이 바람직하다.
이어서, 도 3B에 나타낸 바와 같이, 제1 실리콘 산화막(31)에 선택적으로 습식 에칭을 행하고, 그 소자 중앙 측에 평면 사각형상의 제1 개구(31a)와, 소자 외주측에 제1 개구를 포위하는 복수개의 환형의 제2 개구(31b)를 형성한다.
제1 개구(31a)는, 반도체 기판(2)의 중앙 측에 형성되어 있다.
그러므로, 제1 개구(31a)로부터는, 반도체 기판(2) 상면의 중앙 측이 노출되어 있다.
이 반도체 기판(2) 상면의 중앙 측에는, 후술하는 바와 같이, 베이스 영역(23), 소스 영역(24), 게이트 절연막(3), 게이트 전극(4) 및 환형 P형 반도체 영역(25) 등이 형성된다.
또한, 제2 개구(31b)로부터는, 반도체 기판(2) 상면의 외주측이 노출되어 있다. 이 반도체 기판(2) 상면의 외주측에는, 후술하는 바와 같이, FLR(26)이 형성 된다.
여기서, 제2 개구(31b)는, 도 4A∼도 4C에 나타낸 종래의 제2 개구(55)보다 큰 폭을 가지도록 형성되어 있다.
즉, 제2 개구(31b)는, 형성해야 할 FLR(26)의 가로 폭에 비해 상대적으로 큰 가로 폭을 가지도록 형성된다.
구체적으로는, 제2 개구(31b)의 폭을 L2로 하고, 형성해야 할 FLR(26)의 폭을 L1, P형 반도체 영역의 가로 방향으로의 불순물의 확산폭을 L3로 하면(도 3D 참조), 종래에는, L2 = L1 - 2L3의 관계를 만족시킨다.
그러나, 본 실시예에서는, L2 > L1 - 2L3의 관계를 만족시키도록 한 폭으로 형성한다.
다음에, 도 3C에 나타낸 바와 같이, 제1 개구(31a)와 제2 개구(31b)에 노출된 반도체 기판(2)의 상면에, 예를 들면, 열산화에 의해 제2 실리콘 산화막(32)을 형성한다.
제2 실리콘 산화막(32)은, 게이트 절연막(3)을 구성하는 절연막이다.
제2 실리콘 산화막(32)은, 제1 개구(31a)와 제2 개구(31b)에 노출된 반도체 기판(2)의 상면을 피복한다.
제2 실리콘 산화막(32)은, 제1 실리콘 산화막(31)보다 얇고, 불순물을 도입 가능한 두께로 형성되어 있다.
그리고, 제2 실리콘 산화막(32)을 형성할 때의 가열에 의해, 제1 실리콘 산화막(31)의 두께가 약간 증가한다.
또한, 제1 실리콘 산화막(31)과 제2 실리콘 산화막(32)의 상면에, 불순물의 도입을 저지 가능하며 게이트 전극을 구성하는 재료로 이루어지는 게이트 전극 구성 막, 예를 들면, MOCVD에 의해 폴리실리콘막을 형성한다.
이 후, 폴리실리콘막에 선택적인 건식 에칭을 행하고, 도 3C에 나타낸 바와 같이, 제2 실리콘 산화막(32)의 상면에, 제1 개구(33a)를 가지는 메쉬형의 제1 폴리실리콘막(33)을 형성한다.
또한, 반도체 기판(2)의 외주측에 제2 개구(34a)를 가지는 밴드형의 제2 폴리실리콘막(34)을 형성한다.
그리고, 제1 폴리실리콘막(33)은, 게이트 전극을 형성한다.
제1 개구(33a)는, 종래와 마찬가지로, 베이스 영역(23)을 형성하는 영역에 대응하여 형성되어 있다.
제2 개구(34a)는, FLR(26)을 형성하는 영역에 대응하여 설치되어 있다. 즉, 제2 폴리실리콘막(34)의 내주측은, 제1 실리콘 산화막(31)의 제2 개구(31b)까지 연신하고, 제2 개구(31b)의 벽면을 덮도록, 제2 개구(31b)의 내측면을 따라 형성되어 있다.
그러므로, 제2 폴리실리콘막(34)의 내측 단과, 제1 실리콘 산화막(31)의 제2 개구(31b)의 내측 단 사이에는, 제2 개구(31b)를 따라 제2 폴리실리콘막(34)이 일정한 폭을 가지고 형성되어 있다.
이 폭(제1 실리콘 산화막(31)의 제2 개구(31b)의 벽면에 설치된 제2 폴리실리콘막(34)의 폭)을 L4로 하면, 본 실시예에서는, 다음의 관계를 만족시킨다.
L2 - 2L4 + 2L3 = L1
제1 폴리실리콘막(33)이 메쉬형으로 형성되어 있으므로, 제1 폴리실리콘막(33)의 제1 개구(33a)가 섬 형상(아일랜드형)으로 형성된다.
제1 개구(33a)로부터 제2 실리콘 산화막(32)을 통하여, 반도체 기판(2) 상면의 중앙 측이 노출된다.
제1 개구(33a)로부터 제2 실리콘 산화막(32)를 통하여 노출되는 반도체 기판(2) 상면에는, 후술하는 바와 같이, 베이스 영역(23)과 소스 영역(24)이 형성된다.
이와 같이, 제1 실리콘 산화막(31), 제1 폴리실리콘막(33) 및 제2 폴리실리콘막(34)을 확산 마스크로서 사용한 경우, 확산 마스크의 개구부가 제1 개구(33a) 및 제2 개구(34a)로 되도록, 제1 폴리실리콘막(33) 및 제2 폴리실리콘막(34)을 형성한다.
여기서, 제1 폴리실리콘막(33) 및 제2 폴리실리콘막(34)은, 성막된 폴리실리콘막을 건식 에칭함으로써 형성된다.
그러므로, 습식 에칭으로 형성된 종래의 실리콘 산화막으로 이루어지는 마스크에 비하여, 높은 가공 정밀도를 얻을 수 있고, 제1 개구(33a) 및 제2 개구(34a)를 양호한 재현성으로 형성할 수 있다.
또한, 제1 폴리실리콘막(33)은, 게이트 전극(4)으로서 이용되는 것이며, 원래, 높은 가공 정밀도가 요구되므로, 종래부터 건식 에칭에 의해 형성되고 있다.
그러므로, 폴리실리콘으로 이루어지는 확산 마스크를 형성하기 위하여, 새로 운 단계를 증가시키거나, 에칭 방법을 변경하지 않는다.
또한, 두꺼운 실리콘 산화막에 대해서는 습식 에칭으로 가공하고 있다. 그러므로, FLR(26)의 가공 정밀도를 향상시키도, 생산성은 저하되지 않는다.
다음에, 제1 실리콘 산화막(31), 제1 폴리실리콘막(33) 및 제2 폴리실리콘막(34)을 확산 마스크로 하여, 반도체 기판(2)의 상면에 P형 불순물을 도입한다.
그리고, 도 3D에 나타낸 바와 같이, 반도체 기판(2)의 상면 측(표면 영역)에, P형 반도체 영역을 형성한다.
P형 불순물의 도입은, 예를 들면, 이온 주입과 열확산(드라이브인)을 이용하여 행한다.
P형 불순물은, 제1 실리콘 산화막(31), 제1 폴리실리콘막(33) 및 제2 폴리실리콘막(34)이 형성되어 있는 영역에는 이온 주입되지 않는다.
한편, 제2 실리콘 산화막(32)은 얇기 때문에, P형 불순물의 이온 주입을 저지할 수 없다.
이 결과, 제1 폴리실리콘막(33)의 제1 개구(33a), 및 제2 폴리실리콘막(34)의 제2 개구(34a)가 형성된 부분에 P형 반도체 영역이 형성된다.
이에 따라, 반도체 기판(2)의 표면 영역에, 베이스 영역(23), 환형 P형 반도체 영역(25) 및 FLR(26)이 형성된다.
따라서, 베이스 영역(23)은 반도체 기판(2)의 중앙 측에 아일랜드형으로 각각 이격된 상태로 형성된다.
또한, 환형 P형 반도체 영역(25)은 다수의 베이스 영역(23)을 에워싸도록 반 도체 기판(2)의 외주 에지를 따라 형성된다.
그리고, FLR(26)은 환형 P형 반도체 영역(25)을 에워싸도록 반도체 기판(2)의 외주 에지를 따라 형성된다.
여기서, 전술한 바와 같이, 제1 개구(33a) 및 제2 개구(34a)를 양호한 재현성으로 형성할 수 있으므로, FLR(26)의 폭 및 간격을 원하는 크기로 형성할 수 있다.
그러므로, 내압 특성 등이 우수한, 신뢰성이 높은 MOSFET(1)를 제조할 수 있다.
다음에, 제1 폴리실리콘막(33)의 개구(33a)에 노출된 제2 실리콘 산화막(32) 상에, 도 3E에 나타낸 바와 같이, 제1 레지스트막(35)을 형성한다.
또한, 제1 실리콘 산화막(31), 제2 폴리실리콘막(34)의 제2 개구(34a)에 의해 노출된 제2 실리콘 산화막(32), 및 제2 폴리실리콘막(34)을 덮도록, 제2 레지스트막(36)을 형성한다.
그리고, 제1 레지스트막(35)과 제2 레지스트막(36)을 마스크로 하여, 반도체 기판(2)의 상면에 N형 불순물을 도입하여, 반도체 기판(2)의 표면 영역에 형성된 베이스 영역(23)의 외주측의 표면 영역에 N형 반도체 영역을 형성한다.
N형 불순물의 도입은, 예를 들면, 이온 주입과 열확산(드라이브인)을 이용하여 행한다.
N형 불순물은, 제1 레지스트막(35)과 제2 레지스트막(36)이 형성되어 있는 영역에는 이온 주입되지 않는다.
한편, 제2 실리콘 산화막(32)은 얇기 때문에, 제1 레지스트막(35)으로 덮혀 있지 않은 영역에서는, N형 불순물의 이온 주입을 저지할 수 없다.
이 결과, 베이스 영역(23)의 외주 에지를 따라 환형으로 N형 반도체 영역이 형성된다.
이에 따라, 베이스 영역(23)의 표면 영역에 소스 영역(24)이 형성된다.
또한, 이 N형 불순물의 도입에 의해, 제1 폴리실리콘막(33)에도 N형 불순물이 도입된다.
이에 따라, 제1 폴리실리콘막(33)에 도전성이 부여된다. 이 결과, 폴리실리콘막(33)은 게이트 전극(4)으로서 기능한다.
다음에, 반도체 기판(2)의 상면에 형성된, 제1 실리콘 산화막(31), 제2 실리콘 산화막(32), 제2 폴리실리콘막(34), 제1 레지스트막(35) 및 제2 레지스트막(36)을 제거한다.
이에 따라, 베이스 영역(23), 소스 영역(24), 환형 P형 반도체 영역(25) 및 FLR(26)의 상면을 노출시킨다.
이어서, 반도체 기판(2)의 상면에, 예를 들면, MOCVD에 의해 BPSG(보론 포스포러스 실리케이트 글래스: Boro-Phospho-Silicate-Glass) 등으로 이루어지는 절연막을 형성한다.
그리고, 이 절연막에 선택적으로 에칭을 행하여, 도 3F에 나타낸 바와 같이, 베이스 영역(23), 소스 영역(24) 및 환형 P형 반도체 영역(25)의 상면을 노출시킨다.
또한, 게이트 전극(4)를 덮는 층간 절연막(7)을 형성하고, 또한 FLR(26)을 덮도록, 절연막(8)을 형성한다.
다음에, 노출된 베이스 영역(23), 소스 영역(24) 및 환형 P형 반도체 영역(25)에, 예를 들면, 금속막을 증착시켜서, 이들에 전기적으로 접속되는 소스 전극(5)을 형성한다.
또한, 반도체 기판(2)의 하면에, 예를 들면, 금속막을 증착시켜서, 드레인 영역(22)에 전기적으로 접속된 드레인 전극(6)을 형성한다. 이에 따라, MOSFET(1)가 완성된다.
이상 설명한 바와 같이, 본 실시예에 의하면, 제1 폴리실리콘막(33) 및 제2 폴리실리콘막(34)이 건식 에칭함으로써 형성되어 있다.
그러므로, 높은 가공 정밀도를 가지는 제1 개구(33a) 및 제2 개구(34a)를 양호한 재현성으로 형성할 수 있다.
또한, FLR(26)의 폭 및 간격을 원하는 크기로 형성할 수 있다.
이 결과, 내압 특성 등이 우수한 신뢰성이 높은 MOSFET(1)를 제조할 수 있다.
또한, 제1 폴리실리콘막(33)은, 종래부터 건식 에칭에 의해 형성되고 있으므로, 새로운 단계를 추가하거나, 에칭 방법을 변경할 필요가 없다.
또한, 제1 실리콘 산화막(31)에 대해서는 습식 에칭으로 가공하고 있고, FLR(26)의 가공 정밀도가 향상되어도, 생산성은 저하하지 않는다.
그러므로, 생산성을 저하시키지 않고, 높은 가공 정밀도를 가지는 FLR(26)를 구비하는 MOSFET(1)를 제조할 수 있다.
그리고, 본 발명은, 전술한 실시예에 한정되지 않고, 각종 변형 및 응용이 가능하다. 이하, 본 발명에 적용 가능한 다른 실시예에 대하여 설명한다.
상기 실시예에서는, 반도체 기판(2)의 중앙에 복수개의 베이스 영역(23)이 형성되고, 이것을 에워싸도록 환형 P형 반도체 영역(25) 및 FLR(26)이 형성되어 있는 경우를 예로서 본 발명을 설명하였다.
당연한 것으로서, 본 발명은, P형 불순물의 확산 마스크의 개구부가 제1 개구(33a) 및 제2 개구(34a)가 되도록, 제1 폴리실리콘막(33) 및 제2 폴리실리콘막(34)이 형성되어 있으면 된다. 그러므로, 각종 구조를 가지는 절연 게이트형 반도체 소자에 적용할 수 있다.
예를 들면, FLR(26)이 반도체 기판(2)의 단부에 밴드형으로, 베이스 영역(23)을 둘러싸도록 복수개 형성되어 있어도 된다.
또한, 베이스 영역(23)의 평면 형상을 대략 정사각형으로 하였으나, 형상은 이에 한정되지 않고, 원형 또는 육각형 등이라도 된다.
상기 실시예에서는, 게이트 전극(4)에 폴리실리콘막을 사용한 경우를 예로서 본 발명을 설명하였다.
그러나, 게이트 전극(4)은, 불순물의 도입을 저지 가능하며, 게이트 전극(4)을 형성 가능한 재료, 또한 건식 에칭에 의해 소정 영역에 배치되는 것이면 된다. 그러므로, 게이트 전극(4)은, 폴리실리콘막으로 한정되는 것은 아니다.
상기 실시예에서는, MOSFET(1)의 경우를 예로서 본 발명을 설명하였다. 그 러나, 본 발명은, 이에 한정되지 않고, 예를 들면, 절연 게이트형 바이폴러 트랜지스터(IGBT)에도 적용할 수 있다.
그 외에, 본 발명의 개념은, 전용 컴퓨터 시스템에 한정되지 않는다. 본 발명의 개념은, 통신 기능을 구비한 임의의 전자 장치에 적용할 수 있다.
즉, 컴퓨터를 휴대 단말기(1)로서 기능·동작시키는 컴퓨터 프로그램을 작성하고, 배포하고, 대여하고, 이것을 컴퓨터에 인스톨하여, 휴대 단말기(1)로서 이것을 사용, 양도, 대여 등을 해도 된다.
본 출원은, 2007년 8월 22일자로 일본국 특허청에 출원된 특원 2007-215721을 기초로 하고 있고, 상기 출원의 내용은 본 출원에 포함된다.
도 1은, 본 발명의 실시예의 MOSFET의 단부(端部)의 부분 단면도이다.
도 2는, 반도체 기판의 단부의 평면도이다.
도 3은, MOSFET의 제조 방법을 설명하기 위한 도면이다.
도 4는, 종래의 MOSFET의 제조 방법을 설명하기 위한 도면이다.

Claims (9)

  1. 반도체 기판에 불순물을 도입하여, 상기 반도체 기판의 표면 영역에 반도체 영역을 형성하는 단계를 포함하는 절연 게이트형 반도체 소자의 제조 방법으로서,
    상기 반도체 기판의 한쪽의 주면(主面)에, 상기 불순물의 도입을 저지 가능한 두께의 제1 절연막을 형성하고, 형성된 제1 절연막을 선택적으로 습식 에칭하여, 상기 반도체 기판의 한쪽의 주면에, 개구부를 가지는 제1 절연막을 형성하는 제1 절연막 형성 단계와,
    상기 제1 절연막의 개구부에, 상기 제1 절연막보다 얇고, 상기 불순물을 도입 가능한 두께의 제2 절연막을 형성하는 제2 절연막 형성 단계와,
    상기 제1 절연막 및 상기 제2 절연막의 한쪽의 주면에, 상기 불순물의 도입을 저지 가능하며 게이트 전극을 구성하는 재료로 이루어지는 게이트 전극 구성 막을 형성하고, 형성된 게이트 전극 구성 막을 선택적으로 건식 에칭하여, 상기 제1 절연막 및 상기 제2 절연막의 한쪽의 주면에, 개구부를 가지는 게이트 전극 구성 막을 형성하는 게이트 전극 구성 막 형성 단계와,
    상기 제1 절연막 및 상기 게이트 전극 구성 막을 마스크로 하여, 상기 마스크의 개구부로부터 상기 반도체 기판에 불순물을 도입하고, 상기 반도체 기판의 표면 영역에 반도체 영역을 형성하는 반도체 영역 형성 단계
    를 포함하고,
    상기 게이트 전극 구성 막 형성 단계에서는, 상기 마스크의 개구부가 상기 게이트 전극 구성 막의 개구부로 되도록, 상기 게이트 전극 구성 막을 형성하는, 절연 게이트형 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 전극 구성 막 형성 단계에서는, 상기 제2 절연막의 한쪽의 주면에 제1 개구부를 가지는 제1 게이트 전극 구성 막을 형성하고, 또한 상기 제1 절연막의 개구부의 벽면을 덮도록 설치된 제2 개구부를 가지는 제2 게이트 전극 구성 막을 형성하는, 절연 게이트형 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판은 제1 도전형의 제1 반도체 영역을 가지고,
    상기 반도체 영역 형성 단계에서는, 상기 제1 반도체 영역의 표면 영역에 형성된 복수개의 제2 도전형의 제2 반도체 영역을 형성하고, 또한 상기 제1 반도체 영역의 표면 영역에 상기 복수개의 제2 반도체 영역을 에워싸도록 환형으로 형성된 제2 도전형의 환형 반도체 영역을 형성하는, 절연 게이트형 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 반도체 영역 형성 단계에서는, 상기 제1 게이트 전극 구성 막의 개구부에 제2 도전형의 불순물을 도입하여 상기 제2 반도체 영역을 형성하고, 또한 상기 제2 게이트 전극 구성 막의 개구부에 제2 도전형의 불순물을 도입하여 상기 환형 반도체 영역을 형성하는, 절연 게이트형 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 환형 반도체 영역의 폭을 L1, 상기 제1 절연막의 개구부의 폭을 L2, 도입된 상기 불순물의 확산폭을 L3로 했을 때, L2 > L1 - 2L3의 관계를 만족시키는, 절연 게이트형 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 절연막의 개구부의 벽면에 설치된 상기 제2 게이트 전극 구성 막의 폭을 L4로 했을 때, L2 - 2L4 + 2L3 = L1의 관계를 만족시키는, 절연 게이트형 반도체 소자의 제조 방법.
  7. 제3항에 있어서,
    상기 환형 반도체 영역은 필드 리미팅 링인, 절연 게이트형 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 전극 구성 막 형성 단계에서는, 상기 제1 절연막 및 상기 제2 절연막의 한쪽의 주면에, 개구부를 가지는 폴리실리콘막을 형성하고,
    상기 반도체 영역 형성 단계에서는, 상기 제1 절연막 및 상기 폴리실리콘막을 마스크로 하여, 상기 반도체 기판의 표면 영역에 반도체 영역을 형성하고, 또한 상기 폴리실리콘막에 도전성을 부여하는, 절연 게이트형 반도체 소자의 제조 방법.
  9. 제2항에 있어서,
    상기 제2 개구부는, 형성해야 할 필드 리미팅 링의 가로 폭에 비해 상대적으로 큰 가로폭을 가지도록 형성되는, 절연 게이트형 반도체 소자의 제조 방법.
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