KR100968156B1 - 전원제어회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

전원제어회로 및 이를 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR100968156B1
KR100968156B1 KR1020080123554A KR20080123554A KR100968156B1 KR 100968156 B1 KR100968156 B1 KR 100968156B1 KR 1020080123554 A KR1020080123554 A KR 1020080123554A KR 20080123554 A KR20080123554 A KR 20080123554A KR 100968156 B1 KR100968156 B1 KR 100968156B1
Authority
KR
South Korea
Prior art keywords
signal
supply control
enabled
power
idle
Prior art date
Application number
KR1020080123554A
Other languages
English (en)
Other versions
KR20100064903A (ko
Inventor
이종원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080123554A priority Critical patent/KR100968156B1/ko
Priority to US12/455,784 priority patent/US8085614B2/en
Priority to JP2009144208A priority patent/JP2010135047A/ja
Publication of KR20100064903A publication Critical patent/KR20100064903A/ko
Application granted granted Critical
Publication of KR100968156B1 publication Critical patent/KR100968156B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부와 라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부와 상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하여 공급제어신호로 출력하는 구동부 및 내부 회로에 전원을 공급하기 위한 전원라인과 외부전원 사이에 연결되어 상기 공급제어신호에 응답하여 상기 외부전원의 공급을 제어하는 스위치부를 포함하는 전원제어회로를 제공한다.
딥 파워 다운, 액티브, 프리차지, 누설 전류, 스탠바이

Description

전원제어회로 및 이를 이용한 반도체 메모리 장치{SOURCE CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING IT}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로, 스탠바이(standby) 상태에서 발생되는 누설 전류를 줄일 수 있는 전원제어회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 대형 가전제품에서부터 소형 모바일 제품에 이르기까지 다양한 제품에 탑재되어 사용되고 있다.
도1은 종래의 반도체 메모리 장치의 구성을 도시한 블럭도이다.
종래의 반도체 메모리 장치는 도1에 도시된 바와 같이, 외부전원(VDD)과 접지전원 사이에 연결되어 구동되는 내부 회로(1) 및 딥파워다운 모드신호(SDPD)에 응답하여 외부전원(VDD)의 공급을 제어하는 PMOS트랜지스터(P1)를 포함한다.
내부 회로(1)는 입력버퍼, 커맨드 디코더, 워드라인신호 생성회로, 셀 블럭 및 데이터 패드 등 반도체 메모리 장치 내의 모든 회로를 포함한다.
PMOS트랜지스터(P1)는 딥파워다운모드시 내부 회로(1)에서 발생하는 누설 전 류를 줄이기 위해 외부전원(VDD)과 내부 회로(1) 사이에 구비되어 딥파워다운모드진입시 외부전원(VDD)의 공급을 차단한다. 즉, 딥파워다운모드로 진입하는 경우 딥파워다운 모드신호(SDPD)는 하이레벨이 되어 PMOS트랜지스터(P1)는 턴-오프되므로, 외부전원(VDD)의 공급을 차단한다.
그런데, 최근에는 딥파워다운모드시 발생되는 누설 전류뿐만 아니라 스탠바이 상태에서 발생되는 누설 전류도 점차 문제가 되고 있다. 특히, 반도체 메모리 장치의 동작 속도를 높이기 위해 문턱 전압(threthold)이 낮은 트랜지스터를 사용함에 따라 응답 속도는 개선된 반면, 스탠바이 상태에서 누설 전류는 더욱 증가하게 되었다.
따라서, 본 발명은 스탠바이 상태에서 반도체 메모리 장치의 내부 회로에 전원 공급을 차단함으로써, 컬럼 경로를 제어하는 회로들에 문턱전압이 낮은 스위칭소자를 적용하여 응답속도를 높이면서도 이에 따른 누설 전류의 발생을 감소시킬 수 있도록 한 전원제어회로 및 이를 이용한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부; 라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부; 상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하여 공급제어신호로 출력하는 구동부; 및 내부 회로에 전원을 공급하기 위한 전원라인과 외부전원 사이에 연결되어 상기 공급제어신호에 응답하여 상기 외부전원의 공급을 제어하는 스위치부를 포함하는 전원제어회로를 제공한다.
본 발명에서, 상기 공급제어신호는 리드 동작 구간 또는 라이트 동작 구간에서 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 제어신호 생성부는 모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부와, 라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부와, 상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하는 구동부와, 상기 노드의 신호를 래치하여 상기 공급제어신호를 생성하는 래치부를 포함하여 구성된다.
본 발명에서, 상기 제어신호 생성부는 적어도 하나의 뱅크가 액티브 상태로 진입하는 경우 디스에이블되는 공급제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제어신호 생성부는 상기 아이들신호 및 상기 인에이블신호가 모두 인에이블되는 경우 인에이블되는 공급제어신호를 생성하는 것이 바람직하다.
본 발명에서, 아이들신호 생성부는 액티브 신호 또는 프리차지 신호에 응답하여 상태신호를 생성하는 상태신호 생성부와, 상기 상태신호를 입력받아 상기 아이들신호를 생성하는 제1 논리소자를 포함하여 구성된다.
본 발명에서, 상기 인에이블신호 생성부는 리드-라이트 신호 및 출력종료신호를 입력받아 상기 인에이블신호를 생성하는 제2 논리소자를 포함하여 구성된다.
본 발명에서, 상기 출력종료신호는 리드 동작이 종료된 후 인에이블되는 것이 바람직하다.
본 발명에서, 상기 스위치부는 상기 공급제어신호가 인에이블되는 경우 상기 전원라인에 공급되는 외부전원을 차단하는 것이 바람직하다.
또한, 본 발명은 모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부; 라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부; 상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하여 공급제어신호로 출력하는 구동부; 및 내부회로에 전원을 공급하기 위한 전원라인과 외부전원 사이에 연결되어, 상기 공급제어신호 및 딥파워다운모드 진입시 인에이블되는 딥파워다운 모드신호에 따라 상기 외부전원의 공급을 제어하는 스위치부를 포함하여 구성되는 전원제어회로를 제공한다.
본 발명에서, 상기 공급제어신호는 리드 동작 구간 또는 라이트 동작 구간에서 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 제어신호 생성부는 모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부와, 라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부와, 상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하는 구동부와, 상기 노드의 신호를 래치하여 상기 공급제어신호를 생성하는 래치부를 포함하여 구성된다.
본 발명에서, 상기 제어신호 생성부는 적어도 하나의 뱅크가 액티브 상태로 진입하는 경우 디스에이블되는 공급제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제어신호 생성부는 상기 아이들신호 및 상기 인에이블신호가 모두 인에이블되는 경우 인에이블되는 공급제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제어신호 생성부는 액티브 신호 또는 프리차지 신호에 응답하여 상태신호를 생성하는 상태신호 생성부와, 상기 상태신호를 입력받아 상기 아이들신호를 생성하는 제1 논리소자를 포함하여 구성되다.
본 발명에서, 상기 인에이블신호 생성부는 리드-라이트 신호 및 출력종료신호를 입력받아 상기 인에이블신호를 생성하는 제2 논리소자를 포함하여 구성된다.
본 발명에서, 상기 출력종료신호는 리드 동작이 종료된 후 인에이블되는 것이 바람직하다.
본 발명에서, 상기 스위치부는 상기 공급제어신호 또는 상기 딥파워다운 모드신호가 인에이블되는 경우 상기 전원라인에 공급되는 외부전원을 차단하는 것이 바람직하다.
본 발명에서, 상기 스위치부는 상기 딥파워다운 모드신호 및 상기 공급제어신호 중 적어도 하나가 인에이블되는 경우 인에이블되는 스위치 인에이블신호를 생성하는 스위치 인에이블신호 생성부와, 상기 스위치 인에이블신호에 응답하여 상기 외부전원의 전원라인 공급을 제어하는 스위치소자를 포함하여 구성된다.
또한, 본 발명은 제1 전원라인을 통해 외부전원을 인가받아 구동되는 제1 내부 회로; 제2 전원라인을 통해 상기 외부전원을 인가받아 구동되고, 컬럼경로를 제어하는 제2 내부 회로; 상기 외부전원과 제1 전원라인 사이에 연결되어 딥파워다운모드시 상기 외부전원의 공급을 제어하는 스위치소자; 모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부; 라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부; 상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하여 공급제어신호로 출력하는 구동부; 및 상기 제2 전원라인과 상기 외부전원 사이에 연결되어, 상기 공급제어신호 및 딥파워다운모드 진입시 인에이블되는 딥파워다운 모드신호에 따라 상기 외부전원의 공급을 제어하는 스위치부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 제2 내부 회로는 셀 블럭의 컬럼 경로를 제어하기 위해 사용되는 회로인 것이 바람직하다.
본 발명에서, 상기 전원제어회로는 스탠바이 상태에서 인에이블되는 공급제어신호를 생성하는 제어신호 생성부와, 제2 내부 회로에 전원을 공급하기 위한 제2 전원라인과 외부전원 사이에 연결되어 상기 공급제어신호 또는 딥파워다운 모드신호에 응답하여 상기 외부전원의 공급을 제어하는 스위치부를 포함하여 구성된다.
본 발명에서, 상기 공급제어신호는 리드 동작 구간 또는 라이트 동작 구간에서 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 스위치부는 상기 공급제어신호 또는 상기 딥파워다운 모드신호가 인에이블되는 경우 제2 내부 회로에 공급되는 외부전원을 차단하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
본 실시예에 따른 반도체 메모리 장치는 도2에 도시된 바와 같이, 제어신호 생성부(20)와 제1 스위치부(22)로 구성되는 제1 전원제어회로(2) 및 내부 회로(24)로 구성된다.
제어신호 생성부(20)는 도3에 도시된 바와 같이, 아이들신호 생성부(200), 인에이블신호 생성부(210), 제1 구동부(220), 제1 래치부(230) 및 버퍼부(240)를 포함하여 구성된다.
아이들신호 생성부(200)는 제1 내지 제n 액티브 신호(ACT<1:n>) 및 제1 내지 제n 프리차지 신호(PRE<1:n>)를 입력받아 아이들신호(IDLEB)를 생성하며, 상태신호 생성부(202)와 오아게이트(OR20)를 포함하여 구성된다.
상태신호 생성부(202)는 도4에 도시된 바와 같이, 제1 내지 제n 액티브 신호(ACT<1:n>) 및 제1 내지 제n 프리차지 신호(PRE<1:n>)에 응답하여 노드(nd21)를 구동하는 제2 구동부(204)와, 노드(nd21)의 신호를 래치하는 제2 래치부(206)와, 제2 래치부(206)의 출력신호를 반전시켜 제1 내지 제n 상태신호(CON<1:n>)를 생성하는 인버터(IV27)를 포함하여 구성된다. 여기서, 제1 내지 제n 액티브 신호(ACT<1:n>)는 대응되는 뱅크가 액티브 상태로 진입하는 경우 하이레벨로 인에이 블되는 신호이며, 제1 내지 제n 프리차지 신호(PRE<1:n>)는 대응되는 뱅크가 프리차지되는 경우 하이레벨로 인에이블되는 신호이다. 예를 들어, 제n 뱅크가 액티브 상태인 경우 제n 액티브 신호(ACT<n>)는 하이레벨이고, 제n 프리차지 신호(PRE<n>)는 로우레벨이 되어 제n 상태신호(CON<n>)는 하이레벨이 된다. 반면, 제n 뱅크가 프리차지되는 경우 제n 액티브 신호(ACT<n>)는 로우레벨이고, 제n 프리차지 신호(PRE<n>)는 하이레벨이 되어 제n 상태신호(CON<n>)는 로우레벨이 된다.
이와 같이 구성된 아이들신호 생성부(200)는 적어도 하나의 뱅크가 액티브 상태로 진입하는 경우 하이레벨로 디스에이블되는 아이들신호(IDLEB)를 생성하며, 모든 뱅크가 프리차지되는 경우 로우레벨로 인에이블되는 아이들신호(IDLEB)를 생성한다.
인에이블신호 생성부(210)는 리드-라이트 신호(WTRDB) 및 출력종료신호(OE_ENDP)를 입력받아 부정논리합 연산하여 인에이블신호(ENB)를 생성하는 노아게이트(NR20)를 포함하여 구성된다. 여기서, 리드-라이트 신호(WTRDB)는 라이트 동작시 하이레벨로 천이하고, 리드 동작시 로우레벨로 천이하는 레벨 신호이다. 또한, 출력종료신호(OE_ENDP)는 리드 동작시 모든 데이터가 데이터 패드로 출력된 후 하이레벨로 인에이블되는 신호이다. 따라서, 인에이블신호(ENB)는 라이트 동작이 개시되어 리드-라이트 신호(WTRDB)가 하이레벨이 되거나 리드 동작이 종료되어 출력종료신호(OE_ENDP)가 하이레벨로 인에이블되는 경우 로우레벨로 인에이블된다.
제1 구동부(220)는 아이들신호(IDLEB) 및 인에이블신호(ENB)에 응답하여 노드(nd20)를 풀업 구동하는 풀업 구동부(222)와, 아이들신호(IDLEB)에 응답하여 노 드(nd20)를 풀다운 구동하는 풀다운 구동부(224)를 포함하여 구성된다.
풀업 구동부(222)는 아이들신호(IDLEB)에 응답하여 턴-온되는 PMOS트랜지스터(P20)와, 인에이블신호(ENB)에 응답하여 턴-온되는 PMOS트랜지스터(P21)로 구성된다.
풀다운 구동부(224)는 아이들신호(IDLEB)에 응답하여 턴-온되는 NMOS트랜지스터(N20)로 구성된다.
풀업 구동부(222)는 아이들신호(IDLEB)가 로우레벨로 인에이블되어 PMOS트랜지스터(P20)가 턴-온되고, 인에이블신호(ENB)가 로우레벨로 인에이블되어 PMOS트랜지스터(P21)가 턴-온되는 경우 노드(nd20)를 풀업 구동한다. 좀 더 구체적으로, 라이트 동작시 하이레벨의 리드-라이트 신호(WTRDB)에 의해 인에이블신호(ENB)가 로우레벨이 되고, 모든 뱅크가 프리차지 동작을 수행하게 되어 아이들신호(IDLEB)가 로우레벨이 되어야 노드(nd20)가 풀업된다. 한편, 리드 동작시 모든 뱅크가 프리차지 동작을 수행하게 되어 아이들신호(IDLEB)가 로우레벨이 되고, 리드 동작이 종료되어 하이레벨의 출력종료신호(OE_ENDP)에 의해 인에이블신호(ENB)가 로우레벨이 되어야 노드(nd20)는 풀업된다. 즉, 리드 동작 또는 라이트 동작이 종료되는 경우 인에이블신호(ENB)와 아이들신호(IDLEB)는 모두 로우 인에이블 상태로, 이때, 풀업 구동부(222)는 노드(nd20)를 풀업 구동한다.
한편, 풀다운 구동부(224)는 적어도 하나의 뱅크가 액티브 상태로 진입하여 아이들신호(IDLEB)가 하이레벨로 디스에이블되는 경우 턴-온되는 NMOS트랜지스터(N20)를 통해 노드(nd20)를 풀다운 구동한다. 즉, 반도체 메모리 장치가 액티브 상태에 진입하는 경우 아이들신호(IDLEB)는 하이레벨 상태로, 풀다운 구동부(224)는 노드(nd20)를 풀다운 구동한다.
제1 래치부(230)는 노드(nd20)의 신호를 래치하고, 버퍼부(240)는 제1 래치부(230)의 출력신호를 버퍼링하여 공급제어신호(STB)를 생성한다.
이와 같이 구성된 제어신호 생성부(20)는 반도체 메모리 장치가 액티브 상태로 진입하는 경우 하이레벨의 아이들신호(IDLEB)에 의해 노드(nd20)를 풀다운 구동하여 하이레벨로 디스에이블되는 공급제어신호(STB)를 생성한다. 또한, 리드 동작 또는 라이트 동작이 종료되는 경우 로우레벨의 아이들신호(IDLEB)와 로우레벨의 인에이블신호(ENB)에 의해 노드(nd20)를 풀업 구동하여 로우레벨로 인에이블되는 공급제어신호(STB)를 생성한다. 즉, 제어신호 생성부(20)는 리드 동작 구간 또는 라이트 동작 구간에서 하이레벨로 디스에이블되는 공급제어신호(STB)를 생성하고, 리드 동작 구간 또는 라이트 동작구간이 종료되고, 스탠바이 상태로 진입시 로우레벨로 인에이블되는 공급제어신호(STB)를 생성한다.
제1 스위치부(22)는 도5에 도시된 바와 같이, 외부전원(VDD)과 제1 전원라인(LINE1) 사이에 구비되어 공급제어신호(STB)에 응답하여 외부전원(VDD)이 제1 전원라인(LINE1)에 공급되는 것을 제어하는 NMOS트랜지스터(N22)를 포함한다. 즉, 제1 스위치부(22)는 액티브 상태에서는 제1 전원라인(LINE1)을 통해 내부 회로(24)에 외부전원(VDD)을 공급하는 반면, 스탠바이 상태에서는 제1 전원라인(LINE1)을 통해 내부 회로(24)에 외부전원(VDD)이 공급되는 것을 차단한다.
내부 회로(24)는 반도체 메모리 장치에서 로우 경로와 컬럼 경로를 제어하기 위해 사용되는 다양한 회로들이 포함될 수 있는데, 예를 들어, 셀 블럭의 컬럼 경로를 제어하기 위한 출력인에이블신호 생성부와 활성화된 셀과 데이터를 교환하는 데이터 제어부 등이 포함된다.
이와 같이 구성된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 살펴보되, 액티브 상태 및 스탠바이 상태에 진입하는 경우를 구분하여 살펴보면 다음과 같다.
이하, 반도체 메모리 장치가 액티브 상태에 진입하는 경우를 살펴보면 다음과 같다.
제n 뱅크가 액티브 상태로 진입하는 경우 제n 액티브 신호(ACT<n>)는 하이레벨이 되어 상태신호 생성부(202)는 하이레벨의 제n 상태신호(CON<n>)를 생성한다. 오아게이트(OR20)가 하이레벨의 제n 상태신호(CON<n>)를 입력받아 로우레벨로 디스에이블되는 아이들신호(IDLEB)를 생성하고, 풀다운 구동부(224)의 NMOS트랜지스터(N20)는 이 로우레벨의 아이들신호(IDLEB)에 응답하여 턴-온된다. 이때, 노드(nd20)는 풀다운 구동되어 공급제어신호(STB)는 하이레벨로 디스에이블된다.
제1 스위치부(22)의 NMOS트랜지스터(N22)는 하이레벨의 공급제어신호(STB)에 응답하여 턴-온되므로, 외부전원(VDD)은 제1 전원라인(LINE1)을 통해 내부 회로(24)에 공급된다.
이하, 반도체 메모리 장치가 스탠바이 상태에 진입하는 경우를 살펴보되, 액티브 상태에서 라이트 동작이 수행되고, 스탠바이 상태에 진입하는 경우와, 액티브 상태에서 리드 동작이 수행되고, 스탠바이 상태에 진입하는 경우를 구분하여 살펴 보도록 한다.
우선, 라이트 동작이 수행된 후 스탠바이 상태에 진입하는 경우는 다음과 같다.
적어도 하나의 뱅크가 액티브 상태에 진입하는 경우 아이들신호(IDLEB)는 하이레벨로 디스에이블된다. 이때, 라이트 동작이 개시되면, 리드-라이트 신호(WTRDB)는 하이레벨이 되어 인에이블신호(ENB)는 노아게이트(NR20)를 통해 로우레벨로 인에이블된다. 따라서, 풀업 구동부(222)의 PMOS트랜지스터(P21)는 로우레벨의 인에이블신호(ENB)에 응답하여 턴-온되는 상태가 되고, 풀다운 구동부(224)의 NMOS트랜지스터(N20)는 하이레벨의 아이들신호(IDLEB)에 응답하여 턴-온되므로, 노드(nd20)는 풀다운 구동되어 공급제어신호(STB)는 하이레벨로 디스에이블된다.
이후, 모든 뱅크가 프리차지되는 경우 제1 내지 제n 상태신호(CON<1:n>)는 모두 로우레벨이 되므로, 오아게이트(OR20)를 통해 아이들신호(IDLEB)는 로우레벨로 인에이블된다. 이때, 풀업 구동부(222)의 PMOS트랜지스터(P21)는 이미 로우레벨로 인에이블된 인에이블신호(ENB)에 응답하여 턴-온 상태를 유지하고 있으므로, PMOS트랜지스터(P20)가 로우레벨의 아이들신호(IDLEB)에 응답하여 턴-온됨과 동시에 노드(nd20)는 풀업 구동되어 공급제어신호(STB)는 로우레벨로 인에이블된다.
제1 스위치부(22)의 NMOS트랜지스터(N22)는 로우레벨의 공급제어신호(STB)에 응답하여 턴-오프되어 제1 전원라인(LINE1)을 통해 내부 회로(24)에 공급되는 외부전원(VDD)을 차단한다.
여기서, 모든 뱅크가 프리차지되는 시점에 라이트 동작 구간을 종료시키고, 스탠바이 상태로 진입시키는 것은 라이트 동작 개시 후 외부 데이터가 셀에 충분히 저장되도록 확보되는 구간인 라이트 회복 시간(Write Recovery Time, tDPL: data-in to precharge command라고도 하며, 이하 tWR) 경과 후 외부의 프리차지 커맨드가 입력되기 때문에 데이터 손실의 염려가 없기 때문이다.
다음, 리드 동작이 수행된 후 스탠바이 상태로 진입하는 경우는 다음과 같다.
적어도 하나의 뱅크가 액티브 상태 진입하는 경우 오아게이트(OR20)를 통해 아이들신호(IDLEB)는 하이레벨로 디스에이블된다. 이때, 리드 동작이 개시되면, 리드-라이트 신호(WTRDB)는 로우레벨이 되고, 출력종료신호(OE_ENDP)도 로우레벨이 되므로, 노아게이트(NR20)를 통해 인에이블신호(ENB)는 하이레벨로 디스에이블된다. 따라서, 풀다운 구동부(224)의 NMOS트랜지스터(N20)는 하이레벨의 아이들신호(IDLEB)에 응답하여 턴-온되므로, 노드(nd20)는 풀다운 구동되어 공급제어신호(STB)는 하이레벨로 디스에이블된다. 또한, 풀업 구동부(222)의 PMOS트랜지스터(P21)는 하이레벨의 인에이블신호(ENB)에 응답하여 턴-오프되고, PMOS트랜지스터(P20)는 하이레벨의 아이들신호(IDLEB)에 응답하여 턴-오프된다.
이후, 모든 뱅크가 프리차지되는 경우 상태신호(CON<1:n>)는 모두 로우레벨이 되어 오아게이트(OR20)를 통해 아이들신호(IDLEB)는 로우레벨로 인에이블된다. 이에 따라, 로우레벨의 아이들신호(IDLEB)에 응답하여 풀업 구동부(222)의 PMOS트랜지스터(P20)는 턴-온된다. 반면, 리드 동작이 종료되기 전 리드-라이트 신호(WTRDB)와 출력종료신호(OE_ENDP)는 계속 로우레벨 상태이므로, 하이레벨의 인에이블신호(ENB)에 응답하여 PMOS트랜지스터(P21)는 턴-오프 상태를 유지한다. 모든 데이터가 데이터 패드로 출력되고, 출력종료신호(OE_ENDP)가 하이레벨이 되면, 인에이블신호(ENB)가 로우레벨로 인에이블되어 PMOS트랜지스터(P21)가 턴-온됨과 동시에 노드(nd20)는 PMOS트랜지스터(P21) 및 PMOS트랜지스터(P20)를 통해 풀업 구동되어 공급제어신호(STB)는 로우레벨로 인에이블된다.
제1 스위치부(22)의 NMOS트랜지스터(N22)는 로우레벨의 공급제어신호(STB)에 응답하여 턴-오프되어 제1 전원라인(LINE1)을 통해 내부 회로(24)에 공급되는 외부전원(VDD)을 차단한다.
여기서, 리드 동작 구간의 종료를 모든 뱅크가 프리차지되는 시점에 하는 것이 아니라 출력종료신호(OE_ENDP)가 하이레벨로 인에이블되는 시점에 하는 것은 모든 데이터가 데이터 패드로 출력된 후에 내부 회로(24)에 공급되는 외부전원(VDD)을 차단하여야 데이터 손실을 방지할 수 있기 때문이다.
이상을 정리하면, 제1 실시예에 따른 반도체 메모리 장치는 응답속도가 빠른 트랜지스터를 적용하여 액티브 상태에서 동작 속도를 개선하는 경우에도 스탠바이 상태에서는 내부 회로(24)로 공급되는 외부전원(VDD)을 차단하므로, 누설 전류의 발생을 줄일 수 있다.
도6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
본 실시예에 따른 반도체 메모리 장치는 도6에 도시된 바와 같이, 제어신호 생성부(30)와 제2 스위치부(32)로 구성되는 제2 전원제어회로(3) 및 내부 회로(34) 로 구성된다.
제어신호 생성부(30)는 도3에 도시된 제1 실시예의 구성과 동일하다. 즉, 제어신호 생성부(30)는 적어도 하나의 뱅크가 액티브 상태로 진입하는 경우 하이레벨로 디스에이블되는 공급제어신호(STB)를 생성하고, 리드 동작 또는 라이트 동작이 종료된 후 로우레벨로 인에이블되는 공급제어신호(STB)를 생성한다. 즉, 리드 동작 구간 또는 라이트 동작 구간에서 공급제어신호(STB)는 하이레벨로 디스에이블된다.
제2 스위치부(32)는 도7에 도시된 바와 같이, 딥파워다운 모드신호(SDPD) 및 공급제어신호(STB)를 입력받아 스위치 인에이블신호(SWE)를 생성하는 스위치 인에이블신호 생성부(320)와, 스위치 인에이블신호(SWE)에 응답하여 제1 전원라인(LINE1)에 외부전원(VDD)이 공급되는 것을 제어하는 PMOS트랜지스터(P30)를 포함하여 구성된다. 여기서, 딥파워다운 모드신호(SDPD)는 딥파워다운모드 진입시 하이레벨로 인에이블되는 신호이다. 즉, 스위치 인에이블신호(SWE)는 반도체 메모리 장치가 스탠바이 상태로 진입하거나 딥파워다운모드 진입시 로우레벨로 인에이블되는 신호이다.
내부 회로(34)는 반도체 메모리 장치에서 셀 블럭의 컬럼 경로를 제어하기 위해 사용되는 다양한 회로를 포함할 수 있다.
도8은 전원제어회로(4)를 이용한 반도체 메모리 장치를 구체적으로 도시한 도면이다.
본 실시예에 따른 반도체 메모리 장치는 도8에 도시된 바와 같이, 전원제어회로(4), 내부 회로(34), 입력버퍼(40), 커맨드 디코더(41), 워드라인신호 생성 부(42), 셀 블럭(43) 및 데이터 패드(44)를 포함하여 구성된다. 여기서, 전원제어회로(4)는 도6에 도시된 제2 실시예의 제2 전원제어회로(3)와 동일한 구성으로 이루어진다.
입력버퍼(40)는 외부 클럭(CLK), 외부 커맨드(CMD) 및 외부 어드레스 신호(ADD)를 입력받아 버퍼링하여 내부 클럭(ICLK), 내부 커맨드(ICMD) 및 내부 어드레스 신호(IADD)를 생성한다.
커맨드 디코더(41)는 내부 클럭(ICLK), 내부 커맨드(ICMD) 및 내부 어드레스 신호(IADD)를 입력받아 액티브 상태에서 로우 어드레스 신호(AX<0:k>)를 워드라인신호 생성부(42)로 전달하고, 컬럼 어드레스 신호(AY<0:l>)를 출력인에이블신호 생성부(43)로 전달한다. 또한, 제1 내지 제n 액티브 신호(ACT<1:n>), 제1 내지 제n 프리차지 신호(PRE<1:n>), 리드-라이트 신호(WTRDB) 및 딥파워다운 모드신호(SDPD)를 생성한다. 여기서, 제1 내지 제n 액티브 신호(ACT<1:n>)는 대응되는 뱅크가 액티브 상태로 진입하는 경우 하이레벨로 인에이블되는 신호이며, 제1 내지 제n 프리차지 신호(PRE<1:n>)는 대응되는 뱅크가 프리차지되는 경우 하이레벨로 인에이블되는 신호이다. 또한, 리드-라이트 신호(WTRDB)는 라이트 동작이 개시될 때 하이레벨로 천이하고, 리드 동작이 개시될 때 로우레벨로 천이하는 레벨 신호이다.
워드라인신호 생성부(42)는 워드라인신호(SWL)에 의해 셀 블럭(43)의 로우 경로를 선택적으로 활성화시키고, 출력인에이블신호 생성부(342)는 출력인에이블신호(Yi)에 의해 셀 블럭(43)의 컬럼 경로를 선택적으로 활성화시킨다. 이에 따라, 워드라인신호(SWL) 및 출력인에이블신호(Yi)에 의해 활성화된 셀과 데이터 제어 부(344) 사이에는 데이터(DATA) 교환이 이루어진다. 리드 동작시 셀의 데이터(DATA)는 데이터 제어부(344)와 데이터 패드(44)를 통해 외부로 출력되며, 라이트 동작시 외부의 데이터(DATA)가 데이터 패드(44)와 데이터 제어부(344)를 통해 셀에 저장된다.
한편, 출력인에이블신호 생성부(342) 및 데이터 제어부(344)는 외부전원(VDD)과 전원제어회로(4)로 연결된 제1 전원라인(LINE1)을 통해 전원을 공급받아 동작한다. 또한, 커맨드 디코더(41), 워드라인신호 생성부(42), 출력인에이블신호 생성부(43) 및 셀 블럭(44)은 외부전원(VDD)과 PMOS트랜지스터(P100)로 연결된 제2 전원라인(LINE2)을 통해 전원을 공급받아 동작한다.
전원제어회로(4)는 리드 동작 구간 또는 라이트 동작 구간에서 제1 전원라인(LINE1)을 통해 내부 회로(34)에 외부전원(VDD)을 공급하며, 리드 동작 구간 또는 라이트 동작 구간이 종료된 후 즉, 스탠바이 상태로 진입시 제1 전원라인(LINE1)을 통해 내부 회로(34)에 공급되는 외부전원(VDD)을 차단한다.
PMOS트랜지스터(P100)는 딥파워다운모드에 응답하여 동작하므로, 딥파워다운모드 진입시 하이레벨로 천이하는 딥파워다운 모드신호(SDPD)에 응답하여 턴-오프되어 커맨드 디코더(41), 워드라인신호 생성부(42), 출력인에이블신호 생성부(43) 및 셀 블럭(44)에 공급되는 외부전원(VDD)을 차단한다.
이와 같이 구성된 본 실시예의 반도체 메모리 장치의 동작을 도9 및 도10을 참조하여 파형도 중심으로 설명하되, 반도체 메모리 장치가 딥파워다운모드로 진입하는 경우, 리드 동작이 수행된 후 스탠바이 상태로 진입하는 경우 및 라이트 동작 이 수행된 후 스탠바이 상태로 진입하는 경우로 구분하여 설명하도록 하겠다.
먼저, 도9에 도시된 바와 같이, 반도체 메모리 장치가 딥파워다운모드(DPD)로 진입하는 경우를 살펴보기로 한다.
딥파워다운모드(DPD) 진입시 하이레벨로 천이하는 딥파워다운 모드신호(SDPD)에 응답하여 도8에 도시된 PMOS트랜지스터(P100)는 턴-오프되어 제2 전원라인(LINE2)은 로우레벨로 천이한다. 이때, 전원제어회로(4)는 리드 동작 구간 또는 라이트 동작 구간 외에서는 공급제어신호(STB)를 로우레벨로 인에이블시켜 제1 전원라인(LINE1)과 외부전원(VDD)의 연결을 차단하므로, 제1 전원라인(LINE1)은 로우레벨 상태를 유지한다.
이후, 딥파워다운모드 종료시(DPD Exit), 딥파워다운 모드신호(SDPD)는 로우레벨로 천이하고, PMOS트랜지스터(P100)는 로우레벨의 딥파워다운 모드신호(SDPD)에 응답하여 턴-온되므로, 제2 전원라인(LINE2)은 외부전원(VDD)을 공급받아 다시 하이레벨로 천이한다. 이때, 전원제어회로(4)는 액티브 커맨드(Active CMD)가 입력될 때까지는 외부전원(VDD)을 계속 차단하므로, 제1 전원라인(LINE1)은 로우레벨 상태를 유지한다.
다음, 리드 동작이 수행된 후 스탠바이 상태로 진입하는 경우를 살펴보기로 한다.
액티브 커맨드(Active CMD)가 입력되어 액티브 신호(ACT<n>)가 하이레벨로 인에이블되면, 아이들신호(IDLEB)가 하이레벨로 인에이블된다. 이에 따라, 공급제어신호(STB)는 하이레벨로 디스에이블되어 반도체 메모리 장치는 액티브 상태로 진입한다. 따라서, 전원제어회로(4)는 제1 전원라인(LINE1)을 통해 내부 회로(34)에외부전원(VDD)을 공급한다.
리드 커맨드(Read CMD)가 입력되면, 데이터 제어부(344)의 출력드라이버(미도시)를 인에이블시키기 위한 드라이버 인에이블신호(ODE)가 하이레벨로 인에이블되고, 이 드라이버 인에이블신호(ODE)의 인에이블 구간 동안 데이터 제어부(344)는 출력드라이버를 통해 셀에서 판독된 데이터(DATA)를 데이터 패드(44)로 출력한다.
프리차지 커맨드(Precharge CMD)가 입력되어 프리차지 신호(PRE<n>)가 하이레벨로 인에이블되는 경우에도 공급제어신호(STB)는 하이레벨 상태를 유지하므로, 리드 동작은 계속 수행된다. 이후, 모든 데이터(DATA)가 데이터 패드(44)로 출력된 후 출력종료신호(OE_ENDP)가 드라이버 인에이블신호(ODE)의 폴링 에지에 동기하여 하이레벨로 인에이블되는 경우 공급제어신호(STB)는 로우레벨로 인에이블된다. 이때, 반도체 메모리 장치는 스탠바이 상태로 진입하므로, 전원제어회로(4)는 제1 전원라인(LINE1)을 통해 내부 회로(34)로 공급되는 외부전원(VDD)을 차단한다.
다음, 라이트 동작이 수행된 후 스탠바이 상태로 진입하는 경우를 도10을 참조하여 살펴보기로 한다.
액티브 커맨드(Active CMD)가 입력되어 액티브 신호(ACT<n>)가 하이레벨이 되면, 아이들 신호(IDLEB)는 하이레벨이 된다. 이에 따라, 공급제어신호(STB)가 하이레벨로 디스에이블되어 반도체 메모리 장치는 액티브 상태로 진입하므로, 전원제어회로(4)는 제1 전원라인(LINE1)을 통해 내부 회로(34)에 외부전원(VDD)을 공급한다.
라이트 커맨드(Write CMD)가 입력되면, 외부에서 입력된 데이터는 데이터 패드(44) 및 데이터 제어부(34)를 통해 셀로 전달되어 저장된다.
라이트 회복 시간(tWR)이 경과 후 프리차지 커맨드(Precharge CMD)가 입력되어 프리차지 신호(PRE<n>)가 하이레벨로 인에이블되면, 아이들신호(IDLEB)는 로우레벨로 인에이블된다. 이에 따라, 공급제어신호(STB)는 로우레벨로 인에이블되어 스탠바이 상태로 진입하므로, 전원제어회로(4)는 제1 전원라인(LINE1)을 통해 내부 회로(34)에 공급되는 외부전원(VDD)을 차단한다.
이상을 정리하면, 본 실시예에 따른 제2 전원제어회로(3)는 스탠바이 상태 또는 딥파워다운모드 진입시 제1 전원라인(LINE1)을 통해 내부 회로(34)에 외부전원(VDD)이 공급되는 것을 차단한다. 따라서, 스탠바이 상태 또는 딥파워다운모드에서 누설 전류의 발생을 줄일 수 있다.
도1은 일반적인 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도3은 도2의 제어신호 생성부를 도시한 도면이다.
도4는 도3의 상태신호 생성부를 도시한 도면이다.
도5는 도2의 제1 스위치부를 도시한 도면이다.
도6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도7은 전원제어회로를 이용한 반도체 메모리 장치의 구체적인 구성을 도시한 블럭도이다.
도8은 도6의 제2 스위치부를 도시한 도면이다.
도9는 리드 동작을 수행한 후 스탠바이 상태로 진입시 도6의 동작을 설명하기 위한 파형도이다.
도10은 라이트 동작을 수행한 후 스탠바이 상태로 진입시 도6의 동작을 설명하기 위한 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
2: 제1 전원제어회로 20: 제어신호 생성부
22: 제1 스위치부 24: 내부 회로
ACT<1:n>: 액티브 신호 PRE<1:n>: 프리차지 신호
WTRDB: 리드-라이트 신호 OE_ENDP: 출력종료신호
VDD: 외부전원 STB: 공급제어신호
LINE1: 제1 전원라인

Claims (24)

  1. 모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부;
    라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부;
    상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하여 공급제어신호로 출력하는 구동부; 및
    내부 회로에 전원을 공급하기 위한 전원라인과 외부전원 사이에 연결되어 상기 공급제어신호에 응답하여 상기 외부전원의 공급을 제어하는 스위치부를 포함하는 전원제어회로.
  2. 제 1 항에 있어서, 상기 공급제어신호는 리드 동작 구간 또는 라이트 동작 구간에서 디스에이블되는 전원제어회로.
  3. 제 1 항에 있어서, 상기 노드의 신호를 래치하는 래치부를 더 포함하는 전원제어회로.
  4. 제 1 항에 있어서, 상기 공급제어신호는 적어도 하나의 뱅크가 액티브 상태로 진입하는 경우 디스에이블되는 전원제어회로.
  5. 제 1 항에 있어서, 상기 공급제어신호는 상기 아이들신호 및 상기 인에이블신호가 모두 인에이블되는 경우 인에이블되는 전원제어회로.
  6. 제 1 항에 있어서, 상기 아이들신호 생성부는
    액티브 신호 또는 프리차지 신호에 응답하여 상태신호를 생성하는 상태신호 생성부; 및
    상기 상태신호를 입력받아 상기 아이들신호를 생성하는 제1 논리소자를 포함하여 구성되는 전원제어회로.
  7. 제 1 항에 있어서, 상기 인에이블신호 생성부는 리드-라이트 신호 및 출력종료신호를 입력받아 상기 인에이블신호를 생성하는 제2 논리소자를 포함하여 구성되는 전원제어회로.
  8. 제 7 항에 있어서, 상기 출력종료신호는 리드 동작이 종료된 후 인에이블되는 전원제어회로.
  9. 제 1 항에 있어서, 상기 스위치부는 상기 공급제어신호가 인에이블되는 경우 상기 전원라인에 공급되는 외부전원을 차단하는 전원제어회로.
  10. 모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부;
    라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부;
    상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하여 공급제어신호로 출력하는 구동부; 및
    내부회로에 전원을 공급하기 위한 전원라인과 외부전원 사이에 연결되어, 상기 공급제어신호 및 딥파워다운모드 진입시 인에이블되는 딥파워다운 모드신호에 따라 상기 외부전원의 공급을 제어하는 스위치부를 포함하여 구성되는 전원제어회로.
  11. 제 10 항에 있어서, 상기 공급제어신호는 리드 동작 구간 또는 라이트 동작 구간에서 디스에이블되는 전원제어회로.
  12. 제 11 항에 있어서, 상기 노드의 신호를 래치하는 래치부를 포함하여 구성되는 전원제어회로.
  13. 제 12 항에 있어서, 상기 제어신호 생성부는 적어도 하나의 뱅크가 액티브 상태로 진입하는 경우 디스에이블되는 공급제어신호를 생성하는 전원제어회로.
  14. 제 12 항에 있어서, 상기 제어신호 생성부는 상기 아이들신호 및 상기 인에이블신호가 모두 인에이블되는 경우 인에이블되는 공급제어신호를 생성하는 전원제어회로.
  15. 제 12 항에 있어서, 상기 제어신호 생성부는
    액티브 신호 또는 프리차지 신호에 응답하여 상태신호를 생성하는 상태신호 생성부; 및
    상기 상태신호를 입력받아 상기 아이들신호를 생성하는 제1 논리소자를 포함하여 구성되는 전원제어회로.
  16. 제 12 항에 있어서, 상기 인에이블신호 생성부는 리드-라이트 신호 및 출력종료신호를 입력받아 상기 인에이블신호를 생성하는 제2 논리소자를 포함하여 구성되는 전원제어회로.
  17. 제 16 항에 있어서, 상기 출력종료신호는 리드 동작이 종료된 후 인에이블되는 전원제어회로.
  18. 제 10 항에 있어서, 상기 스위치부는 상기 공급제어신호 또는 상기 딥파워다운 모드신호가 인에이블되는 경우 상기 전원라인에 공급되는 외부전원을 차단하는 전원제어회로.
  19. 제 10 항에 있어서, 상기 스위치부는
    상기 딥파워다운 모드신호 및 상기 공급제어신호 중 적어도 하나가 인에이블되는 경우 인에이블되는 스위치 인에이블신호를 생성하는 스위치 인에이블신호 생성부; 및
    상기 스위치 인에이블신호에 응답하여 상기 외부전원의 전원라인 공급을 제어하는 스위치소자를 포함하여 구성되는 전원제어회로.
  20. 제1 전원라인을 통해 외부전원을 인가받아 구동되는 제1 내부 회로;
    제2 전원라인을 통해 상기 외부전원을 인가받아 구동되고, 컬럼경로를 제어하는 제2 내부 회로;
    상기 외부전원과 제1 전원라인 사이에 연결되어 딥파워다운모드시 상기 외부전원의 공급을 제어하는 스위치소자;
    모든 뱅크가 프리차지되는 경우 인에이블되는 아이들신호를 생성하는 아이들신호 생성부;
    라이트 동작이 개시되거나 리드 동작이 종료된 후 인에이블되는 인에이블신호를 생성하는 인에이블신호 생성부;
    상기 아이들신호 및 상기 인에이블신호에 응답하여 노드를 구동하여 공급제어신호로 출력하는 구동부; 및
    상기 제2 전원라인과 상기 외부전원 사이에 연결되어, 상기 공급제어신호 및 딥파워다운모드 진입시 인에이블되는 딥파워다운 모드신호에 따라 상기 외부전원의 공급을 제어하는 스위치부를 포함하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 공급제어신호는 리드 동작 구간 또는 라이트 동작 구간에서 디스에이블되는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 스위치부는 상기 공급제어신호 또는 상기 딥파워다운 모드신호가 인에이블되는 경우 제2 내부 회로에 공급되는 외부전원을 차단하는 반도체 메모리 장치.
  23. 삭제
  24. 삭제
KR1020080123554A 2008-12-05 2008-12-05 전원제어회로 및 이를 이용한 반도체 메모리 장치 KR100968156B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080123554A KR100968156B1 (ko) 2008-12-05 2008-12-05 전원제어회로 및 이를 이용한 반도체 메모리 장치
US12/455,784 US8085614B2 (en) 2008-12-05 2009-06-04 Source control circuit and semiconductor memory device using the same
JP2009144208A JP2010135047A (ja) 2008-12-05 2009-06-17 電源制御回路及びこれを用いた半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080123554A KR100968156B1 (ko) 2008-12-05 2008-12-05 전원제어회로 및 이를 이용한 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100064903A KR20100064903A (ko) 2010-06-15
KR100968156B1 true KR100968156B1 (ko) 2010-07-06

Family

ID=42230906

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080123554A KR100968156B1 (ko) 2008-12-05 2008-12-05 전원제어회로 및 이를 이용한 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US8085614B2 (ko)
JP (1) JP2010135047A (ko)
KR (1) KR100968156B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080384A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 반도체메모리장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5347249B2 (ja) * 2007-08-20 2013-11-20 富士通株式会社 半導体装置
KR20120098303A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 데이터 전송회로
JP5742508B2 (ja) 2011-06-27 2015-07-01 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの動作方法
TWI736248B (zh) * 2020-05-05 2021-08-11 華邦電子股份有限公司 半導體存儲裝置及快閃記憶體的運行方法
US11487343B2 (en) 2020-05-26 2022-11-01 Winbond Electronics Corp. Semiconductor storing apparatus and flash memory operation method
CN115808964A (zh) * 2021-09-14 2023-03-17 西安格易安创集成电路有限公司 存储器、存储器控制方法和***

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012456A (ko) * 1996-07-27 1998-04-30 김광호 대기전류를 최소화할 수 있는 반도체 집적회로의 전원전압 공급방법
JP2008153576A (ja) * 2006-12-20 2008-07-03 Sanyo Electric Co Ltd 半導体集積回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2689032B2 (ja) 1991-04-05 1997-12-10 三菱電機株式会社 半導体装置
KR100301036B1 (ko) * 1997-06-26 2001-09-03 윤종용 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치
JP2003132683A (ja) 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
KR100426443B1 (ko) * 2002-06-29 2004-04-13 주식회사 하이닉스반도체 딥 파워다운 제어 회로
JP2004095000A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd スタティック型半導体記憶装置およびその制御方法
US6925025B2 (en) * 2003-11-05 2005-08-02 Texas Instruments Incorporated SRAM device and a method of powering-down the same
KR100812936B1 (ko) * 2005-05-03 2008-03-11 주식회사 하이닉스반도체 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012456A (ko) * 1996-07-27 1998-04-30 김광호 대기전류를 최소화할 수 있는 반도체 집적회로의 전원전압 공급방법
JP2008153576A (ja) * 2006-12-20 2008-07-03 Sanyo Electric Co Ltd 半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080384A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 반도체메모리장치
KR102036918B1 (ko) * 2012-12-20 2019-10-25 에스케이하이닉스 주식회사 반도체메모리장치

Also Published As

Publication number Publication date
JP2010135047A (ja) 2010-06-17
US20100142305A1 (en) 2010-06-10
US8085614B2 (en) 2011-12-27
KR20100064903A (ko) 2010-06-15

Similar Documents

Publication Publication Date Title
KR100968156B1 (ko) 전원제어회로 및 이를 이용한 반도체 메모리 장치
JP3903674B2 (ja) 半導体メモリ装置
KR100406548B1 (ko) 반도체메모리장치의 비트라인프리차지 회로 및 방법
KR101996003B1 (ko) 클록 제어 장치
JP2008171546A (ja) 半導体メモリ素子及びその駆動方法
US8022735B2 (en) Buffer enable signal generating circuit and input circuit using the same
KR100599213B1 (ko) 입출력 라인 프리차지 회로, 이를 구비한 반도체 메모리장치, 및 입출력 라인 프리차지 방법
US6873559B2 (en) Method and apparatus for enhanced sensing of low voltage memory
JP4111371B2 (ja) 半導体メモリ素子及びその書き込み駆動方法
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
US7130232B2 (en) Integrated circuit devices having multiple precharge circuits and methods of operating the same
KR100816729B1 (ko) 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
KR100623615B1 (ko) 내부전원 공급장치를 구비하는 반도체메모리소자
KR100701683B1 (ko) 센스 앰프 전원제어회로
KR100906647B1 (ko) 전력 소비를 줄일 수 있는 반도체 메모리 장치
KR100899388B1 (ko) 내부전압생성회로
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
KR100670709B1 (ko) 저전력 파워 소모를 갖는 반도체메모리소자
KR100930392B1 (ko) 반도체 메모리의 전원 제어 장치
KR100991384B1 (ko) 반도체 메모리 소자와 그의 동작 방법
KR101008987B1 (ko) 전원 제어 회로 및 이를 이용한 반도체 메모리 장치
US7545204B2 (en) Semiconductor device
KR20210136277A (ko) 클럭 생성을 제어하는 전자장치
KR100892648B1 (ko) 내부 전압 생성 회로
KR100554984B1 (ko) 반도체 메모리 소자의 액티브 전압 발생장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee