CN115808964A - 存储器、存储器控制方法和*** - Google Patents

存储器、存储器控制方法和*** Download PDF

Info

Publication number
CN115808964A
CN115808964A CN202111075729.1A CN202111075729A CN115808964A CN 115808964 A CN115808964 A CN 115808964A CN 202111075729 A CN202111075729 A CN 202111075729A CN 115808964 A CN115808964 A CN 115808964A
Authority
CN
China
Prior art keywords
memory
state
low power
ultra
instruction decoder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111075729.1A
Other languages
English (en)
Inventor
张君敬
张华春
白瑞杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xi'an Geyi Anchuang Integrated Circuit Co ltd
Original Assignee
Xi'an Geyi Anchuang Integrated Circuit Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xi'an Geyi Anchuang Integrated Circuit Co ltd filed Critical Xi'an Geyi Anchuang Integrated Circuit Co ltd
Priority to CN202111075729.1A priority Critical patent/CN115808964A/zh
Priority to US17/703,228 priority patent/US11698793B2/en
Publication of CN115808964A publication Critical patent/CN115808964A/zh
Priority to US18/202,889 priority patent/US20230297391A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4418—Suspend and resume; Hibernate and awake
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Power Sources (AREA)

Abstract

公开了一种存储器、控制方法和***。存储器包括：存储单元阵列；电源管理器；指令译码器；控制器；以及输入输出接口，包括芯片选通管脚。待机状态下，指令译码器和控制器使能，低功耗状态下，指令译码器使能，在超低功耗状态下则全部禁用。响应于接收到芯片选通信号，存储器从超低功耗状态进入低功耗状态；响应于接收到低功耗状态指令，从待机状态进入低功耗状态；响应于接收到超低功耗状态指令，从待机或低功耗状态进入超低功耗状态。本发明的存储器提供禁用译码器的超低功耗状态，处于超低功耗状态的存储器直接退出至低功耗状态，以便在不使能所有部件的情况下实现部分功能，由此降低功耗。

Description

存储器、存储器控制方法和***
技术领域
本公开涉及存储器领域，尤其涉及一种存储器、存储器控制方法和相应***。
背景技术
闪存(Flash)，以其高存储密度，高可靠性和低功耗的特性，在现今得到愈发广泛的应用。闪存包括NAND闪存和NOR闪存。NOR闪存又称为代码型存储器，通常配合微控制器使用，支持芯片内执行(XIP，eXecute In Place)，并在汽车电子、可穿戴设备、智能家电、家用医疗设备等方向有着广泛的应用。随着设备性能和集成度的提高，以及分布式应用的特点，更换电池或频繁充电会带来诸多不便。因此，如何延长电池使用时间以及降低器件功耗是闪存应用目前面临的一个重要挑战。
发明内容
本公开要解决的一个技术问题是提供一种存储器、存储器控制方法和***。本发明的存储器能够提供禁用译码器的超低功耗状态，并且处于超低功耗状态的存储器可以退出至低功耗状态，从而能够在不使能所有部件的情况下实现部分功能，从而进一步降低功耗。
根据本公开的第一个方面，提供了一种存储器，包括：存储单元阵列；指令译码器；控制器；以及输入输出接口，包括芯片选通管脚。在待机状态下，所述指令译码器，存储单元阵列，输入输出接口和控制器处于使能状态，在低功耗状态下，所述指令译码器处于使能状态，在超低功耗状态下，所述指令译码器和控制器处于禁用状态，响应于所述芯片选通管脚接收到芯片选通信号，所述存储器从所述超低功耗状态进入所述低功耗状态；响应于所述指令译码器接收到低功耗状态指令，所述存储器从所述待机状态进入所述低功耗状态；响应于所述指令译码器接收到超低功耗状态指令，所述存储器从所述待机状态或低功耗状态进入所述超低功耗状态。
可选地，所述输入输出接口还包括时钟接口，数据输入接口，以及数据输出接口，所述存储器还包括时钟缓存，数据输入缓存，数据输出缓存，以及芯片选通信号缓存，在所述超低功耗状态，所述时钟缓存，数据输入缓存，以及数据输出缓存处于禁用状态，所述芯片选通信号缓存处于使能状态。
可选地，在所述低功耗状态，所述时钟缓存，数据输入缓存，数据输出缓存，以及芯片选通信号缓存都处于使能状态。
可选地，响应于重置指令，处于所述低功耗状态的存储器进入待机状态。
可选地，所述存储器还包括电源管理器，所述电源管理器用于：在待机状态下，使得所述指令译码器，存储单元阵列，输入输出接口和控制器处于使能状态，在低功耗状态下，使得所述指令译码器处于使能状态，在超低功耗状态下，使得所述指令译码器和控制器处于禁用状态。
可选地，所述存储器还包括电源接口，其中，所述电源管理器通过电源接口接收第一电压，并将所述第一电压转换为第二电压。
可选地，所述电源管理器包括启动电路和电压转换电路，响应于所述芯片选通信号，所述启动电路使能所述电压转换电路。
可选地，响应于指令译码器接收到离开低功耗状态指令，所述存储器从所述低功耗状态进入所述待机状态。
可选地，所述存储器还包括ID寄存器，其中，所述ID寄存器在所述待机状态，低功耗状态和超低功耗状态处于使能状态。
可选地，在低功耗状态下，响应于主机的READ ID指令，所述存储器将所述ID寄存器中的信息发送给主机。
根据本公开的第二个方面，提供了一种存储器控制方法，所述存储器包括存储单元阵列、指令译码器、控制器芯片选通管脚，所述方法包括：响应于所述芯片选通管脚接收到芯片选通信号，所述存储器从超低功耗状态进入低功耗状态；响应于所述指令译码器接收到低功耗状态指令，所述存储器从待机状态进入所述低功耗状态；响应于所述指令译码器接收到超低功耗状态指令，所述存储器从所述待机状态或低功耗状态进入所述超低功耗状态，其中，在待机状态下，所述指令译码器，存储单元阵列，输入输出接口和控制器处于使能状态，在低功耗状态下，所述指令译码器处于使能状态，在超低功耗状态下，所述指令译码器和控制器处于禁用状态。
根据本公开的第三个方面，提供了一种***，包括：主机；接口总线；如第一方面所述的存储器，其通过所述输入输出接口与上述接口总线的连接，耦合至所述主机。
由此，本发明的存储器在处于超低功耗状态时，如果仅需执行某些读指令，可直接退出至低功耗状态，这一状态的功耗相比于待机状态仍旧较低，在不使能所有模块的情况下实现读操作。操作结束后，可以根据需要决定是回到超低功耗状态还是待机状态，从而提供更高的使用灵活性。
附图说明
通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
图1示出了包含根据本发明一个实施例的存储器的***的简化示意图。
图2示出了根据本发明一个实施例的存储器的组成示意图。
图3示出了根据本发明一个实施例的存储器的状态切换示意图。
图4示出了根据本发明一个实施例的进入超低功耗状态的时序图。
图5出了根据本发明一个实施例的离开超低功耗状态的时序图。
具体实施方式
下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
参照附图将更详细地描述各个实施例。然而，本发明可以不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反的，提供这些实施例以便使本公开将是彻底且完整的，并且将本发明的范围充分地传达给本领域的技术人员。在本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
注意的是，附图是简化的原理图，因此不一定按比例绘制。在一些情况下，附图的各个部分可能已经被夸大，以便更清楚地说明所示实施例的某些特征。
进一步注意的是，在下面的描述中，阐述了具体的细节以便于理解本发明，然而，可在没有这些具体细节的一部分的情况下实践本发明。另外，注意的是，公知的结构和/或过程可能仅被简略地描述或者根本不被描述，以避免用不必要的公知细节来掩盖本公开。
还应注意，在一些情况下，对于相关领域的技术人员显而易见的是，除非另有特别说明，所描述的一个实施例相关的元件(也被称为特征)可以单独使用或与另一个实施例的其它元件组合使用。
如下将结合附图详细描述本发明的各个实施例，并且为了便于理解，首先将结合图1描述本发明的应用环境。
图1示出了包含根据本发明一个实施例的非易失性存储器的***的简化示意图。所述***10可以实现为电子装置，并且装置10可以如图所示包括主机200和存储器300，并经由总线100进行通信。
在此，主机200是指实现该装置10关键功能的部分，即，装置10的主要部分，并且主机200(或者说装置10)可以是任何适当的电子装置。在一个实施例中，装置10可以是电子设备，包括但不限于例如诸如移动电话、平板电脑、可穿戴设备(例如TWS耳机)和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视机、机顶盒和投影仪的非便携式电子装置，甚至是诸如独立设置的传感器的工业物联网设备。此时，存储器300可以是为独立电子设备提供存储服务的装置。
在其他实施例中，装置10也可以是具有相对独立功能的电子器件(这些电子器件通常是组成电子设备的关键器件)，例如独立贩售的智能屏幕、主控芯片、摄像头组件等。这些电子器件通常需要被组装，例如，智能屏幕被组装至手机，才能为消费者(例如，购买手机的用户)提供服务。此时，存储器300可以是为电子器件提供必要存储服务的器件。
在此，主机200可以实现为或者包括微控制器、微处理器、专用集成电路(ASIC)或是专用标准产品(ASSP)，并且如图所示经由总线100耦接至作为从属设备的存储器300。在此，总线100例如可以实现为串行***接口(SPI)总线，并且包括如图所示的多条连接线101-104来实现指令、地址和数据的传输，从而将存储器300中存储的代码读出并执行，并在需要时进行擦除和写入，例如进行固件空中升级。
在图示的例子中，总线100至少可以包括数据输入线101、数据输出线102、时钟线103和芯片选通线104。在这其中，数据输入线101上传输由主机200生成并由存储器300接收的数据信号，这些数据可以包括指令和地址序列之类。数据输出线102上则传输由存储器300生成并由主机200接收的信号，例如，从存储器300中读取的数据，例如，可在主机200上执行的代码。时钟线103则用于将主机200生成的时钟信号送入存储器300，由此实现双方的数据同步传输。当主机200和存储器300之间需要数据传输时，芯片选通线104上的芯片选通信号置为有效电平，例如低电平。当数据的传输完成后，芯片选通线104上的芯片选通信号置为非有效电平，例如高电平。虽然图中未示出，但应该理解的是，总线100也可以实现主机200与其他从属或***设备的连接，此时会为这些设备提供其他的芯片选通线。
主机200和存储器300可以各自包括用于进行如上连接的管脚。在一个优选实施例中，存储器300可以实现为具有SPI接口的闪存设备，尤其是NOR闪存和NAND闪存，能够经由串行接口(管脚)进行数据的顺序存取并且适用于诸如语音、图像、程序代码和数据存储等诸多应用具体地，存储器300能够通过在芯片选通(CS)管脚上接收到的芯片选通信号被启用(例如，规定的有效“断言”信号)，并且能够经由数据输入(SI)管脚、数据输出(SO)管脚、和时钟(CLK)管脚来实现数据存取。
存储器电路300可以包括与外部连接的输入输出接口，输入输出接口包括数据输入接口、数据输出接口、时钟接口和芯片选通接口，输入输出接口通常可以实现为管脚包括SI管脚、SO管脚、CLK管脚和CS管脚，其中，SI管脚对应于数据输入接口，SO管脚对应于数据输出接口，CLK管脚对应于时钟接口，CS管脚对应于芯片选通管脚/接口。上述管脚可以各自利用图1所示总线100，尤其是SPI总线所包括的数据输入线101、数据输出线102、时钟线103和芯片选通线104进行与外部，例如与主机的数据交换，从而实现在主机控制下的数据读取、擦除或是写入。
可以理解的是，虽然将SI管脚、SO管脚、CLK管脚和CS管脚统称为输入输出接口，但在实际操作中，SI管脚、CLK管脚和CS管脚可被指定用于获取外部信号；SO管脚则被指定用于向外部输出数据，例如从存储器300读取的程序代码，或是存储器300内部寄存器中寄存的状态信号等。进一步地，SI管脚、CLK管脚和CS管脚各自用于从外部获取不同性质的信号。具体地，主机200发送给存储器300的指令可以是操作符，操作符包括多个位(例如8个位)，SI管脚顺序获取操作符。SI管脚获取的指令通常无法直接用于存储器的控制，而是需要经由译码装置(例如经由图2中的指令译码器331)的译码来转变为存储器内可识别的控制指令。CLK管脚则用于接收主机的时钟信号(例如，特定频率的时钟脉冲)，以便进行数据同步传输，例如，在时钟信号的上升沿，主机200发送数据，存储器300接收数据。CS管脚则获取来自主机200的芯片选通信号，芯片选通信号可以是选通脉冲，也可以是持续时长达预定时间的有效电平(例如，芯片选通信号为低电平时，存储器300能够从主机200接收时钟和数据，芯片选通信号为高电平时，存储器300忽略时钟线103和数据输入线101上的时钟和数据)，并且通常可以直接基于上述芯片选通信号来更改存储器内部的操作。
图2示出了根据本发明一个实施例的存储器的组成示意图。存储器300还包括输入输出缓存311、电源管理器321、电压泵322、ID寄存器351、指令译码器331、控制器332、存储阵列341、列译码器342、行译码器343和读出电路345。存储阵列341包括多个存储单元，多个存储单元设置为阵列并且可以通过字线和位线寻址。存储单元可以是具有浮栅或者能够俘获电荷的绝缘层的晶体管。行译码器343用于根据地址选择字线。列译码器342用于根据地址选择位线。读出电路345用于执行存储阵列341的读操作和验证操作。电荷泵322用于为存储阵列341的操作提供电压。电源管理器321用于为电压泵322、指令译码器331、控制器332、存储阵列341、列译码器342、行译码器343和读出电路345供电。ID寄存器351用于存储存储器ID和存储器的制造商ID等信息。存储器300还包括内部时钟，用于为存储阵列341的操作提供时钟信号。相应地，时钟线103上的时钟信号可称为外部时钟。
从输入输出接口获取的数据可以暂时存放在输入输出缓存311中，并且进一步传送到指令译码器331或者控制器332。数据输入线101和数据输出线102支持串行协议。经过数据输入线101接收到的数据首先存储在输入输出缓存311的移位寄存器中，然后数据从移位寄存器移至静态随机存储器，从而可以并行提供给控制器332。经过数据输入线101接收到的指令首先存储在输入输出缓存311的移位寄存器，然后提供给指令译码器331。在此，控制器332可以指代对存储器300内部各个部件的操作进行控制的部件，并且可以包括多个子控制部件。虽然未在图2中示出，但控制器332还可以包括例如用于对存储阵列341的存取等进行操作的控制部件。
在某些实施例中，从SI管脚、CLK管脚和CS管脚获取的信号可以分别在输入输出缓存311中的数据输入缓存、时钟缓存和芯片选通信号缓存器中进行缓存。相应地，输入输出缓存311中还可以包括数据输出缓存，用于缓存要经由SO管脚输出的数据。
指令译码器331用于从输入输出缓存311的数据输入缓存中读取由SI管脚接收到的指令信号，并将其译码为存储器能够执行的内部指令。内部指令将控制信号送入电源管理器321，电源管理器321可响应于控制信号，对存储器内部的各个部件进行供电。
虽然在图中没有示出，但存储器300可以包括用于接收外部电源的电源接口，例如接收外部电压VCC(例如，第一电压)的管脚，上述管脚例如从***(例如，电子装置10)的电源设备获取电力供应，进一步地，存储器300还可以包括连接至***地的管脚。存储器300的输入输出接口通常可以直接在外部电压VCC下工作，而存储器300的内部电路，例如存储阵列则通常在不同于VCC的电压(即，存储器的操作电压VDD，例如，第二电压)下工作，并且VDD通常低于VCC，因此需要为存储器中的部件提供操作电压VDD的电源管理器321。在其他实施例中，外部电压VCC可以与存储器操作电压VDD相同，此时的电源管理器321可以仅仅用于如下向各个部件的供电。
电源管理器321可以用于为在VDD电压下操作的各个部件供电。另外，存储器还可以包括为存储阵列341的读、擦除和写来提供特定电压(例如，在NOR闪存的读取过程中为非选中字线提供负电压等)的电荷泵322。在一个实施例中，电荷泵322本身需要在VDD下工作，因此电源管理器321还用于在需要时为电荷泵322提供电压。电荷泵322可以包括多个电荷泵电路，分别用于产生读操作电压Vread，写操作电压Vpgm和擦除操作电压Verase。
随着便携式设备和可穿戴设备的进一步小型化，以及诸如物联网应用的分布式设备的普及，期望存储器能够进一步降低电力消耗。由于存储器，例如NOR闪存通常存储主机用以执行的程序代码，并且这些程序代码会被读取至外部，例如主机200的内置RAM或是***10的独立RAM，因此存储器并不需要持续进行存取。为此，可以将存储器设置为功耗更低的状态，在这些低功耗状态下可以禁用对存储器中的多个部件的供电，例如停止对存储阵列，数据输出模块(图中未示出)的供电，但保持对指令译码器等能够对主机的控制信号做出相应反应的部件的供电。
图3示出了根据本发明一个实施例的存储器的状态切换示意图。如图所示，存储器300的操作状态可以包括待机状态(standby)、低功耗状态(PWD)和超低功耗状态(DPWD)。
下表列出存储器300中的各部件对应各种状态的使能与禁用情形。
Figure BDA0003262097700000081
Figure BDA0003262097700000091
表1
“使能”是指部件处于允许使用的状态。“禁用”是指部件处于不允许使用的状态。例如，通过供电使部件处于允许使用的状态，通过停止供电使部件处于不允许使用的状态。
待机状态可以指示响应于主机200的任意指令，存储器300能够进行相应操作的状态。在待机状态，如果主机200和存储器300之间没有数据传输，芯片选通信号维持在非有效电平。待机状态还可以进一步包括激活状态(active)。当主机200需要向存储器300发送指令或数据时，主机200将芯片选通信号置为有效电平，存储器300进入激活状态，存储器300通过数据输入线101接收指令或数据并将busy信号置于有效。上述待机状态下芯片选通信号为有效电平时可称为激活状态。本发明为存储器提供两个节能状态：低功耗状态(PWD)和超低功耗状态(DPWD)。超低功耗状态可以指仅保留对能够基于芯片选通信号变为有效而使存储器恢复到更高功率状态所需的部件进行供电的状态。在超低功耗状态，存储器300无法响应主机200通过输入信号线101发送的任意指令。在低功耗状态，存储器300能够响应主机200通过输入信号线101发送的部分指令。相应地，存储器300的部分功能被禁用并且相应地部分部件没有被供电。例如，在低功耗状态，存储器300无法接收针对存储阵列的操作指令，相应地，用于对存储阵列执行操作的部件(例如，高电压产生部件，读出放大器，行译码器，列译码器等)被禁用。
如图3所示，处于超低功耗状态的存储器300响应于芯片选通信号(例如，图示的低电平的芯片选通信号CS)从超低功耗状态退出到低功耗状态。处于待机状态的存储器300响应于接收到的超低功耗状态指令(DPWD_cmd)进入超低功耗状态，响应于接收到的低功耗状态指令(PWD_cmd)进入低功耗状态。处于低功耗状态的存储器300响应于接收到的超低功耗状态指令(PWD_cmd_1)进入超低功耗状态，响应于接收到的离开低功耗状态指令(exit_PWD_cmd)进入待机状态。
由此，存储器300能够直接在相比于待机状态的功耗更低的状态下(即，低功耗状态)，进行低功耗状态允许的操作。在低功耗状态下的操作结束后，可以根据需要来确定是进入超低功耗状态还是待机状态，由此实现更为有效的节电和更为灵活的操作。
在一些情况下，主机200根据待执行的任务判断接下来一段时间不需要访问存储器300，主机200向处于待机状态的存储器300发送超低功耗状态指令(DPWD_cmd)或者低功耗状态指令(PWD_cmd)。例如，主机200判断接下来一段时间不需要读取存储器300的ID寄存器，也不需要对存储阵列341执行操作，主机200向存储器300发送超低功耗状态指令(DPWD_cmd)，存储器300进入超低功耗状态。再例如，主机200判断接下来一段时间需要读取存储器300的ID寄存器，但不需要对存储阵列341进行操作，主机200向存储器300发送低功耗状态指令(PWD_cmd)，存储器300进入低功耗状态。再例如，存储器300处于低功耗状态，主机200判断接下来一段时间不需要对存储器300的存储阵列341执行操作，主机200向存储器300发送超低功耗状态指令(DPWD_cmd_1)，存储器300进入超低功耗状态以进一步节省功耗。
如下将结合图2-3，以及后续的状态转换时序图，对本发明的存储器涉及的各个状态及状态转换进行描述。
如图3所示，在待机状态或是低功耗状态，存储器300都能够根据超低功耗状态指令直接进入超低功耗状态。图3使用DPWD_cmd和DPWD_cmd_1对不同状态下进入超低功耗状态的指令加以区分，但在实际操作中，DPWD_cmd和DPWD_cmd_1对应的操作码可以相同，也可以不同。换句话说，在待机状态和低功耗状态下，由于需要响应于操作码来进入超低功耗状态，因此在这两种状态下，电源管理器321都需要给指令译码器331供电，使指令译码器331处于使能状态，以便存储器300基于超低功耗状态指令而进入超低功耗状态。
图4示出了根据本发明一个实施例的进入超低功耗状态的时序图。如图所示，CS管脚接收到有效的芯片选通信号(图示为低电平)，CLK管脚接收时钟信号，并且在随后的8个时钟周期内，存储器从SI管脚顺序接收8位操作码。在不同的实施例中，操作码也可以具有不同位数。存储器在tDP时间内完成译码和相应的控制操作，使得存储器进入超低功耗状态。
如上所述，在此超低功耗状态可以指仅保留对能够基于芯片选通信号变得有效而使存储器恢复到更高功率状态所需的部件进行供电的状态。换句话说，在超低功耗状态下，只需要保留能够对芯片选通信号进行反应，进而使得存储器离开该超低功耗状态的部件供电即可。为此，电源管理器321可以在超低功耗状态下停止对指令译码器331和控制器332的供电。相应地，电源管理器321也停止对存储阵列341和电压泵322的供电。由此使得VCC管脚上的电流ICC最低，即，从ICC1或ICC2降低为ICC3。虽然在同一张图中示出，但应该理解的是，待机状态下的电流ICC1要比低功耗状态的电流ICC2要大。更具体地，如果从待机状态进入激活状态，则电流ICC可以变得更大，例如，变为对应于读操作的ICC4、擦除操作的ICC5和写入操作的ICC6，等等。另外，在转换为超低功耗状态后，SI管脚上的任何信号都会被忽略。
当CS管脚上接收到有效的芯片选通信号时，例如接收到低电平有效信号时，处于超低功耗状态的存储器可以对芯片选通信号做出反应，从而使得存储器离开超低功耗状态。
图5出了根据本发明一个实施例的离开超低功耗状态的时序图。在图5的例子中，存储器能够仅仅在CS管脚上低电平的芯片选通信号的作用下，实现超低功耗状态的退出。此时，CLK管脚、SI管脚和SO管脚仍然处于被忽略状态。电源管理器321在超低功耗状态下被禁用。响应于芯片选通信号，电源管理器321被使能，以实现电源管理器321对指定部件，例如指令译码器331的供电，从而进入低功耗状态。
在一个实施例中，电源管理器321可以包括启动电路(例如，触发电路)和电压转换电路。启动电路可以响应于芯片选通信号，使能电压转换电路，以实现针对特定部件的供电，例如针对指令译码器331的供电。在此实施例中，输入输出缓存311也可以被禁用，芯片选通信号可以直接旁路输入输出缓存331而被传递给启动电路。
在其他实施例中，芯片选通信号缓存以及IO控制能够在超低功率状态下保持被供电。从而芯片选通信号能够经由芯片选通缓存而被传递给电源管理器。
无论以上述何种方式，在芯片选通信号维持低电平预定时间(例如，图示的tDPtoP)后，存储器退出超低功耗状态，进入低功耗状态。在低功耗状态中，由于指令译码器331等部件被使能，因此存储器的电流从ICC3升至ICC2。
另外，除了能够响应于离开低功耗指令进入待机状态以及响应于超低功耗指令进入超低功耗状态，在低功耗状态中，存储器还能够进行至少部分读指令操作，例如，对存储器中一个或多个寄存器中的相应内容进行读取的操作。参考回到图2，存储器300还可以包括用于存储器相关ID信息的ID寄存器351。存储器可以在上电时，从存储阵列(例如，专门用于存储器ID信息的存储区域)中读出存储器的ID信息(例如，存储器ID、存储器的制造商ID等)，并将其存储至ID寄存器351。ID寄存器351可以在存储器300的整个上电期间保持使能，从而确保寄存的信息不丢失。于是，当低功耗状态下的存储器300如图5所示接收到READID(读ID)指令时，指令译码器331可以对上述指令进行译码，并且通过SO管脚进行ID信息的输出。此时，为了实现上述读ID功能，输入输出缓存311中的时钟缓存、数据输入缓存、数据输出缓存和芯片选通缓存都需要被使能。相应地，IO控制也需要被使能，以实现对读ID指令的执行。在低功耗状态下，内部时钟被禁用，READID操作在时钟线103上的外部时钟CLK控制下进行。在一些实施例中，存储器300还可以基于主机200发送的RESET指令从低功耗状态退出并进入待机状态。如果低功耗状态下的存储器300在执行READID指令时接收到离开低功耗状态指令，存储器300会等待READID指令执行完成(即，将ID信息发送给主机200)才会执行离开低功耗状态指令。如果低功耗状态下的存储器300在执行READID指令时接收到RESET指令，存储器300直接执行RESET指令，不需要等待READID指令执行完成。主机200和存储器300之间还设置有RESET线，RESET指令为RESET线上的低电平信号。
响应于指令译码器接收到离开低功耗状态指令，存储器可以从低功耗状态进入待机状态。同样地，响应于指令译码器接收到低功耗状态指令，存储器可以从待机状态进入低功耗状态。
进一步地，本发明还可以实现为一种***，例如图1所示的电子装置，包括主机、接口总线以及如上所述的存储器。存储器其通过其输入输出接口(例如，SPI接口)与上述接口总线的连接，耦合至所述主机。
上文中已经参考附图详细描述了根据本发明的存储器、存储器控制方法和***。
本公开从减少功耗的角度对存储器电路(尤其是闪存芯片)设置了不同模式，对节能模式进行了划分，并且低功耗模式和超低功耗模式之间可以任意切换。与现有技术相比，处于超低功耗状态的闪存，如果只需要执行一些读指令，可退出至低功耗状态，这一状态的功耗相比于待机状态仍旧较低，在不使能所有模块的情况下实现读操作。操作结束后，可以根据需要决定是回到超低功耗状态还是待机状态，从而提供更高的使用灵活性。进一步地，用户可以根据闪存的使用需求调整器件的功耗模式，满足功能的同时大大减少功耗，增加电池使用时间。
本发明的存储器能够提供禁用译码器的超低功耗状态，并且处于超低功耗状态的存储器可以退出至低功耗状态，从而能够在不使能所有部件的情况下实现部分功能，从而进一步降低功耗。
附图中的流程图和框图显示了根据本发明的多个实施例的***和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标记的功能也可以以不同于附图中所标记的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的***来实现，或者可以用专用硬件与计算机指令的组合来实现。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (12)

1.一种存储器，包括：
存储单元阵列；
指令译码器；
控制器；以及
输入输出接口，包括芯片选通管脚；
其中，在待机状态下，所述指令译码器，存储单元阵列，输入输出接口和控制器处于使能状态，在低功耗状态下，所述指令译码器处于使能状态，在超低功耗状态下，所述指令译码器和控制器处于禁用状态，
响应于所述芯片选通管脚接收到芯片选通信号，所述存储器从所述超低功耗状态进入所述低功耗状态；响应于所述指令译码器接收到低功耗状态指令，所述存储器从所述待机状态进入所述低功耗状态；响应于所述指令译码器接收到超低功耗状态指令，所述存储器从所述待机状态或低功耗状态进入所述超低功耗状态。
2.如权利要求1所述的存储器，其中，所述输入输出接口还包括时钟接口，数据输入接口，以及数据输出接口，所述存储器还包括时钟缓存，数据输入缓存，数据输出缓存，以及芯片选通信号缓存，在所述超低功耗状态，所述时钟缓存，数据输入缓存，以及数据输出缓存处于禁用状态，所述芯片选通信号缓存处于使能状态。
3.如权利要求2所述的存储器，其中，在所述低功耗状态，所述时钟缓存，数据输入缓存，数据输出缓存，以及芯片选通信号缓存都处于使能状态。
4.如权利要求1所述的存储器，其中，响应于重置指令，处于所述低功耗状态的存储器进入待机状态。
5.如权利要求1所述的存储器，还包括电源管理器，所述电源管理器用于：
在待机状态下，使得所述指令译码器，存储单元阵列，输入输出接口和控制器处于使能状态，在低功耗状态下，使得所述指令译码器处于使能状态，在超低功耗状态下，使得所述指令译码器和控制器处于禁用状态。
6.如权利要求5所述的存储器，还包括电源接口，其中，所述电源管理器通过电源接口接收第一电压，并将所述第一电压转换为第二电压。
7.如权利要求5所述的存储器，其中，所述电源管理器包括启动电路和电压转换电路，响应于所述芯片选通信号，所述启动电路使能所述电压转换电路。
8.如权利要求1所述的存储器，其中，响应于指令译码器接收到离开低功耗状态指令，所述存储器从所述低功耗状态进入所述待机状态。
9.如权利要求1所述的存储器，还包括ID寄存器，其中，所述ID寄存器在所述待机状态，低功耗状态和超低功耗状态处于使能状态。
10.如权利要求9所述的存储器，其中，在低功耗状态下，响应于主机的READ ID指令，所述存储器将所述ID寄存器中的信息发送给主机。
11.一种存储器控制方法，所述存储器包括存储单元阵列、指令译码器、控制器以及芯片选通管脚，所述方法包括：
响应于所述芯片选通管脚接收到芯片选通信号，所述存储器从超低功耗状态进入低功耗状态；
响应于所述指令译码器接收到低功耗状态指令，所述存储器从待机状态进入所述低功耗状态；
响应于所述指令译码器接收到超低功耗状态指令，所述存储器从所述待机状态或低功耗状态进入所述超低功耗状态，
其中，在所述待机状态下，所述指令译码器，存储单元阵列，输入输出接口和控制器处于使能状态，在所述低功耗状态下，所述指令译码器处于使能状态，在所述超低功耗状态下，所述指令译码器和控制器处于禁用状态。
12.一种***，包括：
主机；
接口总线；
如权利要求1-10所述的存储器，其通过所述输入输出接口与上述接口总线的连接，耦合至所述主机。
CN202111075729.1A 2021-09-14 2021-09-14 存储器、存储器控制方法和*** Pending CN115808964A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202111075729.1A CN115808964A (zh) 2021-09-14 2021-09-14 存储器、存储器控制方法和***
US17/703,228 US11698793B2 (en) 2021-09-14 2022-03-24 Memory, memory controlling method and system
US18/202,889 US20230297391A1 (en) 2021-09-14 2023-05-27 Memory, memory controlling method and system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111075729.1A CN115808964A (zh) 2021-09-14 2021-09-14 存储器、存储器控制方法和***

Publications (1)

Publication Number Publication Date
CN115808964A true CN115808964A (zh) 2023-03-17

Family

ID=85480039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111075729.1A Pending CN115808964A (zh) 2021-09-14 2021-09-14 存储器、存储器控制方法和***

Country Status (2)

Country Link
US (2) US11698793B2 (zh)
CN (1) CN115808964A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10223299B2 (en) * 2013-12-18 2019-03-05 Rambus Inc. High capacity memory system with improved command-address and chip-select signaling mode

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7577053B2 (en) * 2006-11-13 2009-08-18 Qimonda North America Corp. Memory including deep power down mode
KR100968156B1 (ko) * 2008-12-05 2010-07-06 주식회사 하이닉스반도체 전원제어회로 및 이를 이용한 반도체 메모리 장치
US9037890B2 (en) * 2012-07-26 2015-05-19 Artemis Acquisition Llc Ultra-deep power-down mode for memory devices
US9978435B1 (en) * 2017-01-25 2018-05-22 Winbond Electronics Corporation Memory device and operation methods thereof
US10564692B2 (en) * 2018-03-27 2020-02-18 Windbond Electronics Corp. Memory device and power reduction method of the same memory device
US11487343B2 (en) * 2020-05-26 2022-11-01 Winbond Electronics Corp. Semiconductor storing apparatus and flash memory operation method

Also Published As

Publication number Publication date
US11698793B2 (en) 2023-07-11
US20230297391A1 (en) 2023-09-21
US20230079428A1 (en) 2023-03-16

Similar Documents

Publication Publication Date Title
US7366029B2 (en) High-performance flash memory data transfer
US8953396B2 (en) NAND interface
US7366028B2 (en) Method of high-performance flash memory data transfer
US7499339B2 (en) High-performance flash memory data transfer
US7525855B2 (en) Method of high-performance flash memory data transfer
KR101458381B1 (ko) 고성능 플래시 메모리 데이터 전송
US20100095089A1 (en) Multiprocessor system with multiport memory
US7499369B2 (en) Method of high-performance flash memory data transfer
JP4869713B2 (ja) マルチチップパッケージデバイス
US20070245065A1 (en) High-Performance Flash Memory Data Transfer
US11442664B2 (en) Memory system and method of operating the same
US8886915B2 (en) Multiprocessor system having direct transfer function for program status information in multilink architecture
US20230297391A1 (en) Memory, memory controlling method and system
US9104401B2 (en) Flash memory apparatus with serial interface and reset method thereof
US8745363B2 (en) Bootable volatile memory device, memory module and processing system comprising bootable volatile memory device, and method of booting processing system using bootable volatile memory device
CN114141291A (zh) 存储器、存储器控制方法和***
CN114141283A (zh) 存储器、存储器控制方法和***
JP2009237602A (ja) メモリシステム
KR20170033124A (ko) 메모리 장치 및 그것을 포함하는 메모리 시스템
US11309038B2 (en) Memory device and method of operating the memory device
US8108663B2 (en) Micro controller and method of updating the same
CN105989884B (zh) 半导体存储装置及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination