KR100930392B1 - 반도체 메모리의 전원 제어 장치 - Google Patents

Abstract

본 발명은 반도체 메모리의 동작 상태 정보를 갖는 신호를 이용하여 전원 단속을 위한 제어신호를 생성하는 제어신호 생성부와, 상기 제어신호에 따라 전원전압 공급을 제어하는 제어부를 포함하는 반도체 메모리의 전원 제어 장치에 관한 것이다.

전원전압, 제어, 누설전류, 액티브, 스탠바이

Description

반도체 메모리의 전원 제어 장치{POWER CONTOLLING DEVICE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 반도체 메모리의 동작 모드에 따라 전원전압 공급을 제어하여 고속과 저전력을 동시에 구현하는 반도체 메모리의 전원 제어 장치에 관한 것이다.

일반적으로 저전력 소모를 크게 고려하는 모바일 제품에서 반도체 메모리가 사용됨에 따라, 반도체 메모리의 소비전류 역시도 성능을 판단하는 중요 사항이 되었다.

이러한 모바일 반도체 메모리는 전류 사용을 최소화해야 하므로 노멀 트랜지스터를 사용하는데, 메모리 내의 컬럼 패스(column path)를 동작시키는 경우 고용량 디바이스로 가는 경우 칩 사이즈가 커지면서 신호 지연으로 인한 속도 한계가 존재하였다. 또한 동일 집적도에서도 속도를 빠르게 하는데 한계가 있다.

모바일 반도체 메모리의 속도 한계를 극복하기 위해서는 노멀 트랜지스터보 다 낮은 문턱전압을 갖는 트랜지스터를 사용하여야 하지만, 이럴 경우 오프 누설 전류가 증가하여 더 이상 모바일 반도체 메모리로서의 성능을 다하지 못하는 문제점이 있다.

따라서, 본 발명은 고속의 트랜지스터를 사용하면서 저 전력을 구현하기 위해 반도체 메모리의 동작 정보를 갖는 신호들을 이용하여 전원을 단속하는 반도체 메모리의 전원 제어 장치를 제시한다.

이러한 본 발명은 반도체 메모리의 동작 정보를 갖는 제어신호에 따라 전원전압 공급을 제어하는 제어부 및 상기 제어부로부터 전원전압을 공급받고, 입력 신호에 응답하여 구동하는 컬럼 패스 제어부를 포함한다.

상기 제어신호는 액티브 커맨드 시 활성화되는 신호이다.

상기 제어신호는 리드 또는 라이트 커맨드 시 활성화되는 신호이다.

그리고, 본 발명은 액티브 커맨드 시 활성화되는 제어신호를 출력하는 제어신호 생성부, 상기 제어신호에 따라 전원전압 공급을 제어하는 제어부 및 상기 제어부로부터 전원전압을 공급받아, 액티브 커맨드 시 입력되는 입력 신호에 응답하여 구동하는 액티브 제어부를 포함한다.

상기 제어신호 생성부는 라스 신호와 클럭 인에이블 신호에 응답하여 논리 연산하는 제1연산부와, 상기 제1연산부의 출력신호와 딥 파워다운 모드 신호에 응답하여 논리 연산하는 제2연산부를 포함하여, 상기 라스 신호 활성화 시 활성화되는 제어신호를 출력한다.

상기 라스 신호는 액티브 커맨드 시 활성화되는 신호이다.

그리고, 본 발명은 리드 또는 라이트 커맨드 시 활성화되는 제어신호를 출력하는 제어신호 생성부, 상기 제어신호에 따라 전원전압 공급을 제어하는 제어부 및 상기 제어부로부터 전원전압을 공급받아, 리드 또는 라이트 커맨드 시 입력되는 입력 신호에 응답하여 구동하는 리드/라이트 제어부를 포함한다.

상기 제어신호 생성부는 리드 커맨드 신호와 라이트 커맨드 신호에 응답하여 논리 연산하는 제1연산부와, 상기 제1연산부의 출력신호를 라스 신호에 동기하여 출력하는 제1구동부와, 상기 제1구동부의 출력 신호를 래치하는 래치부와, 상기 래치부의 출력신호를 지연시켜 출력하는 지연부와, 상기 래치부의 출력신호와 상기 지연부의 출력신호를 논리 연산하는 제2연산부를 포함하여, 상기 리드 또는 라이트 커맨드 신호 활성화시 활성화되는 상기 제어신호를 출력한다.

상기 제어신호 생성부는 버스트 종료 신호에 응답하여 상기 제1구동부의 출력 노드를 일정 논리레벨로 구동하는 제2구동부를 더 포함한다.

상기 제어신호 생성부는 리셋 신호에 응답하여 상기 제1구동부의 출력 노드를 일정 논리레벨로 구동하는 제3구동부를 더 포함한다.

상기 제어신호 생성부는 상기 제2연산부의 출력신호와 딥 파워다운 모드 신호에 응답하여 딥 파워다운 모드 시 일정 논리레벨로 출력하는 제3연산부와, 상기 제3연산부의 출력신호를 버퍼링하는 버퍼부를 더 포함한다.

상기 라스 신호는 액티브 커맨드 시 활성화되는 신호이다.

삭제

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이와 같이 본 발명은 반도체 메모리의 동작 상태 정보를 신호를 이용하여 전원 공급을 제어하므로 고속의 트랜지스터를 사용하면서 저 전력을 구현할 수 있다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1 은 본 발명에 의한 반도체 메모리의 전원 제어 장치의 블럭도이다.

도 1 을 참고하면, 본 발명은 액티브 커맨드 시 활성화되는 제1제어신호(ACT_CTRL)를 출력하는 제1제어신호 생성부(10)와, 제1제어신호(ACT_CTRL)에 따라 전원전압(VACTCP) 공급을 제어하는 제1제어부(20)와, 액티브 커맨드 시 제1제어부(20)로부터 전원전압(VACTCP)을 공급받아 구동하는 액티브 제어부(30)를 포함한 다.

그리고, 리드(RD_CMD) 또는 라이트(WT_CMD) 커맨드 시 활성화되는 제2제어신호(RDWT_CTRL)를 출력하는 제2제어신호 생성부(40)와, 제2제어신호(RDWT_CTRL)에 따라 전원전압(VRDWTCP) 공급을 제어하는 제2제어부(50)와, 리드 또느 라이트 커맨드 시 제2제어부(50)로부터 전원전압(VRDWTCP)을 공급받아 구동하는 리드/라이트 제어부(60)를 포함한다.

도 2 는 도 1 의 제1제어신호 생성부의 회로도이다.

도 2 를 참고하면, 제1제어신호 생성부(10)는 라스 신호(RAS_IDLE)와 클럭 인에이블 신호(CKE)에 응답하여 논리 연산하는 제1연산부(11)와, 제1연산부(11)의 출력신호와 딥 파워다운 모드 신호(DPD)에 응답하여 논리 연산하는 제2연산부(12)와, 제2연산부(12)의 출력신호를 버퍼링하는 버퍼부(13)를 포함하여, 상기 라스 신호(RAS_IDLE) 활성화 시 활성화되는 제1제어신호(ACT_CTRL)를 출력한다.

여기서, 라스 신호(RAS_IDLE)는 액티브 커맨드 시 로우 논리레벨로 활성화되는 신호이다.

도 3 은 도 1 의 제1제어부의 회로도로, 제1제어부(20)는 제1제어신호(ACT_CTRL)에 따라 구동하는 PMOS 트랜지스터(P20)로 구성한다. 즉, 액티브 커맨드 시 상기 제1제어신호(ACT_CTRL)는 로우 논리레벨로 되어 PMOS 트랜지스터(P20)를 구동하여 전원전압(VACTCP)을 공급한다.

도 4 는 도 1 의 액티브 제어부의 회로도로, 액티브 제어부(30)는 제1제어부(20)로부터 전원전압(VACTCP)을 공급받고, 입력 신호에 응답하여 구동한다. 입력 신호는 반도체 메모리의 컬럼 패스(Column Path) 제어 관련 신호로 컬럼 어드레스 신호 등이 될 수 있다.

이러한 액티브 제어부(30)는 입력신호에 응답하여 풀-업 구동하는 제1풀-업 구동부(P30, P31)와, 입력신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부(N30, N31)를 포함하고, 상기 제어신호에 응답하여 상기 제1풀-업, 풀-다운 구동부의 출력 노드를 제어하는 구동부(N32)를 포함한다. 그리고, 상기 제1제어신호(ACT_CTRL) 활성화 시 각각 상기 제1제어부(20)로부터 전원전압(VACTCP)을 공급받고, 상기 제1제어신호(ACT_CTRL) 비활성화 시 출력 노드를 일정 논리레벨로 출력한다.

여기서, 상기 제1풀-업 구동부(P30, P31)와 제1풀-다운 구동부(N30, N31)는 각각 제1 제어부(20) 또는 구동부(N32) 등에 구성되는 노멀 트랜지스터보다 문턱전압이 낮은 PMOS 트랜지스터와 NMOS 트랜지스터로 구성한다.

도 5 는 도 1 의 제2제어신호 생성부의 회로도이다.

도 5를 참고하면, 제2제어신호 생성부(40)는 리드 커맨드 신호(RD_CMD)와 라이트 커맨드 신호(WT_CMD)에 응답하여 논리 연산하는 제3연산부(41)와, 제3연산부(41)의 출력신호를 라스 신호(RAS_IDLE)에 동기하여 출력하는 제1구동부(42)와, 제1구동부(42)의 출력 신호를 래치하는 래치부(43)와, 래치부(43)의 출력신호를 지연시켜 출력하는 지연부(44)와, 래치부(43)의 출력신호와 지연부(44)의 출력신호를 논리 연산하는 제4연산부(45)를 포함한다.

또한, 버스트 종료 신호(BURST_END)에 응답하여 제1구동부(42)의 출력 노드를 일정 논리레벨로 구동하는 제2구동부(46)와, 리셋 신호(RESET)에 응답하여 제1구동부(42)의 출력 노드를 일정 논리레벨로 구동하는 제3구동부(47)를 포함한다.

또한, 제4연산부(45)의 출력신호와 딥 파워다운 모드 신호(DPD)에 응답하여 딥 파워다운 모드 시 일정 논리레벨로 출력하는 제5연산부(48)와, 제5연산부(48)의 출력신호를 버퍼링하는 버퍼부(49)를 포함한다.

도 1 의 제2제어부(50)와 리드/라이트 제어부(60)의 회로 구성은 도 3과 도 4 에 도시한 제1제어부(20)와 액티부 제어부(30)의 회로 구성과 동일하다.

이러한 본 발명은 반도체 메모리가 액티브 모드일 때는 낮은 문턱 전압을 갖는 트랜지스터를 통해 하이 스피드 특성을 유지하고, 스탠바이 상태에서는 전원을 단속하여 누설 전류를 줄인다.

보다 구체적으로 설명하면, 본 발명의 제어신호는 두 가지로 분류될 수 있는데 하나는 액티브 명령을 받아서 활성화되는 신호(ACT_CTRL)이고, 다른 하나는 리드 또는 라이트 명령을 받아서 활성화되는 신호(RDWT_CTRL)이다. 이러한 제어신호를 두 개로 구분한 이유는 반도체 메모리의 컬럼 패스 제어 관련 액티브 명령일 때 구동하는 액티브 제어부(30)와 리드/라이트 명령일 때 구동하는 리드/라이트 제어부(60)의 구동 타이밍이 서로 다르기 때문이다.

먼저, 도 1 을 참고하면 액티브 명령을 받아서 활성화되는 제1제어신호(ACT_CTRL)는 제1제어신호 생성부(10)에서 생성되는데, 라스 신호(RAS_IDLE), 클럭 인에이블 신호(CKE), 딥 파워다운 모드 신호(DPD)를 받아서 제1제어신호를 생성한다.

즉, 어떤 뱅크도 액티브 되지 않는 상황(RAS_IDLE='H')이 되거나 스탠바이 상황(CKE='L') 혹은 딥 파워다운 모드(DPD)에 진입하면 제1제어신호(ACT_CTRL)는 'H'가 되어 전원 공급을 차단한다.

도 2 를 참고하면, RAS_IDLE이 'L'이고 CKE가 'H', DPD가 'L' 인 경우에만 ACT_CTRL이 'L'가 되어 전원을 공급하고 나머지 경우에는 'H'가 되어 전원을 차단한다.

또한, 이 제1제어신호(ACT_CTRL)는 제어되는 전원(VACTCP)을 사용하는 액티브 제어부(30)로 입력되어 플로팅이 발생하지 않게 레벨을 잡아주는 역할을 한다. 여기서 액티브 제어부(30)는 컬럼 커맨드 처리부와 같이 리드 또는 라이트 명령을 받아서 바로 동작하는 회로들이 될 수 있다.

도 4 를 참고하면, 액티브 시 정상적인 전원이 공급되어 동작하고 스탠바이 시 전원이 차단되어 누설 전류를 방지한다. 이때 사용되는 트랜지스터들은 노멀 트랜지스터에 비해 스피드가 향상된 트랜지스터 즉 문턱전압이 낮은 트랜지스터를 사용할 수 있다. 실제로 스탠바이 시 누설 소스로 작용하는 것은 도 3의 PMOS 트랜지스터(P20)이므로 스탠바이 전류는 오히려 줄일 수 있다. 그리고, 도 4 의 NMOS 트랜지스터(N32)에 제1제어신호(ACT_CTRL)를 물려놓은 것은 출력(OUT) 신호가 전원이 차단되지 않는 다른 곳에 입력으로 들어갈 때 플로팅으로 인한 전류 소비를 방지하기 위한 것이다.

다음으로, 도 1과 도 5를 참고하면 리드 또는 라이트 명령을 받아서 활성화되는 제2제어신호(RDWT_CTRL)는 제2제어신호 생성부(40)에서 생성되는데, 버스트 종료 신호(BURST_END)가 발생하거나 프리차지 상태(RAS_IDLE='H')가 될 경우에 제2 제어신호(RDWT_CTRL)는 'H'가 되어 전원 공급을 차단한다.

또한, 이 제2제어신호(RDWT_CTRL)는 제어되는 전원(VRDWTCP)을 사용하는 리드/라이트 제어부(60)로 입력되어 플로팅이 발생하지 않게 레벨을 잡아주는 역할을 한다. 여기서 리드/라이트 제어부(60)는 리드/라이트 명령 후 소정 시간 경과후 동작하는 회로들이 될 수 있다.

도 5를 참고하면, 리드(RD_CMD) 혹은 라이트(WT_CMD) 명령이 들어오면 제2제어신호(RDWT_CTRL)를 'L'로 보내 전원을 공급하고, 버스트 종료 신호(BURST_END)가 발생하면 제2제어신호(RDWT_CTRL) 신호를 'H'로 만들어 전원 공급을 차단한다. 그리고 이러한 동작들은 하나의 뱅크라도 액티브가 되어 있어야 동작하도록 라스 신호(RAS_IDLE)로 제어하도록 하였다. 리셋(RESET) 신호는 래치부(43)를 초기화하는 신호이다. 그리고 제2제어신호(RDWT_CTRL)를 지연부(44)를 통해 지연하여 전원 공급 오프 시간을 연장하였는데, 이는 버스트 종료 신호(BURST_END) 이 후에도 먼 거리를 달리는 신호들은 동작을 해야하므로 동작시간에 따른 적절한 지연시간이 필요하기 때문이다. 그리고 딥 파워다운 모드(DPD) 시에도 제2제어신호(RDWT_CTRL)를 'H'로 하여 전원을 차단한다.

이러한 본 발명은 하이 스피드 동작뿐만 아니라 여러가지 모드의 스탠바이 전류를 줄일 수 있다.

도 1 은 본 발명에 의한 반도체 메모리의 전원 제어 장치의 블럭도이다.

도 2 는 도 1 의 제1제어신호 생성부의 회로도이다.

도 3 은 도 1 의 제1제어부의 회로도이다.

도 4 는 도 1 의 액티브 제어부의 회로도이다.

도 5 는 도 1 의 제2제어신호 생성부의 회로도이다.

Claims (41)

1. 반도체 메모리의 동작 정보를 갖는 제어신호를 이용하여 전원전압 공급을 제어하는 제어부; 및

   상기 제어부로부터 전원전압을 공급받고, 입력 신호에 응답하여 구동하는 컬럼 패스 제어부;

   를 포함하는 반도체 메모리의 전원 제어 장치.
2. 제 1 항에 있어서,

   상기 제어신호는 액티브 커맨드 시 활성화되는 신호인 반도체 메모리의 전원 제어 장치.
3. 제 1 항에 있어서,

   상기 제어신호는 리드 또는 라이트 커맨드 시 활성화되는 신호인 반도체 메모리의 전원 제어 장치.
4. 제 1 항에 있어서,

   상기 제어부는 상기 제어신호에 따라 전원전압을 공급하는 PMOS 트랜지스터를 포함하는 반도체 메모리의 전원 제어 장치.
5. 삭제
6. 제 1 항에 있어서, 상기 컬럼 패스 제어부는

   상기 입력 신호에 응답하여 구동하는 제1구동부와;

   상기 제어신호에 응답하여 상기 제1구동부의 출력 노드를 제어하는 제2구동부;

   를 포함하여,

   상기 제어신호 활성화 시 상기 제어부로부터 전원전압을 공급받고, 상기 제어신호 비활성화 시 상기 제1구동부의 출력 노드를 일정 로직레벨로 출력하는 반도체 메모리의 전원 제어 장치.
7. 제 6 항에 있어서, 상기 제2구동부는 상기 제어신호에 응답하여 풀-다운 구동하는 NMOS 트랜지스터로 구성한 반도체 메모리의 전원 제어 장치.
8. 제 7 항에 있어서, 상기 제1구동부는

   상기 입력신호에 응답하여 풀-업 구동하는 제1풀-업 구동부와;

   상기 입력신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부;

   를 포함하고,

   상기 제1풀-업 구동부와 제1풀-다운 구동부는 각각 상기 제2구동부에 구성된 NMOS 트랜지스터보다 문턱전압이 낮은 PMOS 트랜지스터와 NMOS 트랜지스터로 구성한 반도체 메모리의 전원 제어 장치.
9. 액티브 커맨드 시 활성화되는 제어신호를 출력하는 제어신호 생성부;

   상기 제어신호에 따라 전원전압 공급을 제어하는 제어부; 및

   상기 제어부로부터 전원전압을 공급받아, 액티브 커맨드 시 입력되는 입력 신호에 응답하여 구동하는 액티브 제어부;

   를 포함하는 반도체 메모리의 전원 제어 장치.
10. 제 9 항에 있어서,

    상기 제어신호 생성부는 라스 신호와 클럭 인에이블 신호에 응답하여 논리 연산하는 제1연산부와;

    상기 제1연산부의 출력신호와 딥 파워다운 모드 신호에 응답하여 논리 연산하는 제2연산부;

    를 포함하여,

    상기 라스 신호 활성화 시 활성화되는 제어신호를 출력하는 반도체 메모리의 전원 제어 장치.
11. 제 10 항에 있어서,

    상기 라스 신호는 액티브 커맨드 시 활성화되는 신호인 반도체 메모리의 전원 제어 장치.
12. 제 10 항에 있어서,

    상기 제어신호 생성부는 상기 제2연산부의 출력신호를 버퍼링하는 버퍼부;를 더 포함하는 반도체 메모리의 전원 제어 장치.
13. 제 9 항에 있어서,

    상기 제어부는 상기 제어신호에 따라 전원전압을 공급하는 PMOS 트랜지스터를 포함하는 반도체 메모리의 전원 제어 장치.
14. 삭제
15. 제 9 항에 있어서, 상기 액티브 제어부는

    상기 입력 신호에 응답하여 구동하는 제1구동부와;

    상기 제어신호에 응답하여 상기 제1구동부의 출력 노드를 제어하는 제2구동부;

    를 포함하여,

    상기 제어신호 활성화 시 상기 제어부로부터 전원전압을 공급받고, 상기 제어신호 비활성화 시 상기 제1구동부의 출력 노드를 일정 로직레벨로 출력하는 반도체 메모리의 전원 제어 장치.
16. 제 15 항에 있어서,

    상기 제2구동부는 상기 제어신호에 응답하여 풀-다운 구동하는 NMOS 트랜지스터를 포함하는 반도체 메모리의 전원 제어 장치.
17. 제 16 항에 있어서, 상기 제1구동부는

    상기 입력신호에 응답하여 풀-업 구동하는 제1풀-업 구동부와;

    상기 입력신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부;

    를 포함하고,

    상기 제1풀-업 구동부와 제1풀-다운 구동부는 각각 상기 제2구동부에 포함된 NMOS 트랜지스터보다 문턱전압이 낮은 PMOS 트랜지스터와 NMOS 트랜지스터로 구성한 반도체 메모리의 전원 제어 장치.
18. 리드 또는 라이트 커맨드 시 활성화되는 제어신호를 출력하는 제어신호 생성부;

    상기 제어신호에 따라 전원전압 공급을 제어하는 제어부; 및

    상기 제어부로부터 전원전압을 공급받아, 리드 또는 라이트 커맨드 시 입력되는 입력 신호에 응답하여 구동하는 리드/라이트 제어부;

    를 포함하는 반도체 메모리의 전원 제어 장치.
19. 제 18 항에 있어서,

    상기 제어신호 생성부는 리드 커맨드 신호와 라이트 커맨드 신호에 응답하여 논리 연산하는 제1연산부와;

    상기 제1연산부의 출력신호를 라스 신호에 동기하여 출력하는 제1구동부와;

    상기 제1구동부의 출력 신호를 래치하는 래치부와;

    상기 래치부의 출력신호를 지연시켜 출력하는 지연부와;

    상기 래치부의 출력신호와 상기 지연부의 출력신호를 논리 연산하는 제2연산부;

    를 포함하여,

    상기 리드 또는 라이트 커맨드 신호 활성화시 활성화되는 상기 제어신호를 출력하는 반도체 메모리의 전원 제어 장치.
20. 제 19 항에 있어서, 상기 제어신호 생성부는

    버스트 종료 신호에 응답하여 상기 제1구동부의 출력 노드를 일정 논리레벨로 구동하는 제2구동부;

    를 더 포함하는 반도체 메모리의 전원 제어 장치.
21. 제 19 항에 있어서, 상기 제어신호 생성부는

    리셋 신호에 응답하여 상기 제1구동부의 출력 노드를 일정 논리레벨로 구동하는 제3구동부;

    를 더 포함하는 반도체 메모리의 전원 제어 장치.
22. 제 19 항에 있어서, 상기 제어신호 생성부는

    상기 제2연산부의 출력신호와 딥 파워다운 모드 신호에 응답하여 딥 파워다운 모드 시 일정 논리레벨로 출력하는 제3연산부와;

    상기 제3연산부의 출력신호를 버퍼링하는 버퍼부;

    를 더 포함하는 반도체 메모리의 전원 제어 장치.
23. 제 19 항에 있어서,

    상기 라스 신호는 액티브 커맨드 시 활성화되는 신호인 반도체 메모리의 전원 제어 장치.
24. 제 18 항에 있어서,

    상기 제어부는 상기 제어신호에 따라 전원전압을 공급하는 PMOS 트랜지스터를 포함하는 반도체 메모리의 전원 제어 장치.
25. 삭제
26. 제 18 항에 있어서, 상기 리드/라이트 제어부는

    상기 입력 신호에 응답하여 구동하는 제1구동부와;

    상기 제어신호에 응답하여 상기 제1구동부의 출력 노드를 구동하는 제2구동부;

    를 포함하여,

    상기 제어신호 활성화 시 상기 제어부로부터 전원전압을 공급받고, 상기 제어신호 비활성화 시 상기 제1구동부의 출력 노드를 일정 로직레벨로 출력하는 반도체 메모리의 전원 제어 장치.
27. 제 26 항에 있어서,

    상기 제2구동부는 상기 제어신호에 응답하여 풀-다운 구동하는 NMOS 트랜지스터를 포함하는 반도체 메모리의 전원 제어 장치.
28. 제 27 항에 있어서, 상기 제1구동부는

    상기 입력신호에 응답하여 풀-업 구동하는 제1풀-업 구동부와;

    상기 입력신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부;

    를 포함하고,

    상기 제1풀-업 구동부와 제1풀-다운 구동부는 각각 상기 제2구동부에 포함된 NMOS 트랜지스터보다 문턱전압이 낮은 PMOS 트랜지스터와 NMOS 트랜지스터로 구성한 반도체 메모리의 전원 제어 장치.
29. 삭제
30. 삭제
31. 삭제
32. 삭제
33. 삭제
34. 삭제
35. 삭제
36. 삭제
37. 삭제
38. 삭제
39. 삭제
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