KR100937995B1 - 반도체 메모리장치 및 이의 테스트방법 - Google Patents

반도체 메모리장치 및 이의 테스트방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 테스트시 다양한 데이터 패턴을 구현 가능하게 해 스크린 어빌리티를 높이기 위한 것으로, 본 발명에 따른 반도체 메모리장치는, 칩 외부로부터 입력된 데이터들을 정렬하는 데이터 정렬부; 정렬된 각각의 상기 데이터들과 각각 대응되는 데이터 입/출력 라인들; 및 테스트시 하나 이상의 변경 신호에 응답하여 상기 데이터들과 상기 데이터 입/출력 라인들간의 대응관계를 바꿔주는 변경부를 포함한다.
메모리장치, 테스트, 스크린 어빌리티

Description

반도체 메모리장치 및 이의 테스트방법{Semiconductor memory device and Testing method of the same}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 테스트시 입력되는 데이터의 순서를 변경 가능하게 해 스크린 어빌리티(screen ability)를 높이기 위한 기술에 관한 것이다.
도 1은 종래의 반도체 메모리장치에서 데이터를 입력받아 정렬해 데이터 입/출력 라인까지 전달하는 부분을 도시한 도면이다.
도면에 도시된 바와 같이, 종래의 반도체 메모리장치는, 데이터 입력버퍼(110), 데이터 정렬부(120), 대응결정부(130), 드라이버(140)를 포함해 데이터 핀(DQ)으로부터 입력되는 데이터들(DQ_i)을 데이터 입/출력 라인(GIO0~7)으로 전달한다.
데이터 입력버퍼(110)는, 데이터 핀(DQ)을 통해 직렬로 입력되는 데이터들을 버퍼링해 칩 내부로 전달(DQ_i)한다.
데이터 정렬부(120)는, 라이징 및 폴링의 데이터 스트로브 신호(DQSR, DQSF: Data Strobe)를 이용해 직렬(serial)로 입력된 데이터들(DQ_i)을 병렬(parallel)로 정렬한다. 데이터들(D0~D7)은 버스트 길이(BL: Burst Length)에 따라 직렬(serial)로 입력되는데 도면의 경우 기본적으로 버스트 길이(BL)가 8인 경우를 도시하고 있다. 따라서 외부로부터 D0, D1, D2, D3, D4, D5, D6, D7 순서로 8개의 데이터가 입력되면, D0=ALIGNR_0, D1=ALIGNF_0, D2=ALIGNR_1, D3=ALIGNF_1 , D4=ALIGNR_2, D5=ALIGNF_2 , D6=ALIGNR_3 , D7=ALIGNF_3로 각각 정렬된다.
대응결정부는(130), 기본적으로는(도면은 DDR3 메모리장치의 예를 도시하고 있으므로 BL=8이 기본) ALIGNR_0~3을 ALIGNTD_0~3으로 ALIGNF_0~3을 ALIGNFD_0~3으로 그대로 전달한다. 따라서 데이터 입/출력 라인 GIO0~7에는 차례로 D0~D7이 실리게 된다.
버스트 길이(BL)가 4인 경우(도면의 BL4 신호 인에이블)에 대응결정부(130)는 ALIGN_2,3(R이던 F이던 마찬가지)을 ALIGND_0,1로 바꾸어 출력한다. 그리고 ALIGN_0,1도 그대로 ALIGN_0,1로 그대로 전달한다. 따라서 버스트 길이(BL)에 따라 입력된 4개의 데이터(D0, D1, D2, D3)는 차례로 GIO0~3에 실리게 된다.
온 더 플라이 모드(BLFLYb='로우': on the fly mode 스펙에 정의됨)인 경우 대응결정부(130)는 ALIGN_0,1(R이던 F이던 마찬가지)를 ALIGND_2,3으로 바꾸어 출력한다. 그리고 ALIGN_0,1도 그대로 ALIGN_0,1로 출력한다. 따라서 온 더 플라이 모드시 입력된 4개의 데이터(D0, D1, D2, D3)는 차례로 GIO4~7에 실리게 된다.
대응결정부(130)는 기본적인 버스트 길이(BL) 이외에 다른 버스트 길이(BL) 를 지원하기 위해 구비되는 것이다. 예를 들어 도면과 같은 DDR3 메모리장치의 경우에, 대응 결정부는 BL=8 이외에 BL=4 및 온 더 플라이 모드를 지원하기 위해 구비된다. 따라서 메모리장치가 하나의 버스트 길이(BL)만을 지원해도 되는 경우라면 메모리장치는 대응결정부(130) 없이 구성될 수 있다.
드라이버(140)는 대응결정부(130)의 출력라인들(ALIGNRD_0~3, ALIGNFD_0~3)의 데이터를 도면에 도시된 순서대로 데이터 입/출력 라인(GIO0~7)에 실어준다. 도면의 DIN_CLK는 데이터들이 데이터 입/출력 라인(GIO0~7)에 전달되는 타이밍을 결정하기 위한 클럭(clock)을 나타낸다.
도 2는 도 1의 대응결정부(130)의 내부를 도시한 도면이다.
도면에 도시된 바와 같이, 종래의 대응결정부(130)는 BL4 신호 또는 BLFLYb 신호에 응답하여 두 신호(데이터) 중 하나를 선택하는 멀티플렉서들(210, 220, 230, 240)을 포함하여 구성된다. 도면에는 R, F의 기호를 병기하지 않았는데, ALIGN 중 R로 이름 붙여지는 라인이던지 F로 이름 붙여지는 라인이던지 모두 도면과 동일하게 구성된다. 따라서 실제의 대응결정부(130)는 도 2와 같은 회로 2개로 구성된다.
BL=8 이어서 BL4 신호와 BLFLYb 신호가 모두 디스에이블된 경우(BL4='로우', BLFLYb='하이'), 입력되는 라인과 출력되는 라인들은 모두 동일한 번호로 매칭된다.
BL=4 이어서 BL4 신호가 '하이'로 인에이블되는 경우, ALIGN2,3은 ALIGND0,1로 출력된다. 그리고 ALIGN2,3은 ALIGND2,3으로도 출력된다. 이때는 실제로 한번에 입력되는 데이터가 8개가 아닌 4개이기 때문에 이와 같이 동작하더라도 동작에 문제가 생기지는 않는다.
온 더 플라이 모드이어서 BLFLYb 신호가 '로우'로 인에이블되는 경우, ALIGN1,2는 ALIGND2,3으로 출력된다. 그리고 ALIGN1,2는 ALIGND1,2로도 출력된다. 온 더 플라이 모드에서도 실제로 한번에 입력되는 데이터가 8개가 아닌 4개이기 때문에 이와 같이 동작하더라도 동작에 문제가 생기지는 않는다.
도 3은 종래의 반도체 메모리장치가 직렬로 입력되는 데이터를 병렬로 정렬해 데이터 입/출력 라인에 전달하는 과정을 도시한 도면이다.
도면에 도시된 바와 같이, 종래의 반도체 메모리장치는 직렬로 입력되는 데이터들을 병렬로 정렬하여 입력된 순서대로 데이터 입/출력 라인 GIO0~7로 전달한다(BL=8인 경우를 도시함).
도 3은 특히 테스트장비를 통해 데이터를 메모리장치에 입력시키는 경우를 도시하고 있는데, 도면을 보면 데이터 D0~D3은 모두 '하이' 데이터이고, D4~D7은 모두 '로우' 데이터임을 확인할 수 있다. 이는 메모리장치의 데이터 입/출력 속도(예, 800Mhz)가 테스트장비의 데이터 입/출력 속도(예, 200Mhz)보다 4배 빠른 경우를 도시한 것으로, 이러한 경우 테스트장비는 4개의 데이터 단위(D0~D3, D4~D7)로만 데이터의 논리값을 변경할 수 있다.
반도체 메모리장치의 속도는 기술의 발전과 함께 점점 더 빨라지고 있다. 그러나 메모리장치의 속도가 더 빨라지더라도 메모리제조사는 바로 더 속도가 빠른 테스트장비를 도입하지는 않는다. 메모리장치의 스피드가 변할 때마다 테스트장비 를 바꾼다면 메모리장치의 제조비용이 크게 늘어나기 때문이다. 따라서 메모리장치의 테스트시 도 3과 같이, 연속적인 여러 개의 데이터(예, D0, D1, D2, D3)를 동일한 논리값으로 입력해 줄 수밖에 없는 경우가 생기게 된다.
메모리장치의 테스트시에는 효율적으로 여러 가지의 불량을 검출하기 위해서 여러가지의 데이터 패턴(data pattern)을 사용한다. 데이터 패턴을 자유롭게 구현하기 위해서는 원하는 위치에다가 원하는 데이터를 기록할 수 있어야 한다. 그러기 위해서는 연속적인 데이터들을 서로 다른 논리값으로 입력해 주어야 할 경우도 생긴다. 예를 들어, 특정 테스트 패턴을 구현하기 위해 D0='하이', D1='로우', D2='하이', D3='로우'로 데이터를 입력할 필요가 있을 수가 있다.
따라서 도 3과 같이 메모리장치의 스피드보다 테스트장비의 스피드가 느린 경우에는 자유로운 데이터 패턴을 구현하는데 제약이 따르고, 그에 따라 테스트시 불량에 대한 스크린 어빌리티(screen ability)가 떨어지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 메모리장치의 스피드보다 느린 스피드로 동작하는 테스트장비를 사용하더라도 다양한 데이터 패턴을 구현하는 것이 가능한 메모리장치를 제공하고자 함에 그 목적이 있다.
또한, 본 발명은 느린 테스트장비로 빠른 메모리장치를 테스트하더라도 다양한 데이터 패턴을 구현하는 것을 가능하게 하는 반도체 메모리장치의 테스트방법을 제공하고자 함에 그 목적이 있다.
본 발명의 제1실시예에 따른 반도체 메모리장치는, 칩 외부로부터 입력된 데이터들을 정렬하는 데이터 정렬부; 정렬된 각각의 상기 데이터들과 각각 대응되는 데이터 입/출력 라인들; 및 테스트시 하나 이상의 변경 신호에 응답하여 상기 데이터들과 상기 데이터 입/출력 라인들간의 대응관계를 바꿔주는 변경부를 포함한다.
또한, 본 발명의 제2실시예에 따른 반도체 메모리장치는, 칩 외부로부터 입력된 데이터들을 정렬하는 데이터 정렬부; 정렬된 상기 데이터들을 전송하는 데이터 입/출력 라인들; 및 테스트시 하나 이상의 변경 신호에 응답하여 상기 데이터 입/출력 라인들에 실린 데이터들을 서로 바꿔주는 변경부를 포함한다.
또한, 본 발명의 제3실시예에 따른 반도체 메모리장치는, 칩 외부로부터 직 렬로 입력된 데이터들을 병렬로 정렬하는 데이터 정렬부; 정렬된 각각의 상기 데이터들과 각각 대응되는 데이터 입/출력 라인들; 버스트 길이 설정신호 및 온 더 플라이 모드 신호의 인에이블 여부에 의해 결정되는 규칙에 따라 상기 정렬된 데이터들과 상기 데이터 입/출력 라인들간의 대응관계를 결정하는 대응결정부; 및 테스트시 변경신호가 인에이블되면 상기 대응결정부로 입력되는 버스트 길이 설정신호와 상기 온 더 플라이 모드 신호를 인에이블시키는 테스트부를 포함한다.
본 발명의 일실시예에 따른 반도체 메모리장치의 테스트방법은, 테스트장비로부터 반도체 메모리장치로 데이터들이 직렬로 입력되는 단계; 직렬로 입력된 상기 데이터들을 병렬로 정렬하는 단계; 및 하나 이상의 변경 신호에 응답하여 병렬로 정렬된 상기 데이터들을 서로 바꾸는 단계를 포함한다.
본 발명은 반도체 메모리장치 내에 입력된 데이터를 변경 신호에 의해 서로 바꾸는 것이 가능하게 해준다. 따라서 메모리장치의 스피드보다 테스트장비의 스피드가 느리더라도 다양한 데이터 패턴을 구현하게 해준다. 예를 들어, 테스트 장비에서 D0~D3='하이', D4~D7='로우'로 데이터를 입력해 주더라도, 메모리장치 내부적으로 D0='하이', D1='로우', D2='하이', D3='로우', D4='하이', D5='로우', D6='하이', D7='로우'로 입력된 것과 같이 데이터 패턴을 변경해 줄 수 있다.
본 발명에 의해 테스트시 원하는 데이터 패턴을 형성할 수 있게 되고, 이는 반도체 메모리장치의 스크린 어빌리티(screen ability)를 향상시켜 준다는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1실시예에 따른 반도체 메모리장치의 구성도이다.
본 발명의 제1실시예에 따른 반도체 메모리장치는, 칩 외부로부터 입력된 데이터들(D0~D7)을 정렬하는 데이터 정렬부(420)와, 정렬된 각각의 데이터들(D0_1~D7_1)과 각각 대응되는 데이터 입/출력 라인들(GIO0~7), 및 테스트시 하나 이상의 변경 신호(CHANGE<0:N>)에 응답하여 데이터들(D0_1~D7_1)과 데이터 입/출력 라인들(GIO0~7)간의 대응관계를 바꿔주는 변경부(430)를 포함하여 구성된다.
데이터 정렬부(420)는 칩 외부로부터 직렬(serial)로 입력된 데이터들(D0~D7)을 병렬(parallel)로 정렬한다. 데이터 정렬부(420)로 입력되는 데이터들(D0~D7)은 데이터 핀(DQ)으로부터 데이터 입력버퍼(410)를 통해 입력된다. 데이터 정렬부(420)는 데이터들(D0~D7)을 정렬하기 위해 데이터 스트로브 신호(DQSR, DQSF)를 사용한다. 도면에서는 데이터 정렬부(420)가 직렬로 입력되는 데이터들(D0~D7)을 병렬로 정렬(D0_1~D7_1)하는 경우를 도시하였지만, 이는 현재의 메모리장치가 이러한 방식으로 데이터를 정렬하기 때문이며, (스펙에 규정되는)데이터 정렬방식이 바뀌면 데이터 정렬부가 데이터를 정렬하는 방식도 이에 따라 바뀔 수 있다.
정렬된 각각의 데이터들(D0_1~D7_1)은 데이터 입/출력 라인(GIO0~7)과 각각 대등된다. 테스트시가 아닌 노멀 모드시 D0_1~D7_1은 GIO0~7에 대응된다.
변경부(430)는 본 발명의 핵심이 되는 곳으로, 테스트시에 하나 이상의 변경신호(CHANGE<0:N>)에 응답하여 정렬된 데이터들(D0_1~D7_1)과 데이터 입/출력 라인들(GIO0~7) 간의 대응관계를 바꾸어 준다. 변경신호(CHANGE<0:N>)는 하나 이상의 임의의 갯수가 될 수 있다. 변경신호(CHANGE<0:N>)의 갯수가 늘어날수록 더욱 다양한 방식으로 정렬된 데이터들(D0_1~D7_1)과 데이터 입/출력 라인들(GIO0~7) 간의 대응관계를 바꾸어 줄 수 있게 된다.
예를 들어, 변경신호가 CHANGE<0:3>의 4개로 구성된 경우 CHANGE<0>가 인에이블되면, D0_1는 D1_2로 출력되고 D1_1는 D0_2로 출력되게, CHANGE<1>이 인에이블되면 D2_1는 D3_2로 출력되고 D3_1은 D2_2로 출력되게..... 등등 다양한 방식으로 변경부(430)의 입력 데이터들(D0_1~D7_1)과 출력 데이터들(D0_2~D7_2)을 서로 바꾸어 줄 수 있다. 변경신호가 CHANGE<0> 하나로 구성된다면 CHANGE<0>이 인에이블되면 D0_1~D3_1은 D4_2~D7_2로 출력되게 D4_1~D7_1은 D0_2~D3_2로 출력되게 설정할 수 있다.
변경부(430)의 입력 데이터들(D0_1~D7_1)과 출력 데이터들(D0_2~D7_2)이 서로 바뀌면 결국 데이터 정렬부(420)를 통해 정렬된 데이터들(D0_1~D7_1)과 데이터 입/출력 라인(GIO0~7) 간의 대응관계가 서로 바뀌게 된다. 변경신호(CHANGE<0:N>)를 몇 개를 사용할지 또한 변경신호(CHANGE<0:N>)가 인에이블 되는 경우 어떤 데이 터들(D0_1~D7_7)과 데이터 입/출력 라인(GIO0~7) 간의 대응관계를 바꾸어 줄지는 필요에 따라 알맞게 설계하면 된다.
이와 같은 변경부(430)를 사용하면 테스트장비의 한계로 데이터를 D0~3은 '하이'로 D4~D7은 '로우'로 입력해 주었다고 하더라도, 데이터들(D0_1~D7_1)과 데이터 입/출력 라인(GIO0~GIO7) 간의 대응관계를 변경해 줌으로써, D0='하이', D1='로우', D2='하이', D3='로우', D4='하이', D5='로우', D6='하이', D7='로우' 등으로 입력한 것과 같은 효과를 가져올 수 있다.
변경부(430)의 후단에 있는 드라이버(440)는 변경부(430)의 출력 데이터(D0_2~D7_2)를 데이터 입/출력 라인(GIO0~7)에 실어주는 역할을 한다.
본 실시예에서는 종래기술에서의 대응결정부(도 1의 130)를 포함하지 않게 구성하였다. 어차피 테스트시가 아닌 노멀 모드시 변경부(430)는 입력된 데이터들을 변경함이 없이 그대로 출력(D0_1~D7_1=D0_2~D7_2)하므로 종래기술에서와 동일한 대응결정부(130)는 변경부(430)의 전단 또는 후단에 그대로 적용될 수 있다. 그러면 BL4 및 온 더 플라이 모드 등 여러 모드에도 대응할 수 있게 된다.
참고로, 종래기술의 대응결정부(130)는 BL=8, BL=4, 온 더 플라이 모드 등 규정에 맞는 방식으로 데이터의 대응 관계를 결정해 준다는데 비해(노멀모드에서 사용됨, 여러 가지의 규정을 만족시키기 위해 사용), 본 발명에서의 변경부(430)는 다양한 데이터 패턴의 구현을 위해 테스트시 일부러 규정과는 다르게 데이터의 대응 관계를 결정해 준다는 점에서 큰 차이가 있다(테스트시에 사용됨, 본래의 규정과 다른 방식으로 데이터를 대응시켜 데이터 패턴에 변화 유도).
도 5는 도 4의 변경부(430)의 일실시예 구성도이다.
변경부(430)는 하나 이상의 변경신호(CHANGE<0:N>)를 사용하여 다양하게 데이터들(D0_1~D7_1)과 데이터 입/출력 라인(GIO0~7)의 대응관계를 바꾸어 주게 설계될 수 있자만, 도 5의 실시예에서는 하나의 변경신호(CHANGE<0>)를 사용하며, 변경신호(CHANGE<0>)가 인에이블되면 데이터 D0_1~D3_1은 데이터 입/출력 라인 GIO4~7에 대응되고, 데이터 D4_1~D7_1은 데이터 입/출력 라인 GIO0~3에 대응되게 하는 경우를 도시하였다.
도면에 도시된 바와 같이, 변경부(430)는 변경신호(CHANGE<0>)의 인에이블 여부에 의해 입력되는 2개의 데이터들(D0_1~D7_1) 중 하나를 출력(D0_2~D7_2)하는 멀티플렉서들(510, 520, 530, 540, 550, 560, 570, 580)을 포함하며 구성될 수 있다.
가장 상단의 멀티플렉서(510)를 보면 변경신호(CHANGE<0>) 디스에이블시 멀티플렉서는 D0_1을 D0_2로 출력한다. 따라서 데이터 D0_1은 데이터 입/출력 라인 GIO0으로 전달된다. 그러나 변경신호(CHANGE<0>)가 인에이블되면 멀티플렉서(510)는 D4_1을 D0_2로 출력한다. 따라서 데이터 D4_1이 데이터 입/출력 라인 GIO0으로 전달된다. 나머지 멀티플렉서들(520, 530, 540, 550, 560, 570, 580)도 이와 같이 동작하기 때문에 변경부(430)는 변경신호(CHANGE<0>)의 인에이블 여부에 의해 데이터들(D0_1~D7_1)과 데이터 입/출력 라인들(GIO0~7) 사이의 대응관계를 바꾸어 주게 된다.
도 5에 도시된 변경부(430)는 변경신호(CHANGE<0>)도 하나만 사용되는 가장 간단한 실시예를 도시하였다. 여러 개의 변경신호(CHANGE<0:N>)를 사용하여 대응관계를 다양하게 변경시키는 변경부(430)도 어차피 변경신호들의 인에이블 여부에 의해 입력신호들 중 출력신호를 선택하는 멀티플렉서들로 구성될 수 있다.
도 6은 변경부(430)가 도 5와 같은 구성을 가지며 변경신호(CHANGE<0>)가 인에이블된 경우에 본 발명에 따른 반도체 메모리장치의 동작을 도시한 도면이다.
도면을 참조하면, 칩 외부로부터 데이터 D0~3는 '하이'데이터로 입력되고, 데이터 D4~7은 '로우'데이터로 입력되었지만, 데이터 입/출력 라인 GIO0~3에는 데이터 D4~7이('로우') 데이터가 실리고, 데이터 입/출력 라인 GIO4~7에는 데이터 D0~3이 실리는 것을 확인할 수 있다.
즉, 데이터(D0~7)가 입력된 순서대로 데이터 입/출력 라인(GIO0~7)에 실리지 않고, 입력된 순서가 바뀌어 데이터 입/출력 라인(GIO0~7)에 실리는 것을 확인할 수 있다.
도 6은 단지 변경부(430)가 도 5와 같이 구성된 경우의 동작을 도시한 것이며, 변경부(430)가 도 5와는 다르게 구성된 경우에는 외부에서 데이터(D0~7)가 '하이', '하이', '하이', '하이', '로우', '로우', '로우', '로우'의 순서로 입력되더라도 데이터 입/출력 라인(GIO0~7)에는 '하이', '로우', '하이', '로우', '하이', '로우', '하이', '로우' 등의 순서로 입력되게 할 수 있는 등 여러 가지 조합으로 데이터(D0~7)의 순서가 서로 바뀌도록 할 수 있음은 당연하다.
도 7은 본 발명의 제2실시예에 따른 반도체 메모리장치의 구성도이다.
본 발명의 제2실시예에 따른 반도체 메모리장치는, 칩 외부로부터 입력된 데 이터들(D0~D7)을 정렬하는 데이터 정렬부(720); 정렬된 데이터들(D0~D7)을 전송하는 데이터 입/출력 라인들(GIO0~GIO7); 및 테스트시 하나 이상의 변경 신호(CHANGE<0:N>)에 응답하여 데이터 입/출력 라인들(GIO0~7)에 실린 데이터들을 서로 바꿔주는 변경부(740)를 포함하여 구성된다.
데이터 정렬부(720)는 칩 외부로부터 직렬로 입력된 데이터들(D0~D7)을 병렬로 정렬한다. 데이터 정렬부(720)는 도 4의 제1실시예에서의 데이터 정렬부(420)와 동일하므로 여기서는 더 이상의 상세한 설명은 생략하기로 한다.
정렬된 각각의 데이터들(D0~D7)은 데이터 입/출력 라인(GIO0~7)과 각각 대응된다. 입력된 순서대로 데이터 D0~D7은 데이터 입/출력 라인 GIO0~7에 각각 대응된다. 정렬된 데이터들을 데이터 입/출력 라인(GIO0~7)에 실어주는 역할은 드라이버(730)가 한다.
변경부(740)는 테스트시 하나 이상의 변경신호(CHANGE<0:N>)에 응답하여 데이터 입/출력 라인들(GIO0_1~GIO7_1)에 실린 데이터를 서로 바꾸어 준다. 즉, 변경신호(CHANGE<0:N>)가 디스에이블된 노멀 모드에서는 변경부(740)로 입력되는 GIO0_1~GIO7_1=GIO0_2~GIO7_2가 되지만, 테스트모드시 변경신호(CHANGE<0:N>)가 인에이블 되면 입력되는 데이터들(GIO0_1~GIO7_1)을 서로 바꾸어 출력(GIO0_2~GIO7_2)한다.
제2실시예에서의 변경부(740)는 제1실시예에서의 변경부(430)와 동일하게 구성될 수 있다. 다만 제1실시예에서의 변경부(430)는 데이터들(D0~D7)이 데이터 입/출력 라인(GIO0~7)에 실리기 전에 서로 바꾸어 줌으로써 데이터들(D0~D7)과 데 이터 입/출력 라인들(GIO0~7) 간의 대응관계를 바꾸어 주었던데 반해, 제2실시예에서의 변경부(740)는 데이터 입/출력 라인들(GIO0~7)에 실린 데이터를 서로 바꾸어 준다는 점에서 차이점이 있을 뿐이다(따라서 도 5와 동일하게 구성될 수도 있다).
따라서 제2실시예에서의 변경부(740)도 변경신호(CHANGE<0:7>)의 갯수는 하나 이상의 임의의 갯수를 입력받게 설계될 수 있으며, 변경신호들(CHANGE<0:N>)이 인에이블 되었을 때 어떠한 조합으로 데이터 입/출력 라인들(GIO0~7)에 실린 데이터들이 바뀌는 지도 설계에 따라 무수히 많은 조합이 가능하다.
도면의 실시예에서는 변경부(740)가 데이터 입/출력 라인들 중 글로벌 입/출력 라인들(GIO0~7: Global Input/Output line)에 실린 데이터들을 서로 바꾸어 주는 경우의 실시예를 도시하였다. 변경부(740)는 글로벌 입/출력 라인들(GIO)뿐만이 아니라 로컬 입/출력 라인들(LIO)에 실린 데이터들을 서로 바꾸어주게 설계될 수도 있다. 그러나 로컬 입/출력 라인(LIO)은 하나의 데이터를 전송하기 위해 두개의 라인(LIO, LIOb와 같이 한쌍의 라인이 하나의 데이터를 전달)을 사용하므로 변경부(740)는 로컬 입/출력 라인들(LIO)보다는 글로벌 입/출력 라인들(GIO)에 실린 데이터들을 서로 바꾸어 주는 것이 더 유리하다.
본 발명의 제2실시예에 따른 반도체 메모리장치는 변경부(740)가 데이터 입/출력 라인들(GIO0~7)에 실린 데이터들을 서로 바꾸어 준다는 점을 제외하고는 제1실시예에서의 반도체 메모리장치와 그 동작 및 효과가 동일하므로 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 8은 본 발명의 제3실시예에 따른 반도체 메모리장치의 구성도이다.
제3실시예는 도 1에 도시된 종래의 반도체 메모리장치를 최대한 활용하고, 여기에 테스트부(850)만을 추가하여 앞의 두 실시예와 같은 효과를 가져오게 하기 위한 실시예이다.
도면에 도시된 바와 같이, 제3실시예에 따른 반도체 메모리장치는, 칩 외부로부터 직렬로 입력된 데이터들(D0~D7)을 병렬로 정렬하는 데이터 정렬부(820); 정렬된 각각의 데이터들(ALIGNR_0, ALIGNF_0, ALIGNR_1, ALIGNF_1, ALIGNR_2, ALIGNF_2 , ALIGNR_3 , ALIGNF_3)과 각각 대응되는 데이터 입/출력 라인들(GIO0~7); 버스트 길이 설정신호(BL4_d) 및 온 더 플라이 모드 신호(BLFLY_d)의 인에이블 여부에 의해 결정되는 규칙에 따라 정렬된 데이터들(ALIGNR_0, ALIGNF_0, ALIGNR_1, ALIGNF_1, ALIGNR_2, ALIGNF_2 , ALIGNR_3 , ALIGNF_3)과 데이터 입/출력 라인들(GIO0~7) 간의 대응관계를 결정하는 대응결정부(830); 및 테스트시 변경신호(CHANGE)가 인에이블되면 대응결정부(830)로 입력되는 버스트 길이 설정신호(BL4_d)와 온 더 플라이 모드 신호(BLFLYb_d)를 인에이블시키는 테스트부(850)를 포함하여 구성된다.
대응결정부(830)는 종래와 마찬가지로 데이터들(D0~D7)이 직렬로 입력되는 순서대로 정렬되는 제0라인~제7라인(ALIGNR_0, ALIGNF_0, ALIGNR_1, ALIGNF_1 , ALIGNR_2, ALIGNF_2 , ALIGNR_3 , ALIGNF_3)을 포함한다(D0=ALIGNR_0, D1=ALIGNF_0, D2=ALIGNR_1, D3=ALIGNF_1 , D4=ALIGNR_2, D5=ALIGNF_2 , D6=ALIGNR_3 , D7=ALIGNF_3로 정렬됨). 그리고 기본적으로 버스트길이가 8일 때(BL4, BLFLYb 디스에이블)는 제0라인~제7라인(ALIGNR_0, ALIGNF_0, ALIGNR_1, ALIGNF_1 , ALIGNR_2, ALIGNF_2 , ALIGNR_3 , ALIGNF_3)을 그대로 데이터 입/출력 라인(GIO0~7)에 대응시킨다. 즉, 대응결정부(830)의 입력라인은 그대로 출력라인에 대응된다(도면의 d가 안붙은 라인이 그대로 d가 붙은 라인에 대응).
버스트 길이가 4일 때(BL4_d 인에이블)는 제4라인~제7라인(ALIGNR_2, ALIGNF_2 , ALIGNR_3 , ALIGNF_3)을 데이터 입/출력 라인에 0~3(GIO0~3)에 대응시킨다. 또한, 온 더 플라이 모드신호가 인에이블(BLFLYb_d='로우') 되면 제0라인~제3라인(ALIGNR_0, ALIGNF_0, ALIGNR_1, ALIGNF_1)을 데이터 입출력라인 4~7(GIO4~7)에 대응시키는 것을 특징으로 한다. 여기서의 대응결정부(830)는 종래의 대응결정부(130)와 동일하므로, 이에 대한 자세한 설명은 배경기술의 부분을 참조하면 된다.
제3실시예는 이러한 종래와 동일한 구성에 테스트부(850)를 더 포함한다. 테스트부(850)는 노멀모드에서는 자신이 입력받는 버스트길이 설정신호(BL4)와 온 더 플라이 모드신호(BLFLYb)를 모두 그대로 출력한다(BL4=BL4_d, BLFLYb=BLFLYb_d). 그러나 테스트시에 변경신호(CHANGE)가 인에이블되면 대응결정부(830)로 입력되는 버스트길이 설정신호(BL4_d) 및 온 더 플라이 모드 신호(BLFLYb_d)를 모두 인에이블시킨다. 따라서 변경신호(CHANGE)가 인에이블되면 제4라인~제7라인(ALIGNR_2, ALIGNF_2 , ALIGNR_3 , ALIGNF_3)은 데이터 입/출력 라인에 0~3(GIO0~3)에 대응되고, 제0라인~제3라인은 데이터 입출력 라인 4~7에 대응된다.
즉, 변경신호(CHANGE) 인에이블시 D0~D3은 GIO4~7에 실리고, D4~D7은 GIO0~3에 실리게 된다. 변경신호(CHANGE)의 인에이블에 의해 데이터(D0~D7)가 입력된 순 서와는 다르게 데이터 입/출력 라인(GIO~7)에 실리게 되는 것이다.
제3실시예는 종래의 구성에 단지 테스트부만(850)을 추가하여 간단한 구성으로 데이터(D0~D7)의 입력 순서를 바꾸어 줄 수 있다는 장점이 있지만, 대응결정부(830)는 이미 정해진 규칙으로만 데이터들(D0~D7)의 대응 관계를 바꾸어줄 수 있기 때문에 데이터(D0~D7)의 순서를 자유롭게 변경하는 데는 제약이 따를 수 있다.
참고로 제3실시예에서 변경신호(CHANGE)가 인에이블되면 상기 도 6과 동일하게 동작하게 된다.
도 9는 도 8의 테스트부(850)의 일실시예 구성도이다.
그 동작을 보면, 변경신호가 디스에이블된 경우(CHANGE='로우')에 버스트길이 설정신호(BL4=BL4_D)와 온 더 플라이 모드신호(BLFLYb=BLFLYb_d)는 모두 그대로 출력된다. 그러나 변경신호가 인에이블되는 경우(CHANGE='하이'), 테스트부(850)에서 출력되는 버스트길이 설정신호(BL4_d)와 온 더 플라이 모드신호(BLFLYb_d)는 입력되는 신호(BL4, BLFLYb)와 관계없이 모두 인에이블된다(BL4_d='하이', BLFLYb_d='로우').
따라서 변경신호(CHANGE)가 인에이블되면 대응결정부(830)가 데이터들(D0~D7)의 순서를 바꾸어 데이터 입/출력 라인(GIO0~GIO7)으로 실어줄 수 있게 해준다.
도 4~도 7을 다시 참조하여 본 발명에 따른 반도체 메모리장치의 테스트방법에 대해 살펴본다.
본 발명에 따른 반도체 메모리장치의 테스트방법은, 테스트장비로부터 반도 체 메모리장치로 데이터들(D0~D7)이 직렬로 입력되는 단계; 직렬로 입력된 상기 데이터들(D0~D7)을 병렬로 정렬하는 단계; 및 하나 이상의 변경 신호(CHANGE<0:N>)에 응답하여 병렬로 정렬된 상기 데이터들(D0~D7)을 서로 바꾸는 단계를 포함한다.
상세히, 메모리장치의 테스트시 칩 외부로부터 버퍼(420 또는 720) 등을 통해 데이터들(D0~D7)이 직렬로 입력된다. 그러면 직렬로 입력된 데이터들(D0~D7)은 데이터 스트로브 신호등(DQSR, DQSF)을 이용하여 래치되고 정렬된다.
종래의 메모리장치와 같은 경우에는 데이터들(D0~D7)이 입력된 순서대로 데이터 입/출력 라인(GIO0~7)을 통해 메모리장치 내부로 데이터(D0~D7)가 전달되지만, 본 발명에서는 도 4 또는 도 7에 도시된 것과 같은 변경부(430, 740)를 통해 데이터(D0~D7)의 순서를 바꾸어 준 후(데이터 입/출력 라인과의 대응 관계를 바꾼다던지(도 4), 데이터 입/출력 라인에 실린 데이터를 서로 바꾸어 준다던지(도 7) 하는 방법이 사용된다) 데이터를 메모리장치 내부로 전달한다.
따라서 테스트장비의 동작 스피드가 메모리장치의 동작 스피드보다 느려서 테스트시 데이터(D0~D7)를 원하는 대로('하이', '로우', '하이', '로우'등으로) 입력하지 못한다고 하여도, 내부적으로 데이터(D0~D7)의 순서를 변경하는 것이 가능하기 때문에 원하는 데이터 패턴을 용이하게 구현할 수 있게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 본 발명에서 사용되는 변경신호의 갯수(CHANGE<0:N>)는 설계자가 설계하는 대로 임의의 갯수가 될 수 있으며, 변경신호들(CHANGE<0:N>이 어떠한 조합으로 인에이블 되느냐에 따라 데이터들(D0~D7)의 순서를 바꾸어 주는 조합도 여러 가지 다양하게 구현될 수 있음은 당연하다.
도 1은 종래의 반도체 메모리장치에서 데이터를 입력받아 정렬해 데이터 입/출력 라인까지 전달하는 부분을 도시한 도면.
도 2는 도 1의 대응결정부(130)의 내부를 도시한 도면.
도 3은 종래의 반도체 메모리장치가 직렬로 입력되는 데이터를 병렬로 정렬해 데이터 입/출력 라인에 전달하는 과정을 도시한 도면.
도 4는 본 발명의 제1실시예에 따른 반도체 메모리장치의 구성도.
도 5는 도 4의 변경부(430)의 일실시예 구성도.
도 6은 변경부(430)가 도 5와 같은 구성을 가지며 변경신호(CHANGE<0>)가 인에이블된 경우에 본 발명에 따른 반도체 메모리장치의 동작을 도시한 도면.
도 7은 본 발명의 제2실시예에 따른 반도체 메모리장치의 구성도
도 8은 본 발명의 제3실시예에 따른 반도체 메모리장치의 구성도
도 9는 도 8의 테스트부(850)의 일실시예 구성도.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 칩 외부로부터 직렬로 입력된 데이터들을 병렬로 정렬하는 데이터 정렬부;
    정렬된 각각의 상기 데이터들과 각각 대응되는 데이터 입/출력 라인들;
    버스트 길이 설정신호 및 온 더 플라이 모드 신호의 인에이블 여부에 의해 결정되는 규칙에 따라 상기 정렬된 데이터들과 상기 데이터 입/출력 라인들간의 대응관계를 결정하는 대응결정부; 및
    테스트시 변경신호가 인에이블되면 상기 대응결정부로 입력되는 버스트 길이 설정신호와 상기 온 더 플라이 모드 신호를 인에이블시키는 테스트부
    를 포함하는 반도체 메모리장치.
  5. 제 4항에 있어서,
    상기 대응결정부는,
    상기 데이터들이 직렬로 입력된 순서대로 정렬되는 제0라인~제7라인을 포함하며,
    버스트 길이가 8일 때는 상기 제0라인~제7라인을 그대로 상기 데이터 입/출력 라인 0~7에 대응시키고,
    상기 버스트 길이 설정신호가 인에이블되는, 버스트 길이가 4일 때는 상기 제4라인~제7라인을 상기 데이터 입/출력라인 0~3에 대응시키며,
    상기 온 더 플라이 모드신호가 인에이블되면 상기 제0라인~제3라인을 상기 데이터 입/출력라인 4~7에 대응시키는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5항에 있어서,
    상기 테스트 변경신호에 의해 상기 버스트 길이 설정신호와 상기 온 더 플라이 모드신호가 동시에 인에이블되면,
    상기 대응결정부는 상기 제0라인~제3라인은 상기 데이터 입/출력 라인 4~7에 상기 제4라인~제7라인은 상기 데이터 입/출력 라인 0~3에 대응시키는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 4항에 있어서,
    상기 데이터 입/출력 라인들은,
    글로벌 입/출력 라인들인 것을 특징으로 하는 반도체 메모리장치.
  8. 삭제
  9. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7876244B2 (en) * 2009-05-29 2011-01-25 Telefonaktiebolaget L M Ericsson (Publ) Method for aligning a serial bit stream with a parallel output
KR20120136474A (ko) 2011-06-09 2012-12-20 삼성전자주식회사 반도체 테스트 장치 및 그 테스트 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0164397B1 (ko) * 1995-07-25 1999-02-18 김광호 데이타 변경회로를 구비한 반도체 메모리장치의 멀티 비트 테스트 회로
JPH11213699A (ja) * 1998-01-28 1999-08-06 Mitsubishi Electric Corp 半導体記憶装置
KR20030089181A (ko) * 2002-05-17 2003-11-21 삼성전자주식회사 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001006396A (ja) * 1999-06-16 2001-01-12 Fujitsu Ltd 半導体集積回路
US6986082B2 (en) * 2001-06-28 2006-01-10 Winbond Electronics Corp. Testing system for semiconductor memory device
KR100558485B1 (ko) * 2003-07-11 2006-03-07 삼성전자주식회사 메모리 모듈 및 이 모듈의 테스트 방법
JP4601305B2 (ja) * 2004-02-27 2010-12-22 富士通セミコンダクター株式会社 半導体装置
JP2006120241A (ja) * 2004-10-21 2006-05-11 Toshiba Corp 半導体装置
KR100663362B1 (ko) * 2005-05-24 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US7333908B2 (en) * 2005-09-01 2008-02-19 Micron Technology, Inc. Techniques for generating test patterns in high speed memory devices
JP4686350B2 (ja) * 2005-12-09 2011-05-25 株式会社東芝 不揮発性半導体記憶装置及びその自己テスト方法
KR100735751B1 (ko) * 2005-12-26 2007-07-06 삼성전자주식회사 반도체 메모리 장치
JP4353329B2 (ja) * 2006-10-27 2009-10-28 エルピーダメモリ株式会社 半導体記憶装置及びそのテスト方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0164397B1 (ko) * 1995-07-25 1999-02-18 김광호 데이타 변경회로를 구비한 반도체 메모리장치의 멀티 비트 테스트 회로
JPH11213699A (ja) * 1998-01-28 1999-08-06 Mitsubishi Electric Corp 半導体記憶装置
KR20030089181A (ko) * 2002-05-17 2003-11-21 삼성전자주식회사 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법

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