JP4902888B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4902888B2
JP4902888B2 JP2009168592A JP2009168592A JP4902888B2 JP 4902888 B2 JP4902888 B2 JP 4902888B2 JP 2009168592 A JP2009168592 A JP 2009168592A JP 2009168592 A JP2009168592 A JP 2009168592A JP 4902888 B2 JP4902888 B2 JP 4902888B2
Authority
JP
Japan
Prior art keywords
insulating film
gate insulating
gate electrode
gate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009168592A
Other languages
English (en)
Other versions
JP2011023625A (ja
Inventor
智弘 藤田
順司 平瀬
好弘 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2009168592A priority Critical patent/JP4902888B2/ja
Priority to CN2010800307448A priority patent/CN102473679A/zh
Priority to PCT/JP2010/001143 priority patent/WO2011007470A1/ja
Publication of JP2011023625A publication Critical patent/JP2011023625A/ja
Priority to US13/294,727 priority patent/US20120056270A1/en
Application granted granted Critical
Publication of JP4902888B2 publication Critical patent/JP4902888B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置及びその製造方法に関し、特に、高誘電体膜を含むゲート絶縁膜を有する電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
従来、大規模集積回路（ＬＳＩ:Large Scale Integrated circuit）における高集積化及び動作の高速化に伴ない、回路の基本素子であるＭＩＳ（Metal Insulator Semiconductor）型トランジスタは、スケーリング則に従って微細化されている。スケーリング則は、ＭＩＳ型トランジスタにおけるゲート電極のゲート長及びゲート絶縁膜の膜厚等の寸法を同時に微細化することにより、トランジスタの電気的特性を向上させることを可能とする。 そこで、近年、ゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄膜化しつつリーク電流を抑えることが可能な構成材料として、従来の酸窒化シリコン膜に代えて、高誘電体（high-k）膜を用いる手法が提案されている。また、ゲート絶縁膜に高誘電体膜を用いた場合、従来の多結晶シリコン膜を用いたゲート電極では所望の仕事関数が得られず、トランジスタの閾値電圧を十分に低下させることができないため、ゲート電極に窒化チタンや窒化タンタルなどの金属材料を用いたり、ゲート絶縁膜にランタンやアルミニウムを含む材料を用いる方法が提案されている。
本明細書中で高誘電体とは、比誘電率が８程度のＳｉ３Ｎ４よりも高い比誘電率を持つ誘電体のことをいうものとし、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等が挙げられる。このような高誘電体をゲート絶縁膜に用いた場合、製造工程中に生じた負の固定電荷がゲート電極端部直下のゲート絶縁膜中にトラップされやすく、ＮＭＩＳトランジスタの閾値電圧が上昇し、ゲート電極に印加される正の電圧が実質的に減少するため、駆動電流が低下するという不具合が生じていた。
負の固定電荷を生じさせる製造工程としては、例えばゲート電極を加工した後にオフセットスペーサを形成する工程が挙げられる。そこで、非特許文献１では、オフセットスペーサの構成材料を、従来の負の固定電荷を生じさせやすい酸化シリコン膜から負の固定電荷を生じさせにくい窒化シリコン膜に変更することで、ＮＭＩＳトランジスタの閾値電圧の上昇を抑制しうることが記載されている。
T. Watanabe et. al, IEDM 2004 p.507 Impact of Hf concentration on performance and reliability for HfSiON-CMOSFET
しかしながら、オフセットスペーサに窒化シリコン膜を用いてゲート絶縁膜への負の固定電荷の導入を抑制した場合、ＰＭＩＳトランジスタの閾値電圧が上昇し、駆動電流が低下するという不具合があった。
本発明は、前記従来の不具合を解決し、高誘電体をゲート絶縁膜に用いた半導体装置において、ＮＭＩＳトランジスタとＰＭＩＳトランジスタの閾値電圧を同時に低減できるようにすることを目的とする。
前記の目的を達成するため、本発明の一例に係る半導体装置は、第１の活性領域と第２の活性領域を有する基板と、前記第１の活性領域上に形成されたＮＭＩＳトランジスタと、前記第２の活性領域上に形成されたＰＭＩＳトランジスタとを備え、前記ＮＭＩＳトランジスタは、前記第１の活性領域上に形成され、高誘電体を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属材料を含む第１のゲート電極とを有し、前記ＰＭＩＳトランジスタは、前記第２の活性領域上に形成され、高誘電体を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、金属材料を含む第２のゲート電極とを有し、前記第１のゲート絶縁膜の側面は、前記第１のゲート電極の側面よりも内側に位置しており、前記第１のゲート電極のゲート長方向の長さに対する前記第１のゲート絶縁膜のゲート長方向の長さの割合は、前記第２のゲート電極のゲート長方向の長さに対する前記第２のゲート絶縁膜のゲート長方向の長さの割合より小さい。
この構成によれば、ＮＭＩＳトランジスタの第１のゲート絶縁膜では、製造工程において負の固定電荷が導入された部分（製造工程中における第１のゲート絶縁膜の端部）が除去されているので、閾値電圧の上昇が防がれている。また、ＰＭＩＳトランジスタの第２のゲート絶縁膜では、製造工程において意識的に負の固定電荷を導入することが可能なので、ＰＭＩＳトランジスタの閾値電圧の上昇も抑えられる。
また、第１のゲート電極の端部下に第１のゲート絶縁膜より誘電率の低い材料を形成することで、寄生容量を低減することができる。
前記第２のゲート絶縁膜の側面は、前記第２のゲート電極の側面と同一面を構成していてもよいし、前記第２のゲート電極の側面よりも内側にあってもよい。第２のゲート絶縁膜の端部が前記第２のゲート電極の側面から突き出ていてもよい。
本発明の一例に係る半導体装置の製造方法は、基板に形成された第１の活性領域上に高誘電体を含む第１のゲート絶縁膜と、金属材料を含む第１のゲート電極とを形成し、前記基板に形成された第２の活性領域上に高誘電体を含む第２のゲート絶縁膜と、金属材料を含む第２のゲート電極とを形成する工程（ａ）と、前記第１のゲート絶縁膜の端部と前記第２のゲート絶縁膜の端部とに負の固定電荷を導入する工程（ｂ）と、工程（ｂ）の後に、前記第１のゲート絶縁膜の端部を除去する工程（ｃ）とを備えている。工程（ｂ）は、例えば工程（ａ）と同時または工程（ａ）の後に行われることが好ましい。
この工程によれば、工程（ｂ）で負の固定電荷を第２のゲート絶縁膜に導入することで、ＰＭＩＳトランジスタの閾値電圧を下げることができ、工程（ｃ）で第１のゲート絶縁膜から負の固定電荷が導入された部分を除去することでＮＭＩＳトランジスタの閾値電圧も効果的に下げることができる。
また、前記工程（ｃ）の後に、前記第１のゲート電極の側面上にシリコン窒化膜で構成された第１のオフセットスペーサを形成し、前記第２のゲート電極の側面上にシリコン窒化膜で構成された第２のオフセットスペーサを形成することで、オフセットスペーサの形成時に負の固定電荷が第１のゲート絶縁膜に導入されるのを防ぐことができる。
本発明に係る半導体装置の製造方法によれば、ＮＭＩＳトランジスタのゲート絶縁膜への負の固定電荷の導入が抑制され、ＰＭＩＳトランジスタのゲート絶縁膜の端部には負の固定電荷が積極的に導入されるため、ＮＭＩＳトランジスタとＰＭＩＳトランジスタの閾値電圧を共に低下させることができる。
（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）は、第１の実施形態の第１の変形例に係る半導体装置の製造方法を示す断面図であり、（ｂ）は、第２の変形例に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｅ）、図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０のＮＭＩＳ形成領域５０ａにＰ型領域１２ａを形成し、ＰＭＩＳ形成領域５０ｂにＮ型領域１２ｂを形成する。次いで、半導体基板１０にシャロートレンチアイソレーション（ＳＴＩ）等からなる素子分離領域１１を形成することで、Ｐ型領域１２ａ内に素子分離領域１１に囲まれた第１の活性領域１０ａを形成し、Ｎ型領域１２ｂ内に素子分離領域１１に囲まれた第２の活性領域１０ｂを形成する。第１の活性領域１０ａにはホウ素等のＰ型不純物が導入されており、第２の活性領域１０ｂにはリン等のＮ型不純物が導入されている。
次に、図１（ｂ）に示すように、半導体基板１０を例えば温度が１０００℃程度の酸化性雰囲気での熱処理により酸化して、半導体基板１０上に厚さが１ｎｍ の酸化シリコンからなる第１の誘電体膜１３を形成する。続いて、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法により、第１の誘電体膜１３の上に厚さが２ｎｍ程度でＨｆＳｉＯＮなど、窒素と酸素とハフニウムとシリコンを含有する材料で構成された第２の誘電体膜１４を形成する。第２の誘電体膜１４は高誘電体膜である。次に、ＣＶＤ法により、第２の誘電体膜１４の上に厚さが２０ｎｍ程度の窒化チタンからなる第１のゲート電極膜１５を形成する。次にＣＶＤ法により、第１のゲート電極膜１５の上に厚さが８０ｎｍ程度のポリシリコンからなる第２のゲート電極膜１６を形成する。
次に、図１（ｃ）に示すように、第２のゲート電極膜１６上にレジスト材を塗布し、リソグラフィ法を用いてレジストパターンを形成し、第１のゲート電極膜１５、第２のゲート電極膜１６、第１の誘電体膜１３、及び第２の誘電体膜１４に対して異方性ドライエッチングを行う。
これにより、ＮＭＩＳ形成領域５０ａでは第１の誘電体膜１３の一部である第１の下部ゲート絶縁膜１３ａ、及び第２の誘電体膜１４の一部である第１の上部ゲート絶縁膜１４ａを有する第１のゲート絶縁膜１７ａと、第１のゲート電極膜１５の一部である第１の下部ゲート電極１５ａ、及び第２のゲート電極膜１６の一部である第１の上部ゲート電極１６ａを有する第１のゲート電極１８ａとを形成する。また、ＰＭＩＳ形成領域５０ｂでは第１の誘電体膜１３の一部である第２の下部ゲート絶縁膜１３ｂ、及び第２の誘電体膜１４の一部である第２の上部ゲート絶縁膜１４ｂを有する第２のゲート絶縁膜１７ｂと、第１のゲート電極膜１５の一部である第２の下部ゲート電極１５ｂ、及び第２のゲート電極膜１６の一部である第２の上部ゲート電極１６ｂを有する第２のゲート電極１８ｂとを形成する。
続いて、アッシングによりレジスト材を除去する。本工程において、ドライエッチング工程もしくはアッシング工程で酸素を含むエッチングガスを用いることで、第１のゲート絶縁膜１７ａのうち第１のゲート電極１８ａの端部直下に位置する部分（すなわち、第１のゲート絶縁膜１７ａの端部）と、第２のゲート絶縁膜１７ｂのうち第２のゲート電極１８ｂの端部直下に位置する部分（すなわち、第２のゲート絶縁膜１７ｂの端部）とがわずかに酸化され、第１のゲート絶縁膜１７ａ及び第２のゲート絶縁膜１７ｂの各側面から１〜２ｎｍ程度の範囲で負の固定電荷が導入される。なお、酸素を含むエッチングガスを用いてドライエッチングを行う場合、第１のゲート電極１８ａ、第１のゲート絶縁膜１７ａ、第２のゲート電極１８ｂ、及び第２のゲート絶縁膜１７ｂの形成と同時に第１のゲート絶縁膜１７ａの端部、及び第２のゲート絶縁膜１７ｂの端部に負の固定電荷が導入されることになる。
次に、図１（ｄ）に示すように、半導体基板１０上にレジスト材を塗布し、リソグラフィ法により第１の活性領域１０ａ上のレジスト材を除去した後、第２の活性領域１０ｂ上をレジスト材で覆った状態でフッ酸を含む水溶液を用いて第１のゲート絶縁膜１７ａの一部を選択的にウェットエッチングすることで、第１のゲート絶縁膜１７ａのうち固定電荷が導入された部分を除去し、第１のゲート絶縁膜１７ａの端部が第１のゲート電極１８ａの側面より内側になるようにする。固定電荷を効果的に除去するためには、第１のゲート絶縁膜１７ａを元の側面から少なくとも１〜２ｎｍ程度以内の部分を除去することが好ましい。続いて、窒素ガスを用いたアッシングによりレジスト材を除去する。窒素ガスを用いてアッシングを行うことで、第１のゲート絶縁膜１７ａに再度固定電荷が導入されるのを防いでいる。
次に、図１（ｅ）に示すように、ＣＶＤ法により、厚さ８ｎｍ程度のシリコン窒化膜を半導体基板１０上に堆積してからドライエッチングを行うことで、第１のゲート電極１８ａの側面上に第１のオフセットスペーサ２０ａを形成し、第２のゲート電極１８ｂの側面上に第２のオフセットスペーサ２０ｂを形成する。このとき、第１のゲート絶縁膜１７ａの側面上にも第１のオフセットスペーサ２０ａは形成される。従って、第１のゲート電極１８ａの端部下には第１のオフセットスペーサ２０ａが形成される一方、第２のゲート電極１８ｂの端部下には第２のオフセットスペーサ２０ｂが形成されない。
次に、図２（ａ）に示すように、リソグラフィ法とイオン注入法を用いて、第１のゲート電極１８ａをマスクとして第１の活性領域１０ａにはヒ素を、注入エネルギーが例えば２ｋｅＶ、注入ドーズ量が１×１０１５／ｃｍ２で注入し、第１の活性領域１０ａのうち第１のゲート電極１８ａの両側方に位置する領域にＮ型の第１のエクステンション領域２１ａを形成する。また、第２のゲート電極１８ｂをマスクとして第２の活性領域１０ｂにはホウ素を、注入エネルギーが例えば２ｋｅＶ、注入ドーズ量が１×１０１５／ｃｍ２で注入し、第２の活性領域１０ｂのうち第２のゲート電極１８ｂの両側方に位置する領域にＰ型の第２のエクステンション領域２１ｂを形成する。
次に、図２（ｂ）に示すように、既知の方法を用いて第１のゲート電極１８ａの側面上に第１のオフセットスペーサ２０ａを介して第１のサイドウォール２２ａを形成した後、第１のゲート電極１８ａ及び第１のサイドウォール２２ａをマスクとしてｎ型不純物のイオン注入を行うことで、第１の活性領域１０ａのうち第１のゲート電極１８ａの両側方に位置する領域にＮ型の第１のソース・ドレイン領域２３ａを形成する。また、第２のゲート電極１８ｂの側面上に第２のオフセットスペーサ２０ｂを介して第２のサイドウォールを形成した後、第２のゲート電極１８ｂ及び第２のサイドウォール２２ｂをマスクとしてｐ型不純物のイオン注入を行うことで、第２の活性領域１０ｂのうち第２のゲート電極１８ｂの両側方に位置する領域にＰ型の第２のソース・ドレイン領域２３ｂを形成する。
次に、図２（ｃ）に示すように、１０５０℃程度の熱処理を加えることで、エクステンション領域およびソース・ドレイン領域に注入された不純物を拡散させ、ｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳトランジスタ）１０１およびＰＭＩＳトランジスタ１０２を形成する。このとき、第１のエクステンション領域２１ａの端部は、第１のゲート絶縁膜１７ａの端部（第１のゲート絶縁膜１７ａと第１のオフセットスペーサ２０ａとの境界位置）と同一、もしくは第１のゲート絶縁膜１７ａの端部から第１のゲート電極１８ａの中心寄りに入った位置（第１のゲート絶縁膜１７ａの端部とオーバーラップする位置）に配置される。
次に、図２（ｄ）に示すように、既知の方法を用いて第１のゲート電極１８ａ上、第２のゲート電極１８ｂ上、第１のソース・ドレイン領域２３ａ上、及び第２のソース・ドレイン領域２３ｂ上にニッケルなどのシリサイド材料を含むシリサイド層２７を形成した後、層間絶縁膜２５、コンタクト２４、及び配線２６を順次形成する。
以上の方法により形成される本実施形態の半導体装置は、ＮＭＩＳトランジスタ１０１と、ＰＭＩＳトランジスタ１０２とを備えている。
ＮＭＩＳトランジスタ１０１は、第１の活性領域１０ａ上に設けられ、高誘電体を含む第１のゲート絶縁膜１７ａと、第１のゲート絶縁膜１７ａ上に設けられ、窒化チタン等の金属材料を含む第１のゲート電極１８ａと、第１のゲート電極１８ａ及び第１のゲート絶縁膜１７ａの側面上に設けられた第１のオフセットスペーサ２０ａと、第１のゲート電極１８ａ及び第１のゲート絶縁膜１７ａの側面上に第１のオフセットスペーサ２０ａを間に挟んで設けられた第１のサイドウォール２２ａと、第１の活性領域１０ａのうち第１のゲート電極１８ａの両側方に位置する領域に形成された第１のエクステンション領域２１ａ及び第１のソース・ドレイン領域２３ａとを有している。第１のゲート絶縁膜１７ａの側面は第１のゲート電極１８ａの側面よりも内側になるよう形成されている。
ＰＭＩＳトランジスタ１０２は、第２の活性領域１０ｂ上に設けられ、高誘電体を含む第２のゲート絶縁膜１７ｂと、第２のゲート絶縁膜１７ｂ上に設けられ、窒化チタン等の金属材料を含む第２のゲート電極１８ｂと、第２のゲート電極１８ｂ及び第２のゲート絶縁膜１７ｂの側面上に設けられた第２のオフセットスペーサ２０ｂと、第２のゲート電極１８ｂ及び第２のゲート絶縁膜１７ｂの側面上に第２のオフセットスペーサ２０ｂを間に挟んで設けられた第２のサイドウォール２２ｂと、第２の活性領域１０ｂのうち第２のゲート電極１８ｂの両側方に位置する領域に形成された第２のエクステンション領域２１ｂ及び第２のソース・ドレイン領域２３ｂとを有している。
本実施形態の半導体装置では、第１のゲート絶縁膜１７ａの側面が第１のゲート電極１８ａの側面よりも内側に位置している。また、第１のゲート電極１８ａの幅（ゲート長方向の長さ）に対する第１のゲート絶縁膜１７ａの幅（ゲート長方向の長さ）の割合（すなわち、（第１のゲート絶縁膜１７ａの幅）／（第１のゲート電極１８ａの幅））が、第２のゲート電極１８ｂの幅（ゲート長方向の長さ）に対する第２のゲート絶縁膜１７ｂの幅（ゲート長方向の長さ）の割合（すなわち、（第２のゲート絶縁膜１７ｂの幅）／（第２のゲート電極１８ｂの幅）より小さくなっている。さらに、第２のゲート絶縁膜１７ｂのうち第２のゲート電極１８ｂの端部の直下に位置する部分（すなわち、第２のゲート絶縁膜１７ｂの端部）には、第１のゲート絶縁膜１７ａの端部よりも多くの負の固定電荷が導入されている。なお、第２のゲート絶縁膜１７ｂの側面は前記第２のゲート電極１８ｂの側面とほぼ同一面を構成している。
また、第１のゲート電極１８ａの端部下に第１のゲート絶縁膜１７ａより誘電率の低い材料（窒化シリコン）からなる第１のオフセットスペーサ２０ａを形成することで、寄生容量を低減することができる。
以上で説明した本実施形態の製造方法によれば、ＰＭＩＳトランジスタ１０２の第２のゲート絶縁膜１７ｂには図１（ｃ）に示す工程で積極的に負の固定電荷を生じさせているため、ＰＭＩＳトランジスタ１０２の閾値電圧を低下させることができる。
また、ＮＭＩＳトランジスタ１０１の第１のゲート絶縁膜１７ａのうち負の固定電荷が生じた部分は、図１（ｄ）に示す工程で除去されているので、負の固定電荷の影響が抑えられ、ＮＭＩＳトランジスタ１０１の閾値の上昇が防がれている。このため、駆動電流の低下が防がれている。
なお、第１の上部ゲート絶縁膜１４ａ、第２の上部ゲート絶縁膜１４ｂに含まれる高誘電体材料は他の高融点体材料であってもよく、第１の下部ゲート電極１５ａ、第２の下部ゲート電極１５ｂに含まれる金属材料も窒化チタンに限られない。
図３（ａ）は、本実施形態の第１の変形例に係る半導体装置の製造方法を示す断面図であり、（ｂ）は、第２の変形例に係る半導体装置の製造方法を示す断面図である。
図３（ａ）に示すように、図１（ｃ）で説明した工程で、第１のゲート絶縁膜１７ａ、第２のゲート絶縁膜１７ｂ、第１のゲート電極１８ａ、第２のゲート電極１８ｂを形成する際のドライエッチングを、異方性ドライエッチングと等方性ドライエッチングの組み合わせとすることで、第１のゲート絶縁膜１７ａの端部が第１のゲート電極１８ａの側面から突き出すとともに、第２のゲート絶縁膜１７ｂの端部が第２のゲート電極１８ｂの側面から突き出した形状としてもよい。この場合でも、引き続き図１（ｄ）で説明した工程と同様な方法でウェットエッチングを行うことにより第１のゲート絶縁膜１７ａの端部を選択的に除去することで、第１のゲート絶縁膜１７ａのうち負の固定電荷が生じた部分を効果的に除去することができる。この方法によれば、図２（ｄ）に示す構造に比べて第２のゲート絶縁膜１７ｂの端部が第２のゲート電極１８ｂの側面から突き出た構造となる点で相違する。
また、図３（ｂ）に示すように、図１（ｄ）で説明した工程において、アッシングの際にレジスト材の除去性を高めるためにアンモニア過水洗浄によるウェットエッチングを行うことで、第１のゲート絶縁膜１７ａを第１のゲート電極１８ａの側面から後退させるとともに、第２のゲート絶縁膜１７ｂを第２のゲート電極１８ｂの側面から後退させてもよい。この方法によれば、図２（ｄ）に示す構造に比べて、第２のゲート絶縁膜１７ｂの側面が第２のゲート電極１８ｂの側面よりも内側に位置した構造となる点で相違する。しかしながら、この場合でも、第１のゲート絶縁膜１７ａの幅の第１のゲート電極１８ａの幅に対する割合は、第２のゲート絶縁膜１７ｂの幅の第２のゲート電極１８ｂの幅に対する割合より小さくなっている。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図４（ａ）に示すように、シリコンからなる半導体基板１０のＮＭＩＳ形成領域５０ａにＰ型領域１２ａを形成し、ＰＭＩＳ形成領域５０ｂにＮ型領域１２ｂを形成する。次いで、半導体基板１０にシャロートレンチアイソレーション（ＳＴＩ）等からなる素子分離領域１１を形成することで、Ｐ型領域１２ａ内に素子分離領域１１に囲まれた第１の活性領域１０ａを形成し、Ｎ型領域１２ｂ内に素子分離領域１１に囲まれた第２の活性領域１０ｂを形成する。第１の活性領域１０ａにはホウ素等のＰ型不純物が導入されており、第２の活性領域１０ｂにはリン等のＮ型不純物が導入されている。
次に、図４（ｂ）に示すように、半導体基板１０を例えば温度が１０００℃程度の酸化性雰囲気での熱処理により酸化して、半導体基板１０上に厚さが１ｎｍ の酸化シリコンからなる第１の誘電体膜１３を形成する。続いて、ＣＶＤ法により、第１の誘電体膜１３の上に厚さが２ｎｍ程度の窒素と酸素とハフニウムとシリコンを含有する第２の誘電体膜（高誘電体膜）１４を形成する。
次に、図４（ｃ）に示すように、ＣＶＤ法とリソグラフィ法およびウェットエッチングを繰り返し実施することで、第１の活性領域１０ａ上方の第２の誘電体膜１４上にランタンを、第２の活性領域１０ｂ上方の第２の誘電体膜１４上にアルミニウムを形成し、温度が７００℃程度の熱処理によりランタンおよびアルミニウムを第２の誘電体膜１４中に拡散させる。これにより、第１の活性領域１０ａ上方にはランタンを含む第３の誘電体膜３４ａが形成され、第２の活性領域１０ｂ上方にはアルミニウムを含む第４の誘電体膜３４ｂが形成される。
次に、図４（ｄ）に示すように、ＣＶＤ法により、第３の誘電体膜３４ａ上及び第４の誘電体膜３４ｂ上に厚さが２０ｎｍ程度の窒化チタンからなる第１のゲート電極膜１５を形成する。次に、ＣＶＤ法により、第１のゲート電極膜１５の上に厚さが８０ｎｍ程度のポリシリコンからなる第２のゲート電極膜１６を形成する。
次に、図５（ａ）に示すように、第２のゲート電極膜１６にレジスト材を塗布し、リソグラフィ法を用いてレジストパターンを形成し、第１のゲート電極膜１５、第２のゲート電極膜１６、第１の誘電体膜１３、第３の誘電体膜３４ａ、及び第４の誘電体膜３４ｂに対して異方性ドライエッチングを行う。
これにより、ＮＭＩＳ形成領域５０ａでは第１の誘電体膜１３の一部である第１の下部ゲート絶縁膜１３ａ、及び第３の誘電体膜３４ａの一部である第１の上部ゲート絶縁膜３５ａを有する第１のゲート絶縁膜１７ａと、第１のゲート電極膜１５の一部である第１の下部ゲート電極１５ａ、及び第２のゲート電極膜１６の一部である第１の上部ゲート電極１６ａを有する第１のゲート電極１８ａとを形成する。また、ＰＭＩＳ形成領域５０ｂでは第１の誘電体膜１３の一部である第２の下部ゲート絶縁膜１３ｂ、及び第４の誘電体膜３４ｂの一部である第２の上部ゲート絶縁膜３５ｂを有する第２のゲート絶縁膜１７ｂと、第１のゲート電極膜１５の一部である第２の下部ゲート電極１５ｂ、及び第２のゲート電極膜１６の一部である第２の上部ゲート電極１６ｂを有する第２のゲート電極１８ｂとを形成する。
続いて、アッシングによりレジスト材を除去する。本工程において、ドライエッチング工程もしくはアッシング工程で酸素を含むエッチングガスを用いることで、第１のゲート絶縁膜１７ａのうち第１のゲート電極１８ａの端部直下に位置する部分（すなわち、第１のゲート絶縁膜１７ａの端部）と、第２のゲート絶縁膜１７ｂのうち第２のゲート電極１８ｂの端部直下に位置する部分（すなわち、第２のゲート絶縁膜１７ｂの端部）とがわずかに酸化され、第１のゲート絶縁膜１７ａ及び第２のゲート絶縁膜１７ｂの各側面から１〜２ｎｍ程度の範囲で負の固定電荷が導入される。
次に、図５（ｂ）に示すように、塩酸を含む水溶液を用いて第１のゲート絶縁膜１７ａを選択的にウェットエッチングすることで、第１のゲート絶縁膜１７ａのうち固定電荷が導入された部分（端部）を除去し、第１のゲート絶縁膜１７ａの側面が第１のゲート電極１８ａの側面より内側になるようにする。固定電荷を効果的に除去するためには、第１のゲート絶縁膜１７ａ元の側面から少なくとも１〜２ｎｍ程度以内の部分を除去することが好ましい。本工程では、塩酸を含む水溶液を用いればランタンを含む第１のゲート絶縁膜１７ａを選択的に除去することができるので、マスクを形成する必要はない。
次に、図５（ｃ）に示すように、ＣＶＤ法により、厚さ８ｎｍ程度のシリコン窒化膜を半導体基板１０上に堆積してからドライエッチングを行うことで、第１のオフセットスペーサ２０ａ、第２のオフセットスペーサ２０ｂを形成する。次いで、リソグラフィ法とイオン注入法を用いて、第１のゲート電極１８ａをマスクとして第１の活性領域１０ａにはヒ素を、注入エネルギーが例えば２ｋｅＶ、注入ドーズ量が１×１０１５／ｃｍ２で注入し、第１の活性領域１０ａのうち第１のゲート電極１８ａの両側方に位置する領域にＮ型の第１のエクステンション領域２１ａを形成する。また、第２のゲート電極１８ｂをマスクとして第２の活性領域１０ｂにはホウ素を、注入エネルギーが例えば２ｋｅＶ、注入ドーズ量が１×１０１５／ｃｍ２で注入し、第２の活性領域１０ｂのうち第２のゲート電極１８ｂの両側方に位置する領域にＰ型の第２のエクステンション領域２１ｂを形成する。
次に、既知の方法を用いて第１のゲート電極１８ａの側面上に第１のオフセットスペーサ２０ａを介して第１のサイドウォール２２ａを形成した後、第１のゲート電極１８ａ及び第１のサイドウォール２２ａをマスクとしてｎ型不純物のイオン注入を行うことで、第１の活性領域１０ａのうち第１のゲート電極１８ａの両側方に位置する領域にＮ型の第１のソース・ドレイン領域２３ａを形成する。また、第２のゲート電極１８ｂの側面上に第２のオフセットスペーサ２０ｂを介して第２のサイドウォールを形成した後、第２のゲート電極１８ｂ及び第２のサイドウォール２２ｂをマスクとしてｐ型不純物のイオン注入を行うことで、第２の活性領域１０ｂのうち第２のゲート電極１８ｂの両側方に位置する領域にＰ型の第２のソース・ドレイン領域２３ｂを形成する。
次に、１０５０℃程度の熱処理を加えることで、エクステンション領域およびソース・ドレイン領域に注入された不純物を拡散させ、ＮＭＩＳトランジスタ１０１およびＰＭＩＳトランジスタ１０２を形成する。このとき、第１のエクステンション領域２１ａの端部は、第１のゲート絶縁膜１７ａの端部（第１のゲート絶縁膜１７ａと第１のオフセットスペーサ２０ａとの境界位置）と同一もしくは第１のゲート絶縁膜１７ａの端部から第１のゲート電極１８ａの中心寄りに入った位置（第１のゲート絶縁膜１７ａの端部とオーバーラップする位置）に配置される。
次に、既知の方法を用いて第１のゲート電極１８ａ上、第２のゲート電極１８ｂ上、第１のソース・ドレイン領域２３ａ上、及び第２のソース・ドレイン領域２３ｂ上にニッケルなどのシリサイド材料を含むシリサイド層２７を形成した後、層間絶縁膜２５、コンタクト２４、及び配線２６を順次形成する。
本実施形態の方法によれば、ゲート絶縁膜にランタンやアルミニウムを含有させることでＮＭＩＳトランジスタとＰＭＩＳトランジスタの閾値電圧を低下させることができ、ゲート絶縁膜端部へのダメージを最小限にすることができる。
なお、以上の説明では、ゲート絶縁膜を形成するための高誘電体材料がハフニウムを含有する場合を例にして述べたが、本発明はこれに限定されるものではなく、酸化アルミニウム、酸化ジルコニウム、酸化タンタルなど、その他の高誘電体材料も同様に用いることが可能である。さらに、これらの高誘電体材料を複数用い、複合高誘電体膜により高誘電率ゲート絶縁膜を構成することも可能である。
また、以上の説明では、ゲート電極を形成するための金属材料に窒化チタンを用いる場合を例として挙げたが、本発明はこれに限定されるものではなく、ゲート電極（下部ゲート電極）はタンタル、モリブデン、アルミニウム、炭素、窒素、シリコンなどを含有する金属膜または金属化合物膜で構成することも可能である。
また、以上の説明では、オフセットスペーサの材料として窒化シリコンを用いる場合を例に挙げたが、本発明はこれに限定されるものではなく、ホウ素や炭素とシリコンを含有する絶縁膜など、ゲート絶縁膜中に負の固定電荷を導入させない材質であれば用いることが可能である。
以上説明したように、本発明は、閾値電圧が低いトランジスタを形成する方法等に有用である。
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ Ｐ型領域
１２ｂ Ｎ型領域
１３ 第１の誘電体膜
１３ａ 第１の下部ゲート絶縁膜
１３ｂ 第２の下部ゲート絶縁膜
１４ 第２の誘電体膜
１４ａ 第１の上部ゲート絶縁膜
１４ｂ 第２の上部ゲート絶縁膜
１５ 第１のゲート電極膜
１５ａ 第１の下部ゲート電極
１５ｂ 第２の下部ゲート電極
１６ 第２のゲート電極膜
１６ａ 第１の上部ゲート電極
１６ｂ 第２の上部ゲート電極
１７ａ 第１のゲート絶縁膜
１７ｂ 第２のゲート絶縁膜
１８ａ 第１のゲート電極
１８ｂ 第２のゲート電極
２０ａ 第１のオフセットスペーサ
２０ｂ 第２のオフセットスペーサ
２１ａ 第１のエクステンション領域
２１ｂ 第２のエクステンション領域
２２ａ 第１のサイドウォール
２２ｂ 第２のサイドウォール
２３ａ 第１のソース・ドレイン領域
２３ｂ 第２のソース・ドレイン領域
２４ コンタクト
２５ 層間絶縁膜
２６ 配線
２７ シリサイド層
３４ａ 第３の誘電体膜
３４ｂ 第４の誘電体膜
３５ａ 第１の上部ゲート絶縁膜
３５ｂ 第２の上部ゲート絶縁膜
５０ａ ＮＭＩＳ形成領域
５０ｂ ＰＭＩＳ形成領域
１０１ ＮＭＩＳトランジスタ
１０２ ＰＭＩＳトランジスタ

Claims (12)

  1. 第１の活性領域と第２の活性領域を有する基板と、前記第１の活性領域上に形成されたＮＭＩＳトランジスタと、前記第２の活性領域上に形成されたＰＭＩＳトランジスタとを備え、
    前記ＮＭＩＳトランジスタは、前記第１の活性領域上に形成され、高誘電体を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属材料を含む第１のゲート電極とを有し、
    前記ＰＭＩＳトランジスタは、前記第２の活性領域上に形成され、高誘電体を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、金属材料を含む第２のゲート電極とを有し、
    前記第１のゲート絶縁膜の側面は、前記第１のゲート電極の側面よりも内側に位置しており、
    前記第２のゲート絶縁膜の端部には、前記第１のゲート絶縁膜の端部よりも多くの負の固定電荷が導入されており、
    前記第１のゲート電極のゲート長方向の長さに対する前記第１のゲート絶縁膜のゲート長方向の長さの割合は、前記第２のゲート電極のゲート長方向の長さに対する前記第２のゲート絶縁膜のゲート長方向の長さの割合より小さい半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ＮＭＩＳトランジスタは、前記第１の活性領域のうち前記第１のゲート電極の両側方に位置する領域に形成されたｎ型の第１のエクステンション領域をさらに有しており、
    前記ＰＭＩＳトランジスタは、前記第２の活性領域のうち前記第２のゲート電極の両側方に位置する領域に形成されたｐ型の第２のエクステンション領域をさらに有しており、
    前記第１のエクステンション領域の端部は、前記第１のゲート絶縁膜の端部と同一位置または前記第１のゲート絶縁膜の端部から前記第１のゲート電極の中心寄りに入った位置にあることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記ＮＭＩＳトランジスタは、前記第１のゲート電極の側面上及び前記第１のゲート絶縁膜の側面上に形成された窒化シリコンからなる第１のオフセットスペーサをさらに有し、
    前記ＰＭＩＳトランジスタは、前記第２のゲート電極の側面上及び前記第２のゲート絶縁膜の側面上に形成された窒化シリコンからなる第２のオフセットスペーサをさらに有していることを特徴とする半導体装置。
  4. 請求項１又は２記載の半導体装置において、
    前記第１のゲート絶縁膜にはランタンが含まれており、
    前記第２のゲート絶縁膜にはアルミニウムが含まれていることを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１つに記載の半導体装置において、
    前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成され、金属または金属化合物で構成された第１の下部ゲート電極と、前記第１の下部ゲート電極上に形成され、ポリシリコンで構成された第１の上部ゲート電極とを有しており、
    前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成され、金属または金属化合物で構成された第２の下部ゲート電極と、前記第２の下部ゲート電極上に形成され、ポリシリコンで構成された第２の上部ゲート電極とを有していることを特徴とする半導体装置。
  6. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
    前記第２のゲート絶縁膜の側面は、前記第２のゲート電極の側面と同一面を構成していることを特徴とする半導体装置。
  7. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
    前記第２のゲート絶縁膜の側面は、前記第２のゲート電極の側面よりも内側に位置していることを特徴とする半導体装置。
  8. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
    前記第２のゲート絶縁膜の端部は、前記第２のゲート電極の側面から突き出ていることを特徴とする半導体装置。
  9. 基板に形成された第１の活性領域上に設けられたＮＭＩＳトランジスタと、前記基板に形成された第２の活性領域上に設けられたＰＭＩＳトランジスタとを備える半導体装置の製造方法であって、
    前記第１の活性領域上に高誘電体を含む第１のゲート絶縁膜と、金属材料を含む第１のゲート電極とを形成し、前記第２の活性領域上に高誘電体を含む第２のゲート絶縁膜と、金属材料を含む第２のゲート電極とを形成する工程（ａ）と、
    前記第１のゲート絶縁膜の端部と前記第２のゲート絶縁膜の端部とに負の固定電荷を導入する工程（ｂ）と、
    前記工程（ｂ）の後に、前記第１のゲート絶縁膜の端部を除去する工程（ｃ）とを備え、
    前記工程（ｃ）において、前記第１のゲート電極のゲート長方向の長さに対する前記第１のゲート絶縁膜のゲート長方向の長さの割合は、前記第２のゲート電極のゲート長方向の長さに対する前記第２のゲート絶縁膜のゲート長方向の長さの割合より小さくなる半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｂ）では、酸素を含むガスを用いてアッシングまたはドライエッチングを行うことを特徴とする半導体装置の製造方法。
  11. 請求項９または１０に記載の半導体装置の製造方法において、
    前記工程（ｃ）の後に、前記第１のゲート電極の側面上にシリコン窒化膜で構成された第１のオフセットスペーサを形成し、前記第２のゲート電極の側面上にシリコン窒化膜で構成された第２のオフセットスペーサを形成することを特徴とする半導体装置の製造方法。
  12. 請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
    前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは組成が異なっており、前記工程（ｃ）では、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜のエッチングレートの差を利用したエッチングにより前記第１のゲート絶縁膜の端部を選択的に除去することを特徴とする半導体装置の製造方法。
JP2009168592A 2009-07-17 2009-07-17 半導体装置およびその製造方法 Expired - Fee Related JP4902888B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009168592A JP4902888B2 (ja) 2009-07-17 2009-07-17 半導体装置およびその製造方法
CN2010800307448A CN102473679A (zh) 2009-07-17 2010-02-22 半导体装置及其制造方法
PCT/JP2010/001143 WO2011007470A1 (ja) 2009-07-17 2010-02-22 半導体装置およびその製造方法
US13/294,727 US20120056270A1 (en) 2009-07-17 2011-11-11 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009168592A JP4902888B2 (ja) 2009-07-17 2009-07-17 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2011023625A JP2011023625A (ja) 2011-02-03
JP4902888B2 true JP4902888B2 (ja) 2012-03-21

Family

ID=43449082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009168592A Expired - Fee Related JP4902888B2 (ja) 2009-07-17 2009-07-17 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20120056270A1 (ja)
JP (1) JP4902888B2 (ja)
CN (1) CN102473679A (ja)
WO (1) WO2011007470A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10050147B2 (en) 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP6950096B2 (ja) * 2019-09-13 2021-10-13 株式会社日立ハイテク 半導体装置の製造方法及びプラズマ処理装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0371665A (ja) * 1989-08-10 1991-03-27 Fujitsu Ltd 半導体装置の製造方法
JP2000174135A (ja) * 1998-12-07 2000-06-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4122193B2 (ja) * 2002-08-26 2008-07-23 富士通株式会社 半導体装置の製造方法
JP4002219B2 (ja) * 2003-07-16 2007-10-31 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
JPWO2005013374A1 (ja) * 2003-08-05 2006-09-28 富士通株式会社 半導体装置および半導体装置の製造方法
JP4168995B2 (ja) * 2004-09-30 2008-10-22 セイコーエプソン株式会社 半導体装置及びその製造方法
KR100889362B1 (ko) * 2004-10-19 2009-03-18 삼성전자주식회사 다층 유전체막으로 이루어진 트랜지스터 및 그 제조 방법
JP2007019177A (ja) * 2005-07-06 2007-01-25 Toshiba Corp 半導体装置
JP4791101B2 (ja) * 2005-08-15 2011-10-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20070063277A1 (en) * 2005-09-22 2007-03-22 International Business Machines Corporation Multiple low and high k gate oxides on single gate for lower miller capacitance and improved drive current
CN101123252B (zh) * 2006-08-10 2011-03-16 松下电器产业株式会社 半导体装置及其制造方法
US9070759B2 (en) * 2006-09-25 2015-06-30 Infineon Technologies Ag Semiconductor device and method of making same
EP1944801A1 (en) * 2007-01-10 2008-07-16 Interuniversitair Microelektronica Centrum Methods for manufacturing a CMOS device with dual work function
JP2008211180A (ja) * 2007-01-31 2008-09-11 Sanyo Electric Co Ltd ホットエレクトロントランジスタおよびそれを含む半導体装置
JP2008305950A (ja) * 2007-06-07 2008-12-18 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5130834B2 (ja) * 2007-09-05 2013-01-30 ソニー株式会社 半導体装置およびその製造方法
JP2009283770A (ja) * 2008-05-23 2009-12-03 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN102473679A (zh) 2012-05-23
JP2011023625A (ja) 2011-02-03
WO2011007470A1 (ja) 2011-01-20
US20120056270A1 (en) 2012-03-08

Similar Documents

Publication Publication Date Title
JP5235784B2 (ja) 半導体装置
JP4719161B2 (ja) トランジスタの製造方法
US9978853B2 (en) Method of forming gate structure of a semiconductor device
US6921691B1 (en) Transistor with dopant-bearing metal in source and drain
US8129794B2 (en) Semiconductor device including MISFETs having different threshold voltages
JP5126930B2 (ja) 半導体装置の製造方法
JP2007243003A (ja) 半導体装置の製造方法
JP2009044051A (ja) 半導体装置及びその製造方法
JP2005026586A (ja) 半導体装置及びその製造方法
TWI714583B (zh) 半導體裝置及其形成方法
US8035174B2 (en) Semiconductor device and method for fabricating the same
TW202018777A (zh) 一種製作半導體元件的方法
JP5444176B2 (ja) 半導体装置
JP4902888B2 (ja) 半導体装置およびその製造方法
JP2004247341A (ja) 半導体装置
US8741726B2 (en) Reacted layer for improving thickness uniformity of strained structures
JP2010040710A (ja) 半導体装置及びその製造方法
JP5676111B2 (ja) 半導体装置及びその製造方法
JP2010161299A (ja) 半導体装置及びその製造方法
JP2005093530A (ja) 半導体装置の製造方法
US7812378B2 (en) Semiconductor device with high capacitance and low leakage current
JP2008027955A (ja) 半導体装置
JP2005101449A (ja) 半導体装置及びその製造方法
JP5073158B2 (ja) 半導体装置及びその製造方法
JP2012023119A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20110729

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20110809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111206

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111229

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150113

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees