KR100924865B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성 기술에 관한 것으로, 반도체 기판 상에 층간 절연막을 형성하고, 층간 절연막에 비아 홀과 트렌치를 형성하며, 비아 홀과 트렌치 상에 확산방지막을 형성하고, 형성된 확산방지막 상에 씨드 구리(Seed Cu)층을 증착하며, 씨드 구리층을 증착한 후 로듐(Rh)을 증착하고, 로듐 상에 구리배선을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 시드 구리(Seed Cu)막과 메인 구리(Main Cu)막 사이에 전기화학적으로 안정한 금속인 로듐을 증착함으로써 두 구리막 사이의 접합력을 견고하게 할 뿐만 아니라, 시드 구리막 상부에 산화물이나 부식현상을 방지함으로써 후속 공정(Anneal 및 CMP)에서 발생되는 막 사이가 들뜨는 현상(Delamination)을 예방할 수 있다.
반도체 소자, 구리 금속 배선, Delamination

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL INTERCONNECTION LAYER OF SENICONDUCTOR DEVICE}
본 발명은 반도체 소자의 금속 배선을 형성하는 기술에 관한 것으로서, 특히 구리 금속 배선의 형성 시 듀얼 다마신 공정을 수행하는 경우, 발생될 수 있는 확산방지막과 씨드 구리층의 사이가 들뜨는 현상(Delamination)을 방지하는데 적합한 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체소자의 축소와 관련하여 배선에서도 단면적의 감소로 인해 전류 밀도가 상승하게 되어 EM(Electromigration)에 의한 금속 배선의 신뢰성이 심각한 문제를 유발하게 되었다. 따라서 일반적인 금속 배선의 물질로 알루미늄(Al)보다 비저항이 낮으면서 동시에 신뢰성(Reliability)이 우수한 구리(Cu)를 금속 배선의 재료로 사용하기 위한 많은 연구 및 개발이 이루어졌다. 하지만 구리는 휘발성이 강한 화합물의 형성이 어려워 미세 패턴을 형성하기 위한 건식 식각 공정에 어려움이 있다.
이러한 구리 배선의 패터닝 문제를 해결하기 위해 다마신(Damascene) 공정이 도입되어 있다. 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 한다)를 이용한 다마신 공정은 먼저 층간 절연막을 증착하고 포토리소그래피 공정을 통해 층간 절연막을 패터닝하여 배선 영역인 트렌치를 형성하고 트렌치에 구리를 갭필하고 이를 CMP로 평탄화하여 구리 배선을 형성하는 것이다.
현재 다층 금속 배선에서 주로 사용되는 듀얼 다마신 공정은 한번의 CMP 공정으로 비아(Via)와 금속 배선(Metal Line)을 동시에 이룰 수 있다는 장점이 있다.
이하 도면을 참조하여 상세히 설명하도록 한다.
도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 구리배선 형성 단계를 나타낸 공정 순서도이다.
도 1a를 참조하면, 반도체 기판의 상부 층간 절연막(Inter Metal Dielectric, 이하 IMD라 한다)(100) 상에 질화막(102), 제1 층간 절연막(104), 제2 층간 절연막(106)을 순차적으로 증착한 후, 포토리소그래피 공정을 통해 제1 층간 절연막(104) 및 제2 층간 절연막(106)을 패터닝하여 배선 영역인 비아(via)홀과 트렌치(trench)를 형성한다. 이때, 비아홀을 먼저 형성하고 트렌치를 형성하거나 그 반대의 순서로 진행할 수 있다.
이후 비아홀과 트렌치 상에 Ta/TaN으로 된 확산방지막(108)을 형성하고, 확산방지막(108) 상에 씨드 구리 시드층(Seed Cu)(110)을 형성하고, 도 1b에 도시한 바와 같이 전기 도금법을 이용하여 메인 구리층을 트렌치에 갭필하고 이를 CMP로 평탄화하여 도 1c에 도시한 바와 같이 구리 배선을 형성하게 된다.
이와 같이 일반적인 듀얼 다마신을 이용한 구리금속 배선의 형성시, 이미 패터닝 된 비아 및 트렌치에 확산방지막(108)으로 사용되는 Ta/TaN은 이후 증착되는 구리의 절연막으로의 확산을 방지하는 역할을 한다.
상기한 바와 같이 동작하는 종래 기술에 의한 구리 금속 배선을 형성하는 방식에 있어서는, 씨드 구리층(110)과 메인 구리층 사이의 접합력 불량, 또는 산화, 부식 등으로 인한 불균일한 표면이 제공될 경우, 후속 열공정(Anneal)에 의한 압력(stress) 차이 또는 Cu CMP 진행시 도 2에 도시한 바와 같이 물리적 힘에 의하여 막사이가 들뜨는 현상(Delamination 또는 Lifting)(200)을 초래하게 된다는 문제점이 있었다.
이에 본 발명은, 구리 금속 배선의 형성 시 듀얼 다마신 공정을 수행하는 경우, 씨드 구리층과 메인 구리층 사이가 들뜨는 현상을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
또한 본 발명은, 구리 금속 배선의 형성 시 듀얼 다마신 공정을 수행하는 경우, 확산방지막과 씨드 구리층을 차례로 형성하고, 로듐을 증착한 후에 메인 구리층을 형성함으로써, 씨드 구리층과 메인 구리층 사이가 들뜨는 현상을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
본 발명의 일 실시예 방법은, 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막에 비아 홀과 트렌치를 형성하는 단계; 상기 비아 홀과 트렌치 상에 확산방지막을 형성하는 단계; 상기 형성된 확산방지막 상에 씨드 구리(Seed Cu)층을 증착하는 단계; 상기 씨드 구리층을 증착한 후 로듐(Rh)을 증착하 는 단계; 및 상기 로듐 상에 구리배선을 형성하는 단계를 포함한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 시드 구리(Seed Cu)막과 메인 구리(Main Cu)막 사이에 전기화학적으로 안전한 금속인 로듐을 증착함으로써 두 구리막 사이의 접합력을 견고하게 할 뿐만 아니라, 시드 구리막 상부의 산화물이나 부식현상을 방지함으로써 후속 공정(Anneal 및 CMP)에서 발생되는 구리막 사이가 들뜨는 현상을 예방할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 구리 금속 배선의 형성 시 듀얼 다마신 공정을 수행하는 경우, 확산방지막과 씨드 구리층을 차례로 형성하고, 로듐을 증착한 후에 구리층을 형성함으로써, 씨드 구리층과 메인 구리층 사이가 들뜨는 현상을 방지하는 것이다.
도 3a 내지 3d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리배선 형성 단계를 나타낸 공정 순서도이다.
도 3a를 참조하면, 반도체 기판의 IMD(300) 상에 질화막(302), 제1 층간 절연막(304), 제2 층간 절연막(306)을 순차적으로 증착한 후, 포토리소그래피 공정을 통해 제1 층간 절연막(304) 및 제2 층간 절연막(306)을 패터닝하여 배선 영역인 비아(via)홀과 트렌치(trench)를 형성한다. 이때, 비아홀을 먼저 형성하고 트렌치를 형성하거나 그 반대의 순서로 진행할 수 있다.
이후 비아홀과 트렌치 상에 물리적 증기 증착법(PVD:Physical Vapor Deposition)방식으로 Ta/TaN으로 된 확산방지막(308)을 형성하고, 확산방지막(308) 상에 PVD 또는 원자층 증착법(ALD:Atomic Layer Deposition) 방식으로 씨드 구리 시드층(310)을 형성한다.
그리고 기존에는 씨드 구리층(310) 상에 바로 구리를 증착시켜 구리 배선을 형성하였으나, 이는 사이가 들뜨는 현상(Delamination)을 발생시킬 수 있으므로, 도 3b에 도시한 바와 같이 씨드 구리층(310) 상부에 로듐(Rh:Rhodium)(312)을 증착시킨다.
증착된 로듐(312)은 H2SO4 계열의 도금액으로 전기 도금을 통하여 증착함으로써, 씨드 구리층(310) 및 후속 메인 구리층의 접합력이 용이하도록 하며, 특히 씨드 구리층(310)의 상부에 산화물(Oxidation) 및 부식 현상을 억제하는 작용을 한 다. 이러한 로듐(312)의 두께는 50~300Å로 증착되는 것이 가장 바람직하다.
이후 로듐(312)의 상부에는 도 3c에 도시한 바와 같이 메인 구리(314)를 트렌치에 갭필하고 이를 CMP로 평탄화하여 도 3d에 도시한 바와 같이 구리 배선을 형성하게 된다.
이상 설명한 바와 같이, 본 발명은 구리 금속 배선의 형성 시 듀얼 다마신 공정을 수행하는 경우, 확산방지막과 씨드 구리층을 차례로 형성하고, 로듐을 증착한 후에 메인 구리층을 형성함으로써, 씨드 구리층과 메인 구리층 사이가 들뜨는 현상(Delamination)을 방지한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 구리배선 형성 단계를 나타낸 공정 순서도,
도 2는 종래 기술에 따른 반도체 소자의 구리배선 형성을 통해 발생될 수 있는 막 사이가 들뜨는 현상을 도시한 도면,
도 3a 내지 3d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리배선 형성 단계를 나타낸 공정 순서도.
< 도면의 주요 부분에 대한 부호 설명 >
300 : IMD 　　　　　　　　　　　　　　　　　　　302 : 질화막
304 : 제1층간 절연막 　　　　　　　 306 : 제2층간 절연막
308 : 확산방지막　　　　　　　　　　　　　310 : 씨드 구리 층
312 : 로듐 　　　　　　　　　　　　　　　　　　314 : 메인 구리층

Claims (4)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 비아 홀과 트렌치를 형성하는 단계;
    상기 비아 홀과 트렌치 상에 물리적 증기 증착법(PVD)으로 확산방지막을 형성하는 단계;
    상기 형성된 확산방지막 상에 PVD 또는 원자층 증착법(ALD)으로 씨드 구리(Seed Cu)층을 증착하는 단계;
    상기 씨드 구리층을 증착한 후 H2SO4 계열의 도금액으로 전기 도금을 통하여 로듐(Rh)을 증착하는 단계; 및
    상기 로듐 상에 구리배선을 형성하는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1항에 있어서,
    상기 로듐 상에 구리배선을 형성하는 단계는,
    상기 증착된 로듐 표면상에 구리층을 증착하는 단계; 및
    상기 구리층에 대한 화학적 기계적 연마(CMP)를 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1항에 있어서,
    상기 확산방지막은,
    Ta/TaN인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 삭제
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