JP4335659B2

JP4335659B2 - 不揮発性半導体記憶装置

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Publication number: JP4335659B2
Application number: JP2003422119A
Authority: JP
Inventors: 哲也石丸; 孝徳山添
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-12-19
Filing date: 2003-12-19
Publication date: 2009-09-30
Anticipated expiration: 2023-12-19
Also published as: JP2005182909A; KR20050062384A; US7286401B2; TW200535847A; US20050135155A1; CN1629983A

Description

本発明は、不揮発性半導体記憶装置に係り、特に高速の書込み・消去を行うことができ、データ保持特性に優れるByte書換え型EEPROMにおいて、微細な実効セル面積を実現し、かつ、書込み・消去時のディスターブによるデータの損失防止を可能にする技術に関する。

電気的に書換え可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が、プログラム格納用途もしくはデータ格納用途として広く用いられている。近年では、特に、ＩＣカードを始めとして、データ格納用途のＥＥＰＲＯＭの需要が増している。データ格納用途のＥＥＰＲＯＭには、一般的に、数kバイトから数十kバイトを一括で消去するフラッシュＥＥＰＲＯＭではなく、Byte単位で消去・書込みを行うByte書換え型のＥＥＰＲＯＭが用いられる。要求される書換え回数は、データ格納用途の場合は一般に10万回以上と、プログラム格納用途よりも多い。なお、ＥＥＰＲＯＭをマイコンと同一チップに混載することにより、装置外部からのデータの読み出しを不可能とすることができる。

こうしたデータ格納用途のByte書換え型ＥＥＰＲＯＭで課題となるのが、非選択セルにおける書込み時のディスターブ及び消去時のディスターブである。ここでいうディスターブとは、あるメモリセルを選択しそのメモリセルの書込みもしくは消去を行うとき、選択したメモリセルに印加する電圧が同じ配線に接続されている非選択のメモリセルにも印加され、非選択のメモリセルが弱い書込み及び消去をされて徐々にデータが失われていく現象である。フラッシュＥＥＰＲＯＭにおいて、書込み時もしく消去時に高電圧を印加する配線と同一の配線に接続されたメモリセルのブロックを一括で消去する場合、消去時のディスターブは問題とはならず、書込み時のディスターブも１回の書込みを行う間に受けるのみである。これに対し、Byte書換え型のＥＥＰＲＯＭでは、最悪の場合、同一ブロック内の他のすべてのByteが10万回書き換えられる間中全く書込み及び消去をされないセルが存在することがあり、このセルは、10万回×（ブロック内のバイト数−１）分のディスターブを受け続ける。このように、Byte書き換え型EEPROMは、フラッシュＥＥＰＲＯＭと比べ、遥かにディスターブの条件が厳しくなる。

Byte書換え型ＥＥＰＲＯＭで10万回の書換えを実現する技術に関しては、非特許文献１において報告されている。このＥＥＰＲＯＭのメモリセルの断面図を図１に、メモリセルのアレー構成を図２に示す。１つのメモリセルは、図１に示すように、窒化膜SINに電荷を蓄積することで情報を記憶するMNOS型メモリと読み出しの際にセル選択を行う選択トランジスタから成る。アレイ構成に関しては、図２に示すように、選択ゲート電極SGを接続する選択ゲート線（ワード線）SG0〜SGnとメモリゲートMGを接続するメモリゲート線MG0〜MGnがそれぞれ平行に延在し、メモリセルのドレイン領域Dを接続するビット線BL0〜BL7とソース領域Sを接続するソース線SL0〜SL7がワード線と直行する方向に延在し、メモリセルのウエルWELL1〜WELLnはワード線に接続されているメモリセル8ビット毎に分割されている。共通のメモリゲート線及びウエルに接続された8ビット、すなわち１バイト毎に書換えを行う。図２で選択セルと示したブロックを消去及び書込みする際の電圧条件を図３に示す。消去及び書込みを行う選択セルでは、メモリゲートMGとウエルWELLとの間に高電圧を印加し、下部酸化膜BOTOXを介したホールのトンネリングによって消去を、電子のトンネリングによって書込みを行う。非選択セルでは、ウエルWELLもしくはソース線SLにメモリゲート線MGと同電圧を印加し、MNOSメモリのゲート絶縁膜に電界がかからないようにする。すなわち、上記公知技術では、ウエルWELLをバイト毎に分割し、書込み及び消去時に非選択セルのMNOSメモリのゲート絶縁膜に電界がかからない動作電圧条件とすることで、ディスターブの影響なしに、書換えを10万回行ってもデータを保持し続けることができる。

上記Byte書き換え型ＥＥＰＲＯＭでは、選択メモリゲート線MGと非選択ウエルWELLに接続されたセルにおいて、メモリゲートMGとウエルWELLには同電圧が印加されるものの、メモリゲートMGとソースSとの間に高電界がかかり、図１に図示するソース近傍の窒化膜SIN中では、電子及びホールの注入が生じてしまう。メモリゲートLmgが大きい場合、ソースSから離れたMNOSメモリのチャネル中央部で、窒化膜SIN中の電荷は保持されるため、上記ソース近傍での電荷注入は問題とならない。しかし、メモリゲート長Lmgが小さくなると、ソース近傍での電荷注入によって書込み及び消去ディスターブに対する耐性を失い、10万回の書換えを保障することができなくなる。すなわち、上記公知技術は、セルの微細化に限界があるByte書換え型ＥＥＰＲＯＭである。
さらに、上記公知技術では、電子及びホールのトンネリングによって書込み及び消去を行うために、(１)書込み・消去に時間がかかる、(２)ボトム酸化膜BOTOXを厚膜化できず100℃以上の高温でのデータ保持が厳しい、等の課題もある。

トンネリング方式ではなく、ホットキャリアの注入によって書込み及び消去を行う不揮発性メモリとして、特許文献１がある。このメモリセルの断面図を図4に示す。選択ゲートSGとメモリゲートMGの２つのゲートを有するスプリットゲート型MONOSメモリで、メモリゲート絶縁膜が上部酸化膜TOPOX、窒化膜SIN、下部酸化膜BOTOXからなり、窒化膜SIN中にソースサイド注入方式でホットエレクトロンを注入することで書込みを、BTBT(Band-To-Band Tunneling)で発生したホットホールを注入することで消去を行う。ホットキャリア注入を用いることで、トンネリング注入の場合と比べ、書込み・消去の高速化、データ保持の高信頼化を実現する。

しかしながら、上記したホットキャリア注入による書込み及び消去方式では、ソース領域SとメモリゲートMGの両方に高電圧を印加する必要があるため、書込み時及び消去時のディスターブ耐性の確保が課題となる。書込み・消去時の非選択セルにディスターブを引き起こす高電界がかからないようにするには、メモリゲートMGを接続するメモリゲート線とソース領域Sを接続するソース線をバイト毎に分割しなければならないが、この分割のためには、バイト毎にメモリゲート線とソース線を選択する高耐圧のMOSトランジスタを設ける必要がある。高耐圧のMOSトランジスタを含めると、１セル当たりの面積は、分割しない場合と比べ、２倍に増えてしまう。

米国特許 USP5、969、383号

特開平６−２１５５８４号公報ＩＥＩＣＥトランザクション・オン・エレクトロニクス（IEICE TRANSACTIONS ON ELECTRONICS）、2001年、VOL.E84-C、p.713-723

上記したように、ホットエレクトロン注入もしくはホットホール注入による書込み・消去を行う不揮発性半導体メモリでは、高速に書込み・消去ができ、電荷蓄積部上下の酸化膜の厚膜化によりデータ保持に優れるものの、書込み・消去時にゲート電極とソース領域の両方に高電圧を印加するため、非選択セルが書込み・消去のディスターブを受ける。Byte書換え型のEEPROMで10万回の書換えを実現するには、このディスターブが大きな課題となる。

不揮発性半導体メモリにおけるディスターブの課題を解決する方法として、ディスターブによって失われるデータを再度書込むリフレッシュ動作を行う方法が、特許文献２が開示されている。この方法では、一括消去ブロックをリフレッシュブロックとし、一括消去ブロック毎にフラグセルを設け、一括消去ブロックを消去するときにフラグセルの情報から一括消去ブロックの中で一番最初にリフレッシュ動作を行ったブロックを選択して追加書込みのリフレッシュ動作を行う。リフレッシュ動作によって一定書換え回数毎に電子を注入しなおすために、ディスターブによって弱い消去をされたセルを、弱い消去を受ける前の状態に戻すことができ、ディスターブによるデータの損失を防ぐことが可能となる。

しかしながら、上記方法をByte書換え型のEEPROMに適用する場合、一度に消去を行う消去ブロックの大きさが１Byteであるため、Byte毎にフラグセルを設けなければならず、EEPROMの面積が大幅に増加する。例えば、１Byteの消去ブロックのフラグセル１個を設けるとき、メモリセルの数が１０％以上増えてしまう。
本発明の目的は、高速の書込み・消去を行うことができ、データ保持特性に優れるByte書換え型EEPROMにおいて、微細な実効セル面積を実現し、かつ、書込み・消去時のディスターブによるデータの損失を防ぐことにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の不揮発性半導体記憶装置は、EEPROMメモリアレイ内に、同時に消去を行う１バイトの不揮発性メモリセルからなる消去ブロックと、複数個の消去ブロックからなるリフレッシュブロックと、リフレッシュブロック内で行われた書換えの回数を記憶するカウンタエリアがリフレッシュブロックと同じ数だけ設けられ、カウンタエリアに記憶されたリフレッシュブロック内の書換え回数が予め指定された書換え回数に達する毎にリフレッシュブロック内のデータを別途設けたデータ一時保管メモリに一旦保存し、リフレッシュブロック内のデータを全て消去し、再度保存したデータをリフレッシュブロックに書き込むことで、ディスターブ時間をリセットするものである。

本発明によれば、不揮発性半導体記憶装置、特にホットキャリア注入により高速に書込み・消去を行うことができ、Byte単位で書換えを行う不揮発性半導体記憶装置において、微細な実効セル面積を実現し、かつ、書込み・消去時のディスターブによるデータの損失を防ぐことが可能となる。

本発明に係る不揮発性半導体記憶装置の基本的な構成について説明する。
図5に、本発明の実施形態を示す不揮発性半導体メモリアレイ構成の実施例を示す。不揮発性メモリセルとして、図４に示したホットキャリアにより書込み・消去を行うスプリットゲート型MONOSメモリを用いている。選択ゲート電極SGを接続する選択ゲート線（ワード線）SG0〜SGnとメモリゲートMGを選択するメモリゲート線MGLおよび２つの隣接したメモリセルが共有するソース領域を接続するソース線SLがそれぞれ平行に延在し、メモリセルのドレイン領域を接続するビット線BL0〜BL7が選択ゲート線と直行する方向に延在する。メモリゲート線MGLとソース線をメモリセル8ビット毎に分割し、ビット線方向の複数のソース線を接続して、共通のソース線SLとしてある。共通のメモリゲート線に接続された8ビット、すなわち１バイト毎に書換えを行う。

図5のメモリセルアレイでは、ビット線方向の複数バイトのメモリセルがソース線を共有した構成となっているが、図６に示すメモリセルアレイのように、選択ゲート線方向のメモリセルがソース線を共有した構成としても良い。この場合も、共通のソース線に接続された非選択のセルが、書込み時及び消去時のディスターブを受けることになる。図５及び図６では、書込み及び消去時に高電圧を印加するメモリゲート線とソース線のうち、メモリゲート線をバイト単位で分割し、ソース線を複数バイトで共有する構成をとっているが、逆に、ソース線をバイト単位で分割し、メモリゲート線を複数バイトで共有する構成としても良い。さらに、図7にメモリセルアレイ図を示すように、ソース線を複数バイトで共有する構成をとっているが、ビット線方向のメモリセルがソース線を共有し、選択ゲート線方向のメモリセルがメモリゲート線を共有しても良い。この場合、ソース線を共有した非選択セルとメモリゲート線を共有した非選択セルの両方に書込み時もしくは消去時の電圧が印加されるために、ディスターブを受けるメモリセルが多くなるが、メモリセルアレイの面積は図5に示したアレイ構成よりも小さくできる。図7とは逆に、ビット線方向のメモリセルがメモリゲート線を共有し、選択ゲート線方向のメモリセルがソース線を共有しても良い。

図５〜図７に示した選択セルを、書込み及び消去する際の電圧印加シーケンスを、それぞれ図８と図９に示す。図５〜図７のメモリセルアレイは、同様の電圧シーケンスで書込み・消去される。書込み・消去の選択セルには、メモリゲート線MGとソース線SLの両方に高電圧が印加される。これに対し、図５〜図７でディスターブセルと記した非選択セルは、メモリゲート線もしくはソース線に高電圧が印加され、書込み及び消去時にディスターブを受けることになる。つまり、共通のソース線に接続されたセルが、ディスターブを受けるメモリセルのブロックとなる。

図１０は、本発明の実施形態のByte書換え型ＥＥＰＲＯＭモジュールのブロック図である。従来のＥＥＰＲＯＭモジュールを構成するメモリアレイ１、ビット線デコーダ・ドライバ２、ワード線デコーダ・ドライバ３、センスアンプ・書込み定電流MOS４、電源回路５、主制御部６に加えて、リフレッシュ制御回路７とデータ一時保管領域８を設けてある。ＥＥＰＲＯＭメモリアレイは、データ記憶ブロック９とErase/WriteカウンタエリアEW CT10からなる。データ記憶ブロックがリフレッシュの単位となり、図5〜図7に示したリフレッシュブロックに対応する。ここでは、例として１バイト×1024ビットのデータ記憶ブロックが128個ある構成を示した。データ記憶ブロック9内のメモリセルは共通のソース線もしくはメモリゲート線と接続されており、書き換えは１バイト単位で行う。Erase/WriteカウンタエリアEW CT10は、データ記憶ブロックに対応した数だけ設けてある。このErase/WriteカウンタエリアEW CTに、対応するデータ記憶エリア内で行われた書換え回数を記憶する。データ記憶ブロック内とErase/WriteカウンタエリアEW CT内での消去及び書込みが相互に及ぼすディスターブを避けるため、両者を構成するメモリセルは共通のソース線及びメモリゲート線で接続されないようにすることが望ましい。

図11は、本発明の消去、書込み及びディスターブ時間をリセットするリフレッシュ動作を示すフローチャートである。図10の中のNo.54 Block内の１バイトをErase及びWriteする場合の例を示した。
上位装置又はCPUは、まずNo.54 Blockの1バイトの消去と書込みを実行する。次にNo.54に対応するErase/Writeカウンタエリア(EW CT)をリードする。このリード値と予め決められた値ｙと比較し、リード値がｙ以下の場合には、EW CTを一旦Eraseし、EW CTをErase前にリードした値に＋１を加えた値をEW CTにWriteする。これで、消去及び書込み動作が終了する。

リード値がｙより大きい場合にはリフレッシュ動作を行う。まず、No.54 Blockデータを全てリードし、No.54 Block全てのデータを、データ記憶ブロック9と同等かそれ以上のデータ容量を有するデータ一時保管メモリ10にWriteする。データ一時保管メモリとしては、SRAMやDRAM等の揮発性メモリもしくはEEPROMを構成する不揮発性メモリのどちらでも良い。但し、データ一時保管メモリとして不揮発性メモリを使用した場合は、対象BlockデータをWriteする以前に、データ一時保管メモリデータをEraseしておく必要がある。

No.54 Block全てのデータをデータ一時保管メモリにWrite終了後、次にNo.54 Block内及びNo.54 Blockに対応するEW CT内の全てのデータをEraseする。次に、データ一時保管メモリのデータをNo.54 BlockにWriteする。以上でリフレッシュ動作が終了し、リフレッシュ動作を行った場合の消去及び書込み動作も終了する。
上記ｙの値は、メモリセルのディスターブ耐性によって決まり、例えば、10万回の消去・書込みに対するディスターブ耐性を有するメモリセルの場合、ｙの値は１0万回に設定する。ちなみに、図１０に示すEEPROMメモリアレイのブロック構成において本リフレッシュ動作を行わずに10万回の書き換えを保証する場合、最悪のケースで10万回×1023bytes≒1億回の消去及び書込みに対するディスターブ耐性が要求される。すなわち、本発明のリフレッシュ動作では、ディスターブにより弱い消去もしくは弱い書込みを受ける時間をある指定した書換え回数毎にリセットすることで大幅にディスターブによるデータの損失を防ぐことができる。
以上図１１では、一度の書換えで１ブロック内の１バイトのみを消去・書込み及びリフレッシュ動作する場合の動作シーケンスを説明したが、実際には複数ブロックに存在する複数バイトのセルを消去及び書込みすることもありうる。この複数ブロックに存在する複数バイトを消去・書込みする場合の動作シーケンスの実施例を図１２及び図１３に示す。

図１２は、一度に複数のバイトを消去、書込みし、書換えの時間に制限を持たせずにリフレッシュ動作を行う場合の動作シーケンスを示すフローチャートである。ここでは、一度にNo.54〜No.54+xのｘ個のBlockに各１バイトの消去、書込みを行う場合の例を示した。
まず、No.54〜No.54+xBlockの１バイトの消去と書込みを実行し、各Blockに対応するEW CTをリードする。次にNo.54からNo.54+ｘまで、リード値と予め決められた値ｙより大きい場合には図11に示した方法と同じリフレッシュ動作を順次実行する。リフレッシュ動作が全て終了した後は、リフレッシュを実施していないBlockに対して、EW CTにリード値に＋１を加えた値のWriteを実施する。

図1３は、一度に複数のバイトを消去、書込みし、書換えの時間に制限がある場合の動作シーケンスを示すフローチャートである。書換え時間に制限がある場合、リフレッシュ動作が必要な全てのリフレッシュブロックに対してリフレッシュ動作が可能であるとは限らない。ここでは、一度にNo.54〜No.54+xのｘ個のBlockに各１バイトを消去、書込みを実施し、１回の書換え動作に許されるリフレッシュ動作の回数がN回である場合の例を示した。Nの値は、リフレッシュに要する時間をもとに、予め指定しておくと良い。
図１２と同様に、まず、No.54〜No.54+xBlockの１バイトの消去と書込みを実行し、各Blockに対応するEW CTをリードする。すべてのリード値が予め決められた値ｙ以下の場合には、いずれのBlockに対してもリフレッシュ動作を行わない。リード値がｙより大きいBlockがＮ個以下の場合には、リフレッシュの対象となるBlockすべてに対して図11に示したリフレッシュ動作を実施する。リード値がｙより大きいBlockがN個より大きい場合には、それらのBlockに対してリード値が大きい順に1番から順位付けをし、順位が1番からN番までのBlockのリフレッシュ動作を順次行う。最後に、リフレッシュを実施していないBlockに対して、EW CTにリードした値に＋１を加えた値をWriteして、消去・書込み動作を終了する。この方法では、ブロック内の書換え回数がｙを超えても、リフレッシュされない場合があるので、その分ディスターブに対するマージンを確保しておく必要がある。

以上、図11〜図13に示すシーケンスを用いて、本発明の消去、書込み及びリフレッシュの動作について説明したが、消去のみもしくは書込みのみを行う場合でも、EW CTのリード値と予め決められた値ｙと比較し、リード値がｙ以下の場合には、EW CTの値に＋１を加え、リード値がｙより大きい場合にはリフレッシュ動作を実行するようにする。但し、消去もしくは書込みのどちらか一方のみのディスターブが問題となる場合、その動作を行ったときにのみ、EW CTのカウント及びリフレッシュ動作を行えば良い。上記の書き換え回数のカウント方法は、消去と書込みの動作で1回としたが、書込みと消去のそれぞれで1回とカウントしても構わない。

図10の実施例では、1024バイトを共通のソース線に接続する１ブロックとしたが、この大きさはリフレッシュ動作に要する時間によって決まる。消去及び書込み速度の遅いEEPROMメモリを用いた場合、１回の消去及び書込みの動作に許される時間内にリフレッシュ動作を行うために、共通のソース線に接続するブロックのバイト数を少なくしなければならない。バイト数を少なくすると、EEPROMメモリアレイの面積が増加することになる。

以上の実施例では、スプリットゲート型MONOSメモリセルで構成される不揮発性メモリを示したが、スプリットゲート型ではなく公知文献USP6,011,725に記載されているような単ゲート型の不揮発性メモリにおいても、また、MONOSメモリではなく浮遊ゲート中に電荷を蓄積する不揮発性メモリにおいても、同様にディスターブによるデータの損失を防止することができる。さらには、ＦｅＲＡＭ、相変化メモリ、ＭＲＡＭ等の不揮発性メモリにおいても、本発明の効果は有効である。

従来技術であるByte書換え型EEPROMのメモリセル断面図。従来技術であるByte書換え型EEPROMのメモリセルアレイ図。従来技術であるByte書換え型EEPROMの動作電圧を示す図。本発明の実施形態の不揮発性半導体メモリセルの断面図。本発明の実施形態の不揮発性半導体メモリセルのアレイ構成の実施例を示す図。本発明の実施形態の不揮発性半導体メモリセルのアレイ構成の実施例を示す図。本発明の実施形態の不揮発性半導体メモリセルのアレイ構成の実施例を示す図。図５〜図７のメモリアレイにおいて書込み時に各配線に印加する電圧の波形を示す図。図５〜図７のメモリアレイにおいて消去時に各配線に印加する電圧の波形を示す図。本発明の実施形態の不揮発性半導体記憶装置の構成図。本発明の実施形態の１ブロックを対象とした書込み・消去・リフレッシュ動作のシーケンスを示すフローチャート図。本発明の実施形態の複数ブロックを対象とした書込み・消去・リフレッシュ動作の第一のシーケンスを示すフローチャート図。本発明の実施形態の複数ブロックを対象とした書込み・消去・リフレッシュ動作の第二のシーケンスを示すフローチャート図。

符号の説明

ＭＧ：メモリゲート電極、ＳＧ：選択ゲート電極、
Ｓ：ソース拡散層領域、Ｄ：ドレイン拡散層領域、
Ｍ：メモリゲート電極・選択ゲート電極間の拡散層領域、
ＷＥＬＬ：Ｐ型ウエル領域、ＳＵＢ：Ｐ型シリコン基板、
ＳＧＯＸ：ゲート絶縁膜、ＴＯＰＯＸ：上部酸化膜、
ＳＩＮ：窒化シリコン膜、ＢＯＴＯＸ：下部酸化膜、
ＢＬ０〜ＢＬ７：ビット線、ＳＧ０〜ＳＧｎ：選択ゲート線、
ＭＧ０〜ＭＧｎ：メモリゲート線、ＳＬ、ＳＬ０〜ＳＬ７：ソース線、
ＷＥＬＬ０〜ＷＥＬＬｍ：ウエル、ＢＹＳ、ＢＹＳ０：バイト選択線、
１：ＥＥＰＲＯＭアレイ領域、２：ビット線デコーダ・ドライバ、３：ワード線デコーダ・ドライバ、４：センスアンプ・ライト定電流ＭＯＳ、
５：電源回路、６：主制御部、７：リフレッシュ制御回路、
８：メモリデータ一時保管領域
９：メモリBlock、１０：Erase/Writeカウンタエリア。

Claims

不揮発性メモリセルを有する不揮発性メモリアレイを含む不揮発性半導体記憶装置において、
前記メモリアレイは、さらに前記不揮発性メモリセル複数個を一括して消去する消去ブロックと、前記消去ブロックを複数含むリフレッシュブロックを少なくとも一つ有し、
前記メモリアレイは、前記リフレッシュブロックの各々に対してカウンタエリアを含み、前記カウンタエリアの各々は、それぞれの前記リフレッシュブロック内で行われた書換えの回数を記憶し、
それぞれの前記カウンタエリアに記憶された書換え回数が予め指定された書換え回数に達する毎にそれぞれの前記リフレッシュブロック内のデータを一時保管メモリに保管し、その後に前記リフレッシュブロック内のデータを全て消去し、前記一時保管メモリに保管したデータを前記リフレッシュブロックに書き戻し、前記消去ブロックの各々が１バイトの不揮発性メモリセル複数個から構成されることを特徴とする不揮発性半導体記憶装置。
前記不揮発性メモリセルがＥＥＰＲＯＭであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルがゲート絶縁膜中のトラップに電荷を蓄積することで情報を記憶する電荷トラッピング型であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルが浮遊ゲート中に電荷を蓄積することで情報を記憶する浮遊ゲート型であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルが強誘電体の分極状態を情報として記憶するＦｅＲＡＭであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルが相変化膜の低抵抗状態を高抵抗状態情報として記憶する相変化メモリであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルがトンネル磁気抵抗の低抵抗状態と高抵抗状態を情報として記憶するＭＲＡＭであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルの消去もしくは書込み動作をホットキャリア注入によって行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルの消去及び書込み動作をホットキャリア注入によって行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
ホットキャリア注入を行う際に高電圧が印加される不揮発性メモリセルの端子のうちの１つが、同じリフレッシュブロック内の他の不揮発性メモリセルの接続に使用されることを特徴とする請求項８記載の不揮発性半導体記憶装置。
ホットキャリア注入を行う際に高電圧が印加される不揮発性メモリセルの端子が、同じリフレッシュブロック内の不揮発性メモリセルのいずれかと前記リフレッシュブロックに対応するそれぞれのカウンタエリア内の不揮発性メモリのいずれかとの間で接続されていないことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
前記リフレッシュブロックを複数有し、
前記カウンタエリアの複数個が予め指定された回数に達した場合、
対応する前記リフレッシュブロック内のデータが一時記憶メモリに順次記憶され、
その後、前記対応するリフレッシュブロックのそれぞれのデータが消去され、前記一時的に記憶されたデータが前記対応するリフレッシュブロックに書き戻されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記リフレッシュブロックを複数有し、
少なくとも一つの予め設定された書き換え動作の回数を記憶する前記カウンタブロック複数個がある場合、
対応する前記リフレッシュブロックのサブブロック内のデータが、実行された動作回数の降順で順次一時記憶メモリに記憶され、前記一時記憶されたデータが前記対応するリフレッシュブロックに書き戻されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルが、ＥＥＰＲＯＭ、あるいはゲート絶縁膜中のトラップ内に電荷を蓄積することで情報を記憶する電荷トラッピング型素子、あるいは浮遊ゲート中に電荷を蓄積することで情報を記憶する浮遊ゲート型素子、あるいは強誘電体の分極状態を情報として記憶するＦｅＲＡＭ、あるいは相変化膜の低抵抗状態と高抵抗状態情報を情報として記憶する素子、あるいはトンネル磁気抵抗の低抵抗状態と高抵抗状態を情報として記憶するＭＲＡＭのいずれか一つより選択された素子であることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルの消去もしくは書込み動作をホットキャリア注入によって行うことを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
前記消去ブロックの各々が１バイトの不揮発性メモリセル複数個から構成されることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルが、ＥＥＰＲＯＭ、あるいはゲート絶縁膜中のトラップ内に電荷を蓄積することで情報を記憶する電荷トラッピング型素子、あるいは浮遊ゲート中に電荷を蓄積することで情報を記憶する浮遊ゲート型素子、あるいは強誘電体の分極状態を情報として記憶するＦｅＲＡＭ、あるいは相変化膜の低抵抗状態と高抵抗状態情報を情報として記憶する素子、あるいはトンネル磁気抵抗の低抵抗状態と高抵抗状態を情報として記憶するＭＲＡＭのいずれか一つより選択された素子であることを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
前記不揮発性メモリセルの消去もしくは書込み動作をホットキャリア注入によって行うことを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
前記消去ブロックの各々が１バイトの不揮発性メモリセル複数個から構成されることを特徴とする請求項１３に記載の不揮発性半導体記憶装置。