CN115731965A - 包含栅极泄漏晶体管的存储器装置 - Google Patents

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CN115731965A CN202210991427.7A CN202210991427A CN115731965A CN 115731965 A CN115731965 A CN 115731965A CN 202210991427 A CN202210991427 A CN 202210991427A CN 115731965 A CN115731965 A CN 115731965A
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Abstract

本公开涉及包含栅极泄漏晶体管的存储器装置。一种存储器装置包含串联连接的存储器单元串、数据线、第一选择晶体管、共同源极、第二选择晶体管和栅极泄漏晶体管。所述串联连接的存储器单元串包含竖直沟道区。所述串联连接的存储器单元串中的每个存储器单元包含第一栅极堆叠结构。所述数据线连接到所述竖直沟道区。所述第一选择晶体管连接在所述数据线与所述串联连接的存储器单元串之间。所述第二选择晶体管连接在所述共同源极与所述串联连接的存储器单元串之间。所述栅极泄漏晶体管连接在所述第一选择晶体管与所述第二选择晶体管之间。所述栅极泄漏晶体管包含与所述第一栅极堆叠结构不同的第二栅极堆叠结构。

Description

包含栅极泄漏晶体管的存储器装置
技术领域
本公开大体上涉及存储器，且具体地说，在一或多个实施例中，本公开涉及存储器装置内的栅极泄漏晶体管。
背景技术
存储器(例如，存储器装置)通常在计算机或其它电子装置中提供为内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器已发展成用于广泛范围的电子应用的受欢迎的非易失性存储器来源。快闪存储器通常使用支持高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷阱)或其它物理现象(例如，相变或极化)进行编程(这通常被称作写入)，存储器单元的阈值电压(Vt)的改变会确定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可移除存储器模块，且非易失性存储器的用途在持续扩大。
NAND快闪存储器是常见类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列经布置以使得阵列中的行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择门之间(例如在源极选择晶体管与漏极选择晶体管之间)串联连接在一起的存储器单元串(通常被称为NAND串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，如列位线。在存储器单元串与源极之间和/或在存储器单元串与数据线之间使用多于一个选择门的变型是已知的。
发明内容
在一个方面，本公开涉及一种存储器装置，其包括：串联连接的存储器单元串，其包括竖直沟道区，所述串联连接的存储器单元串中的每个存储器单元包括第一栅极堆叠结构；数据线，其连接到所述竖直沟道区；第一选择晶体管，其连接在所述数据线与所述串联连接的存储器单元串之间；共同源极；第二选择晶体管，其连接在所述共同源极与所述串联连接的存储器单元串之间；以及栅极泄漏晶体管，其连接在所述第一选择晶体管与所述第二选择晶体管之间，所述栅极泄漏晶体管包括与所述第一栅极堆叠结构不同的第二栅极堆叠结构。
在另一方面，本公开涉及一种三维NAND存储器阵列，其包括：串联连接的存储器单元串，其连接在数据线与共同源极之间；半导体柱，其提供所述串联连接的存储器单元串的沟道区；第一选择晶体管，其连接在所述数据线与所述串联连接的存储器单元串之间；第二选择晶体管，其连接在所述共同源极与所述串联连接的存储器单元串之间；以及栅极泄漏晶体管，其连接在所述第一选择晶体管与所述第二选择晶体管之间，所述栅极泄漏晶体管经配置以在所述串联连接的存储器单元串的擦除操作期间将空穴从所述栅极泄漏晶体管的栅极注入到所述沟道区。
在另一方面，本公开涉及一种存储器装置，其包括：串联连接的存储器单元串，其连接在数据线与共同源极之间，所述串联连接的存储器单元串包括沟道区；第一选择晶体管，其连接在所述数据线与所述串联连接的存储器单元串之间；第二选择晶体管，其连接在所述共同源极与所述串联连接的存储器单元串之间；栅极泄漏晶体管，其连接在所述第一选择晶体管与所述第二选择晶体管之间；以及控制逻辑，其经配置以在所述串联连接的存储器单元串的擦除操作期间：将所述数据线和所述共同源极偏置到第一电压电平；将所述第一选择晶体管的控制栅极偏置到小于所述第一电压电平的第二电压电平以关断所述第一选择晶体管；将所述第二选择晶体管的控制栅极偏置到小于所述第一电压电平的第三电压电平以关断所述第二选择晶体管；以及将所述栅极泄漏晶体管的控制栅极偏置到大于所述第一电压电平的第四电压电平以将所述沟道区充电到正电位。
在另一方面，本公开涉及一种用于制造存储器阵列的方法，所述方法包括：形成串联连接的存储器单元串，所述串联连接的存储器单元串沿竖直沟道区的下部部分包括包括第一导体的控制栅极、第一栅极堆叠结构和所述竖直沟道区；以及形成多个串联连接的选择晶体管，所述多个串联连接的选择晶体管沿所述竖直沟道区的上部部分包括包括与所述第一导体不同的第二导体的控制栅极、与所述第一栅极堆叠结构不同的第二栅极堆叠结构以及所述竖直沟道区。
附图说明
图1是根据实施例的作为电子***的部分与处理器通信的存储器的简化框图。
图2A和2B是可用在参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3是可用在参考图1描述的类型的存储器中的存储器单元阵列的一部分的示意图。
图4A到4D是说明根据实施例的存储器单元阵列的一部分的结构的横截面图。
图5A和5B是根据实施例的操作存储器的方法的流程图。
图6A和6B是根据另一实施例的操作存储器的方法的流程图。
图7A到7R是说明根据实施例的制造存储器阵列的方法的横截面图。
图8A和8B是根据实施例的制造存储器阵列的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本发明的一部分的附图，且在图中借助于说明展示具体实施例。在图中，遍及若干视图，相似的参考标号描述基本上类似的组件。在不脱离本公开的范围的情况下可利用其它实施例，且可作出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。
举例来说，本文所使用的术语“半导体”可指一层材料、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的硅外延层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前工艺步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此类区/结的底层。
除非另外从上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外从上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式，例如connect、connected、connection等，是指电连接。
在本文中认识到，即使在值可能预期相等的情况下，工业处理和操作的可变性和准确性仍可能会引起与其预期值的差异。这些可变性和准确性将通常取决于在集成电路装置的制造和操作中使用的技术。因此，如果值预期相等，则不论其所得值如何，都认为那些值相等。
图1是根据实施例的作为呈电子***形式的第三设备的部分与呈处理器130形式的第二设备通信的呈存储器(例如，存储器装置)100形式的第一设备的简化框图。电子***的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。处理器130，例如存储器装置100外部的控制器，可以是存储器控制器或其它外部主机装置。
存储器装置100包含逻辑上布置成行和列的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个目标数据状态中的一者。
提供行解码电路***108和列解码电路***110以解码地址信号。接收地址信号且对其进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路***112以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路***112和行解码电路***108以及列解码电路***110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路***112和控制逻辑116进行通信以锁存传入命令。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于所述命令而控制对存储器单元阵列104的存取，且可为外部处理器130生成状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路***108和列解码电路***110通信，以响应于地址而控制行解码电路***108和列解码电路***110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104中的存储器单元的分组，例如，预留的存储器单元块。
控制逻辑116也可与高速缓存寄存器118通信。在存储器单元阵列104忙于分别写入或读取其它数据时，高速缓存寄存器118锁存如由控制逻辑116引导的传入或传出数据以临时存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓存寄存器118传送到数据寄存器120以用于传送到存储器单元阵列104；随后可将新数据从I/O控制电路***112锁存在高速缓存寄存器118中。在读取操作期间，可将数据从高速缓存寄存器118传送到I/O控制电路***112以用于输出到外部处理器130；随后可将新数据从数据寄存器120传送到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器还可包含感测装置(图1中未展示)以例如通过感测连接到存储器单元阵列104中的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路***112和控制逻辑116通信以锁存状态信息以用于输出到处理器130。
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。取决于存储器装置100的性质，还可通过控制链路132接收额外或替代的控制信号(未展示)。存储器装置100通过复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且通过I/O总线134将数据输出到处理器130。
举例来说，可在输入/输出(I/O)控制电路***112处通过I/O总线134的I/O引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可在输入/输出(I/O)控制电路***112处通过I/O总线134的I/O引脚[7:0]接收地址，且随后可将所述地址写入到地址寄存器114中。可在I/O控制电路***112处通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且随后可将所述数据写入到高速缓存寄存器118中。随后可将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓存寄存器118，且可将数据直接写入到数据寄存器120中。还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但所述I/O引脚可包含通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，例如常用的导电垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路***和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能可能不必分离到集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能。
另外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用其它组合或其它数目的I/O引脚(或其它I/O节点结构)。
图2A是可在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的例如NAND存储器阵列的存储器单元阵列200A的一部分的示意图。存储器阵列200A包含存取线(例如，字线)2020到202N和数据线(例如，位线)2040到204M。存取线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成在半导体上方，所述半导体例如可导电掺杂以具有例如p型导电的导电类型以例如形成p阱，或具有n型导电的导电类型以例如形成n阱。
存储器阵列200A可布置成行(各自对应于存取线202)和列(各自对应于数据线204)。每个列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每个NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元2080到208N可包含旨在用于存储数据的存储器单元，且还可包含并非旨在用于存储数据的其它存储器单元，例如虚设存储器单元。虚设存储器单元通常不可由存储器的用户存取，且替代地，通常并入到串联连接的存储器单元串中以获得众所周知的操作优点。
每个NAND串206中的存储器单元208可串联连接在选择门210(例如，场效应晶体管)(例如选择门2100到210M中的一者(例如，其可为源极选择晶体管，通常被称为选择门源极))与选择门212(例如，场效应晶体管)(例如，选择门2120到212M中的一者(例如，其可为漏极选择晶体管，通常被称为选择门漏极))之间。选择门2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择门2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效应晶体管，但选择门210和212可利用与存储器单元208的结构类似(例如，相同)。选择门210和212可表示串联连接的多个选择门，其中每个选择门串联地配置成接收相同或独立的控制信号。
每个选择门210的源极可连接到共同源极216。每个选择门210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每个选择门210可经配置以选择性地将对应NAND串206连接到共同源极216。每个选择门210的控制栅极可连接到选择线214。
每个选择门212的漏极可连接到对应NAND串206的数据线204。举例来说，选择门2120的漏极可连接到用于对应NAND串2060的数据线2040。每个选择门212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择门2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每个选择门212可经配置以将对应NAND串206选择性地连接到对应数据线204。每个选择门212的控制栅极可连接到选择线215。
图2A中的存储器阵列可以是准二维存储器阵列，且可具有大体上平面结构，例如，其中共同源极216、NAND串206和数据线204在大体上平行平面中延伸。替代地，图2A中的存储器阵列可以是三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面且基本上垂直于含有数据线204的平面而延伸，含有数据线的所述平面可基本上平行于含有共同源极216的平面。
如图2A中所展示，存储器单元208的典型构造包含可(例如，通过阈值电压的改变)确定存储器单元的数据状态的数据存储结构234(例如，浮动栅极、电荷阱或经配置以存储电荷的其它结构)，以及控制栅极236。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208还可具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况下形成)存取线202。
存储器单元208的列可以是NAND串206或选择性地连接到给定数据线204的多个NAND串206。存储器单元208的行可以是共同地连接到给定存取线202的存储器单元208。存储器单元208的行可以(但未必)包含共同地连接到给定存取线202的所有存储器单元208。存储器单元208的行可通常划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含每隔一个地共同连接到给定存取线202的存储器单元208。举例来说，共同地连接到存取线202N且选择性地连接到偶数数据线204(例如，数据线2040、2042、2044等)的存储器单元208可以是一个物理页的存储器单元208(例如，偶数存储器单元)，而共同地连接到存取线202N且选择性地连接到奇数数据线204(例如，数据线2041、2043、2045等)的存储器单元208可以是另一物理页的存储器单元208(例如，奇数存储器单元)。虽然数据线2043-2045未明确描绘于图2A中，但从图显而易见，存储器单元阵列200A的数据线204可从数据线2040到数据线204M连续地编号。共同地连接到给定存取线202的存储器单元208的其它分组也可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定存取线的所有存储器单元可视为一个物理页的存储器单元。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页(例如，存储器单元的上部页或下部页)的部分(在一些实施例中，其可仍为整个行)可被视为存储器单元的逻辑页。存储器单元块可包含经配置以一起擦除的那些存储器单元，例如连接到存取线2020-202N的所有存储器单元(例如，共享共同存取线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。
虽然结合NAND快闪论述了图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS或经配置以存储电荷的其它数据存储结构)和其它架构(例如，AND阵列、NOR阵列等)。
图2B是可在参考图1所描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列200B的一部分的另一示意图。图2B中的相同编号元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可以是漏极选择晶体管，通常被称为选择门漏极)选择性地连接到数据线2040到204M，且通过选择晶体管210(例如，其可以是源极选择晶体管，通常被称为选择门源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一数据线204。NAND串206的子集可通过使选择线2150到215K偏置以选择性地激活各自在NAND串206与数据线204之间的特定选择晶体管212来连接到其相应数据线204。可通过对选择线214进行偏置来激活选择晶体管210。每个存取线202可连接到存储器阵列200B的多行存储器单元。通过特定存取线202彼此共同地连接的多行存储器单元可统称为叠层。
三维NAND存储器阵列200B可形成于***电路***226上。***电路***226可表示用于存取存储器阵列200B的各种电路***。***电路***226可包含互补电路元件。举例来说，***电路***226可包含形成于同一半导体衬底上的n沟道和p沟道晶体管两者，这种工艺通常被称为CMOS或互补金属氧化物半导体。虽然由于集成电路制造和设计的进步，CMOS常常不再利用严格的金属氧化物半导体构造，但为了方便起见保留CMOS命名。
在存取线202关断的情况下，充当沟道区的柱可通过源极结(例如，n+结)与共同源极216隔离，且归因于漏极结(例如，n+结)与对应位线204隔离。在擦除操作期间当将擦除偏置施加于共同源极216和对应位线204时，结泄漏可用于将柱充电到正值。为了使用结泄漏对柱充电，源极结和/或漏极结可被设计用于在读取和编程操作期间的高接通电流、低关断电流和在擦除操作期间的高关断电流。归因于从源极的显著向上扩散，源栅源(SGS)栅极诱发漏极泄漏(GIDL)可能难以实现。另外，源栅漏(SGD)GIDL可通过其它关断电流操作(例如，读取和编程操作)优化。因此，如本文中所公开，可利用穿过栅极泄漏晶体管的栅极氧化物的泄漏来在擦除操作期间对柱进行充电。穿过栅极泄漏晶体管的栅极氧化物的泄漏可允许源极结和/或漏极结针对关断电流而优化以用于读取和编程操作。栅极泄漏晶体管可放置在位线与共同源极之间的任何位置，例如在串联连接的存储器单元串内。
栅极泄漏晶体管可允许空穴在擦除操作期间从栅极泄漏晶体管的栅极穿隧到沟道区，而在读取和编程操作期间泄漏极少。栅极泄漏晶体管可包含用于空穴注入的多晶硅(例如，P+掺杂)栅极。栅极泄漏晶体管可包含经势垒改造栅极堆叠，以在擦除操作期间响应于较高电场而从栅极提供空穴注入，且在读取和编程操作期间响应于较低电场而提供低泄漏。
图3是可在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列300的一部分的示意图。图3中的带相同编号的元件对应于关于图2A和2B提供的描述。图3提供三维NAND存储器阵列结构的一个实例的额外细节。对于每个数据线204，三维NAND存储器阵列300可另外包含三个源极选择晶体管210和三个漏极选择晶体管212。举例来说，对于数据线2040和串联连接的存储器单元串2060，存储器阵列300包含选择门2100,0到2100,2和选择门2120,0到2120,2。
每个NAND串206的存储器单元208可串联连接在选择门210(例如，场效应晶体管)(例如，选择门2100,0到2100,2)与选择门212(例如，场效应晶体管)(例如，选择门2120,0到2120,2)之间。选择门2100,0到2100,2可各自分别连接到选择线2140到2142，例如源极选择线(SGS)，且选择门2120,0到2120,2可各自分别连接到选择线2150到2152，例如漏极选择线(SGD)。选择门2100,0到2100,2串联连接，且选择门2120,0到2120,2串联连接。
选择门2100,0的源极可连接到共同源极216。选择门2100,2的漏极可连接到对应NAND串2060的存储器单元2080。因此，每个选择门2100,0到2100,2可经配置以选择性地将对应NAND串2060连接到共同源极216。每个选择门2100,0到2100,2的控制栅极可分别连接到选择线2140到2142。
选择门2120,0的漏极可连接到用于对应NAND串2060的数据线2040。选择门2120,2的源极可连接到对应NAND串2060的存储器单元208N。因此，每个选择门2120,0到2120,2可经配置以将对应NAND串2060选择性地连接到对应数据线2040。每个选择门2120,0到2120,2的控制栅极可分别连接到选择线2150到2152。
选择门2100,1和2100,2中的至少一者可以是栅极泄漏晶体管，和/或选择门2120,1和2120,2中的至少一者可以是栅极泄漏晶体管。举例来说，第一选择晶体管(例如，2120,0)可在数据线(例如，2040)与串联连接的存储器单元串(例如，2060)之间连接。如下文更详细地描述，串联连接的存储器单元串可具有第一栅极堆叠结构。第二选择晶体管(例如，2100,0)可连接在共同源极(例如，216)与串联连接的存储器单元串(例如，2060)之间。栅极泄漏晶体管(例如，2100,1和/或2120,1)可连接在第一选择晶体管(例如，2120,0)与第二选择晶体管(例如，2100,0)之间。如下文更详细地描述，栅极泄漏晶体管(例如，2100,1和/或2120,1)可包含不同于第一栅极堆叠结构的第二栅极堆叠结构。
图4A到4C说明根据实施例的存储器单元阵列400的一部分的结构的横截面图。图4A说明存储器单元阵列400的上部部分，其包含触点404、选择门4150到4152、存取线402N、栅极堆叠420、栅极堆叠440、栅极堆叠450和竖直沟道区430(例如，半导体柱)。竖直沟道区430可以是中空沟道区。数据线可连接到触点404。触点404(例如，n+多晶硅塞)连接到竖直沟道区430(例如，掺杂多晶硅)。选择门4150、栅极堆叠420和竖直沟道区430可提供选择晶体管，例如图3的漏极选择晶体管2120,0。选择门4151、栅极堆叠420和竖直沟道区430可提供选择晶体管，例如图3的漏极选择晶体管2120,1。此漏极选择晶体管可以是栅极泄漏晶体管。栅极泄漏晶体管可经配置以响应于第一电场而具有第一泄漏，且响应于小于第一电场的第二电场而具有小于第一泄漏的第二泄漏。
选择门4152、栅极堆叠440和竖直沟道区430可提供选择晶体管，例如图3的漏极选择晶体管2120,2。存取线402N、栅极堆叠450和竖直沟道区430可提供存储器单元，例如图3的存储器单元208N。栅极堆叠420可包含经势垒改造栅极堆叠结构，栅极堆叠440可包含二氧化硅栅极堆叠结构或经势垒改造栅极堆叠结构，且栅极堆叠450可包含替换栅极堆叠结构。
图4B说明选择晶体管412，其可提供具有图4A的选择门4150、栅极堆叠420和竖直沟道区430和/或选择门4151、栅极堆叠420和竖直沟道区430的选择晶体管。选择晶体管412可包含多晶硅(例如，p+掺杂)栅极415、包含氧化物层422、氮化物层424和氧化物层426的栅极堆叠420，以及沟道区430。栅极堆叠420可包含经势垒改造栅极堆叠结构。
图4C说明存储器单元阵列400的下部部分，其包含共同源极416、选择门4140到4142、存取线4020、栅极堆叠450和竖直沟道区430。共同源极416连接到竖直沟道区430。选择门4140、栅极堆叠450和竖直沟道区430可提供选择晶体管，例如图3的源极选择晶体管2100,0。选择门4141、栅极堆叠450和竖直沟道区430可提供选择晶体管，例如图3的源极选择晶体管2100,1。选择门4142、栅极堆叠450和竖直沟道区430可提供选择晶体管，例如图3的源极选择晶体管2100,2。存取线4020、栅极堆叠450和竖直沟道区430可提供存储器单元，例如图3的存储器单元2080。
图4D说明选择晶体管410，其可提供图4A和4C的具有选择门4140到4142、栅极堆叠450和竖直沟道区430的选择晶体管和/或具有存取线4020到402N、栅极堆叠450和竖直沟道区430的存储器单元。选择晶体管410可包含金属栅极414、包含氧化物层452、氮化物层454和氧化物层456的栅极堆叠450，以及沟道区430。栅极堆叠450可包含替换栅极堆叠结构。在其它实施例中，替换栅极堆叠结构450可包含氧化物、氮化物、氧化物、氮化物、氧化物堆叠结构。
参考图3到4D，存储器阵列300或400可包含连接在数据线(例如，2040)与共同源极(例如，216或416)之间的串联连接的存储器单元串(例如，2060)，以及提供串联连接的存储器单元串的沟道区(例如，430)的半导体柱。第一选择晶体管(例如，2120,0或4150/420/430)可连接在数据线与串联连接的存储器单元串之间。第二选择晶体管(例如，2100,0或4140/450/430)可连接在共同源极与串联连接的存储器单元串之间。栅极泄漏晶体管(例如，2120,1或4151/420/430)可连接在第一选择晶体管与第二选择晶体管之间。栅极泄漏晶体管可经配置以在串联连接的存储器单元串的擦除操作期间将空穴从栅极泄漏晶体管的栅极注入到沟道区，如由箭头431所指示。在一些实施例中，另一栅极泄漏晶体管(例如，2100,1)可连接在第一选择晶体管与第二选择晶体管之间。另一栅极泄漏晶体管可经配置以在串联连接的存储器单元串的擦除操作期间将空穴从另一栅极泄漏晶体管的栅极注入到沟道区。提供沟道区的半导体柱可通过包含n型导电掺杂多晶硅的触点(例如，404)连接到数据线。在一些实施例中，提供沟道区的半导体柱可包含多晶硅。另外，提供沟道区的半导体柱可为中空的。
图5A和5B是根据实施例的操作存储器的方法500的流程图。方法500可至少部分地对应于图3到4D。举例来说，图5A和5B可表示用于串联连接的存储器单元串的泄漏辅助擦除操作的方法。所述方法可呈例如存储到图1的指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
方法500可实施于存储器装置(例如，100)内，所述存储器装置包含存储器单元阵列(例如，104)和经配置以存取存储器单元阵列的控制器(例如，116)，如先前至少参考图1到2B所描述。存储器装置可包含串联连接的存储器单元串(例如，2060)，其包含竖直沟道区(例如，430)、通过触点(例如，404)连接到竖直沟道区的数据线(例如，2040)以及共同源极(例如，216或416)。串联连接的存储器单元串中的每个存储器单元的控制栅极可连接到存取线(例如，2020到202N或4020到402N)。第一选择晶体管(例如，2120,0或4150/420/430)可连接在数据线与串联连接的存储器单元串之间。第二选择晶体管(例如，2100,0或4140/450/430)可连接在共同源极与串联连接的存储器单元串之间。栅极泄漏晶体管(例如，2120,1或4151/420/430)可连接在第一选择晶体管与第二选择晶体管之间。串联连接的存储器单元串中的每个存储器单元可包含第一栅极堆叠结构(例如，450)。栅极泄漏晶体管可包含与第一栅极堆叠结构不同的第二栅极堆叠结构(例如，420)。在一些实施例中，栅极泄漏晶体管可直接连接到第一选择晶体管。第三选择晶体管(例如，2120,2或4152/440/430)可连接在栅极泄漏晶体管与串联连接的存储器单元串之间。
在此实施例中，如图5A中在502处所说明，对于擦除操作，控制器可将数据线和共同源极偏置到第一电压电平(例如，擦除电压，例如20V)。控制器可将每个存取线偏置到0V。在504处，控制器可将第一选择晶体管的控制栅极偏置到小于第一电压电平的第二电压电平(例如，擦除电压减2V)。在506处，控制器可将第二选择晶体管的控制栅极偏置到小于第一电压电平的第三电压电平(例如，擦除电压减9V)。在508处，控制器可将栅极泄漏晶体管的控制栅极偏置到大于第一电压电平的第四电压电平(例如，擦除电压加7V)，以将空穴从栅极泄漏晶体管的控制栅极注入到沟道区中。如图5B中在510处所说明，控制器可另外将第三选择晶体管的控制栅极偏置到小于第二电压电平的第五电压电平(例如，擦除电压减4V)。第三电压电平可小于第二电压电平，且第五电压电平可在第二电压电平与第三电压电平之间。
图6A和6B是根据另一实施例的操作存储器的方法600的流程图。方法600可至少部分地对应于图3到4D。举例来说，图6A和6B可表示用于串联连接的存储器单元串的泄漏辅助擦除操作的方法。所述方法可呈例如存储到图1的指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
方法600可实施于存储器装置(例如，100)内，所述存储器装置包含存储器单元阵列(例如，104)和经配置以存取存储器单元阵列的控制器(例如，116)，如先前至少参考图1到2B所描述。存储器装置可包含连接在数据线(例如，2040)与共同源极(例如，216或416)之间且包含沟道区(例如，430)的串联连接的存储器单元串(例如，2060)。所述串联连接的存储器单元串中的每个存储器单元的控制栅极可连接到存取线(例如，2020到202N或4020到402N)。第一选择晶体管(例如，2120,0或4150/420/430)可连接在数据线与串联连接的存储器单元串之间。第二选择晶体管(例如，2100,0或4140/450/430)可连接在共同源极与串联连接的存储器单元串之间。栅极泄漏晶体管(例如，2120,1或4151/420/430)可连接在第一选择晶体管与第二选择晶体管之间。在一些实施例中，第三选择晶体管(例如，2120,2或4152/440/430)可连接在栅极泄漏晶体管与串联连接的存储器单元串之间。第四选择晶体管(例如，2100,1或4141/450/430)可连接在第二选择晶体管与串联连接的存储器单元串之间。第五选择晶体管(例如，2100,2或4142/450/430)可连接在第四选择晶体管与串联连接的存储器单元串之间。在一些实施例中，栅极泄漏晶体管可包含经势垒改造栅极堆叠结构，串联连接的存储器单元串中每个存储器单元可包含替换栅极堆叠结构，第一选择晶体管可包含经势垒改造栅极堆叠结构，第二选择晶体管可包含替换栅极堆叠结构，第三选择晶体管可包含经势垒改造栅极堆叠结构，第四选择晶体管可包含替换栅极堆叠结构，且第五选择晶体管堆叠结构可包含替换栅极堆叠结构。
在此实施例中，如图6A中在602处所说明，对于擦除操作，控制器可将数据线和共同源极偏置到第一电压电平(例如，擦除电压，例如20V)。控制器可将每个存取线偏置到0V。在604处，控制器可将第一选择晶体管的控制栅极偏置到小于第一电压电平的第二电压电平(例如，擦除电压减2V)以关断第一选择晶体管。在606处，控制器可将第二选择晶体管的控制栅极偏置到小于第一电压电平的第三电压电平(例如，擦除电压减9V)以关断第二选择晶体管。在608处，控制器可将栅极泄漏晶体管的控制栅极偏置到大于第一电压电平的第四电压电平(例如，擦除电压加7V)，以将沟道区充电到正电位。
如图6B中在610处所说明，控制器可另外将第三选择晶体管的控制栅极偏置到小于第二电压电平且大于第三电压电平的第五电压电平(例如，擦除电压减4V)。在612处，控制器可另外将第四选择晶体管的控制栅极偏置到小于第五电压电平且大于第三电压电平的第六电压电平(例如，擦除电压减6V)。在614处，控制器可另外将第五选择晶体管的控制栅极偏置到第六电压电平。
图7A到7R说明根据实施例的用于制造存储器阵列的方法。如在图7A中的700A处所说明，多个层可沉积在源材料层702上。叠层氧化物层704可沉积在源材料层702上。叠层氮化物层706可沉积在叠层氧化物层704上。叠层氧化物层708和叠层氮化物层710可分别沉积在叠层氮化物层706上。多个额外叠层氧化物层和叠层氮化物层(未展示)可分别沉积在叠层氮化物层710上。叠层氧化物层712和叠层氮化物层714可分别沉积在多个额外叠层氧化物层和叠层氮化物层的顶部上。叠层氧化物层和叠层氮化物层的数目可基于使用图4A和4C的栅极堆叠450的晶体管(例如，存储器单元和选择门)的数目。氧化物层716可沉积在叠层氮化物层714上。多晶硅(例如，p+掺杂)层718可沉积在氧化物层716上。氧化物层720可沉积在多晶硅层718上。多晶硅(例如，p+掺杂)层722可沉积在氧化物层720上。氧化物层724可沉积在多晶硅层722上。
如在图7B中的700B处所说明，可蚀刻层704、706、708、710、712、714、716、718、720、722和724以形成如730处所指示的用于柱的开口，其终止于叠层介电层704中或下方。如在图7C中的700C处所说明，阻挡介电层732(例如，SiO2和/或高k介电体，例如AlOx)可沉积在开口730的壁和底部上。存储层734(例如，Si3N4)可沉积在开口内的阻挡介电层732上。隧穿介电层736(例如，SiO2、氮氧化物、Si3N4或其组合)可沉积在开口内的存储层734上。穿孔层(例如，多晶硅)738可沉积在开口内的隧穿介电层736上。如在图7D中的700D处所说明，可使用穿孔蚀刻来蚀刻开口底部处的穿孔层738、隧穿介电层736、存储层734、阻挡介电层732和叠层氧化物层704，以暴露源材料层702，如740处所指示。
如在图7E中的700E处所说明，可移除穿孔层738(例如，通过湿式蚀刻)。如在图7F中的700F处所说明，沟道材料742(例如，多晶硅)可沉积在隧穿介电层736上的开口内且沉积在源材料层702上以连接到源材料层。介电材料744可沉积在沟道材料742上以填充开口。如在图7G中的700G处所说明，介电材料744、沟道材料742、隧穿介电层736、存储层734和阻挡介电层732可被回蚀(例如，通过干式和/或湿式蚀刻)以形成如746处所指示的暴露多晶硅层718和722的开口。如在图7H中的700H处所说明，介电层(例如，ONO)748可沉积在开口746的壁和底部上。可将穿孔层750沉积在开口内的介电层748上。
如在图7I中的700I处所说明，可使用穿孔蚀刻来蚀刻穿孔层750和介电层748，如752处所指示。如在图7J中的700J处所说明，可移除穿孔层750(例如，通过湿式蚀刻)。如图7K中的700K处所说明，沟道材料754可沉积在开口的壁和底部上以接触沟道材料742。沟道材料742和754可称作半导体柱。介电材料756可沉积在沟道材料754上以填充开口。如在图7L中的700L处所说明，可将介电材料756回蚀，以形成如758处所指示的开口。如图7M中的700M处所说明，多晶硅(例如，n+掺杂)760可沉积在介电材料756上以填充开口758。
如在图7N中的700N处所说明，可蚀刻层704、706、708、710、712、714、716、718、720、722和724以形成如在762处所指示的用于替换栅极过程的开口。如在图7O中的700O处所说明，可移除叠层氮化物层706、710和714。如在图7P中的700P处所说明，可沉积金属764以形成栅极，其中移除了叠层氮化物层706、710和714。在一些实施例中，额外电荷阻挡层(未展示)可在沉积金属764之前沉积在通过移除叠层氮化物层706、710和714而产生的空隙。如在图7Q中的700Q处所说明，可如766处所指示蚀刻(例如，通过干式和/或湿式蚀刻)金属764以隔离栅极。如在图7R中的700R处所说明，可沉积介电体768以填充开口。在700R之后，可形成与由多晶硅718和722以及金属764形成的栅极的触点以完成存储器单元阵列的制造。
图8A和8B是根据实施例的制造存储器阵列的方法800的流程图。方法800可至少部分地对应于图7A到7R。如图8A中在802处所说明，方法800可包含形成串联连接的存储器单元串(例如，图3的2060)，所述串联连接的存储器单元串沿竖直沟道区的下部部分包括：包括第一导体(例如，金属)的控制栅极(例如，图4D的414)、第一栅极堆叠结构(例如，图4D的450)以及所述竖直沟道区(例如，图4C的430)。在804处，方法800可包含形成多个串联连接的选择晶体管(例如，图3的2120,0到2120,2)，所述多个串联连接的选择晶体管沿竖直沟道区的上部部分包括：包括不同于第一导体的第二导体(例如，多晶硅)的控制栅极(例如，图4B的415)、不同于第一栅极堆叠结构的第二栅极堆叠结构(例如，图4B的420)，以及所述竖直沟道区(例如，图4A的430)。在一些实施例中，竖直沟道区的下部部分可相对于竖直沟道区的上部部分水平偏移(例如，如图7R中所说明)。串联连接的存储器单元串中的每个存储器单元可包含替换栅极堆叠结构(例如，图4D的450)。多个串联连接的选择晶体管中的每个选择晶体管可包含经势垒改造栅极堆叠结构(例如，图4B的420)。如图8B中在806处所说明，方法800可另外包含使竖直沟道区的下部部分(例如，图7F的742)与共同源极接触。在808处，方法800可另外包含使竖直沟道区的上部部分(例如，图7O的754)与数据线接触，例如通过n型导电掺杂多晶硅接触(例如，图7O的760)。
结语
尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可取代所展示的特定实施例。所属领域的一般技术人员将清楚实施例的许多调适。因此，本申请意图涵盖所述实施例的任何调适或变型。

Claims (25)

1.一种存储器装置，其包括：
串联连接的存储器单元串，其包括竖直沟道区，所述串联连接的存储器单元串中的每个存储器单元包括第一栅极堆叠结构；
数据线，其连接到所述竖直沟道区；
第一选择晶体管，其连接在所述数据线与所述串联连接的存储器单元串之间；
共同源极；
第二选择晶体管，其连接在所述共同源极与所述串联连接的存储器单元串之间；以及
栅极泄漏晶体管，其连接在所述第一选择晶体管与所述第二选择晶体管之间，所述栅极泄漏晶体管包括与所述第一栅极堆叠结构不同的第二栅极堆叠结构。
2.根据权利要求1所述的存储器装置，其中所述第一栅极堆叠结构包括替换栅极堆叠结构，且
其中所述第二栅极堆叠结构包括经势垒改造栅极堆叠结构。
3.根据权利要求1所述的存储器装置，其中所述栅极泄漏晶体管经配置以响应于第一电场而具有第一泄漏，且响应于小于所述第一电场的第二电场而具有小于第一泄漏的第二泄漏。
4.根据权利要求1所述的存储器装置，其中所述串联连接的存储器单元串中的每个存储器单元的控制栅极包括金属栅极，且
其中所述栅极泄漏晶体管的控制栅极包括多晶硅栅极。
5.根据权利要求1所述的存储器装置，其中所述栅极泄漏晶体管直接连接到所述第一选择晶体管。
6.根据权利要求1所述的存储器装置，其另外包括：
控制逻辑，其经配置以在所述串联连接的存储器单元串的擦除操作期间进行以下操作：
将所述数据线和所述共同源极偏置到第一电压电平；
将所述第一选择晶体管的控制栅极偏置到小于所述第一电压电平的第二电压电平；
将所述第二选择晶体管的控制栅极偏置到小于所述第一电压电平的第三电压电平；以及
将所述栅极泄漏晶体管的控制栅极偏置到大于所述第一电压电平的第四电压电平，以将空穴从所述栅极泄漏晶体管的所述控制栅极注入到所述沟道区中。
7.根据权利要求5所述的存储器装置，其另外包括：
第三选择晶体管，其连接在所述栅极泄漏晶体管与所述串联连接的存储器单元串之间。
8.根据权利要求7所述的存储器装置，其另外包括：
控制逻辑，其经配置以在所述串联连接的存储器单元串的擦除操作期间进行以下操作：
将所述数据线和所述共同源极偏置到第一电压电平；
将所述第一选择晶体管的控制栅极偏置到小于所述第一电压电平的第二电压电平；
将所述第二选择晶体管的控制栅极偏置到小于所述第一电压电平的第三电压电平；
将所述栅极泄漏晶体管的控制栅极偏置到大于所述第一电压电平的第四电压电平，以将空穴从所述栅极泄漏晶体管的所述控制栅极注入到所述沟道区中；以及
将所述第三选择晶体管的控制栅极偏置到小于所述第二电压电平的第五电压电平。
9.根据权利要求8所述的存储器装置，其中所述第三电压电平小于所述第二电压电平，且
其中所述第五电压电平在所述第二电压电平与所述第三电压电平之间。
10.一种三维NAND存储器阵列，其包括：
串联连接的存储器单元串，其连接在数据线与共同源极之间；
半导体柱，其提供所述串联连接的存储器单元串的沟道区；
第一选择晶体管，其连接在所述数据线与所述串联连接的存储器单元串之间；
第二选择晶体管，其连接在所述共同源极与所述串联连接的存储器单元串之间；以及
栅极泄漏晶体管，其连接在所述第一选择晶体管与所述第二选择晶体管之间，所述栅极泄漏晶体管经配置以在所述串联连接的存储器单元串的擦除操作期间将空穴从所述栅极泄漏晶体管的栅极注入到所述沟道区。
11.根据权利要求10所述的存储器阵列，其中所述栅极泄漏晶体管包括经势垒改造栅极堆叠结构，且
其中所述串联连接的存储器单元串中的每个存储器单元包括替换栅极堆叠结构。
12.根据权利要求11所述的存储器阵列，其中所述第一选择晶体管包括所述经势垒改造栅极堆叠结构，且
其中所述第二选择晶体管包括所述替换栅极堆叠结构。
13.根据权利要求10所述的存储器阵列，其另外包括：
另一栅极泄漏晶体管，其连接在所述第一选择晶体管与所述第二选择晶体管之间，所述另一栅极泄漏晶体管经配置以在所述串联连接的存储器单元串的所述擦除操作期间将空穴从所述另一栅极泄漏晶体管的栅极注入到所述沟道区。
14.根据权利要求10所述的存储器阵列，其中提供所述沟道区的所述半导体柱通过包括n型导电掺杂多晶硅的触点连接到所述数据线，且
其中提供所述沟道区的所述半导体柱包括多晶硅。
15.根据权利要求10所述的存储器阵列，其中提供所述沟道区的所述半导体柱是中空的。
16.一种存储器装置，其包括：
串联连接的存储器单元串，其连接在数据线与共同源极之间，所述串联连接的存储器单元串包括沟道区；
第一选择晶体管，其连接在所述数据线与所述串联连接的存储器单元串之间；
第二选择晶体管，其连接在所述共同源极与所述串联连接的存储器单元串之间；栅极泄漏晶体管，其连接在所述第一选择晶体管与所述第二选择晶体管之间；以及
控制逻辑，其经配置以在所述串联连接的存储器单元串的擦除操作期间进行以下操作：
将所述数据线和所述共同源极偏置到第一电压电平；
将所述第一选择晶体管的控制栅极偏置到小于所述第一电压电平的第二电压电平以关断所述第一选择晶体管；
将所述第二选择晶体管的控制栅极偏置到小于所述第一电压电平的第三电压电平以关断所述第二选择晶体管；以及
将所述栅极泄漏晶体管的控制栅极偏置到大于所述第一电压电平的第四电压电平以将所述沟道区充电到正电位。
17.根据权利要求16所述的存储器装置，其另外包括：
第三选择晶体管，其连接在所述栅极泄漏晶体管与所述串联连接的存储器单元串之间。
18.根据权利要求17所述的存储器装置，其另外包括：
第四选择晶体管，其连接在所述第二选择晶体管与所述串联连接的存储器单元串之间。
19.根据权利要求18所述的存储器装置，其另外包括：
第五选择晶体管，其连接在所述第四选择晶体管与所述串联连接的存储器单元串之间。
20.根据权利要求19所述的存储器装置，其中所述栅极泄漏晶体管包括经势垒改造栅极堆叠结构，
其中所述串联连接的存储器单元串中的每个存储器单元包括替换栅极堆叠结构；
其中所述第一选择晶体管包括所述经势垒改造栅极堆叠结构；
其中所述第二选择晶体管包括所述替换栅极堆叠结构；
其中所述第三选择晶体管包括所述经势垒改造栅极堆叠结构；
其中所述第四选择晶体管包括所述替换栅极堆叠结构；且
其中所述第五选择晶体管包括所述替换栅极堆叠结构。
21.根据权利要求19所述的存储器装置，其中所述控制逻辑另外经配置以在所述串联连接的存储器单元串的所述擦除操作期间进行以下操作：
将所述第三选择晶体管的控制栅极偏置到小于所述第二电压电平且大于所述第三电压电平的第五电压电平；
将所述第四选择晶体管的控制栅极偏置到小于所述第五电压电平且大于所述第三电压电平的第六电压电平；以及
将所述第五选择晶体管的控制栅极偏置到所述第六电压电平。
22.一种用于制造存储器阵列的方法，所述方法包括：
形成串联连接的存储器单元串，所述串联连接的存储器单元串沿竖直沟道区的下部部分包括：包括第一导体的控制栅极、第一栅极堆叠结构和所述竖直沟道区；以及
形成多个串联连接的选择晶体管，所述多个串联连接的选择晶体管沿所述竖直沟道区的上部部分包括：包括与所述第一导体不同的第二导体的控制栅极、与所述第一栅极堆叠结构不同的第二栅极堆叠结构以及所述竖直沟道区。
23.根据权利要求22所述的方法，其中所述竖直沟道区的所述下部部分相对于所述竖直沟道区的所述上部部分水平偏移。
24.根据权利要求22所述的方法，其中所述串联连接的存储器单元串中的每个存储器单元包括替换栅极堆叠结构，且
其中所述多个串联连接的选择晶体管中的每个选择晶体管包括经势垒改造栅极堆叠结构。
25.根据权利要求22所述的方法，其另外包括：
使所述竖直沟道区的所述下部部分接触共同源极；以及
使所述竖直沟道区的所述上部部分接触数据线。
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