KR100909961B1 - 프로그램 전압 발생 회로 및 방법, 그리고 이를 이용한불휘발성 메모리 장치 - Google Patents

프로그램 전압 발생 회로 및 방법, 그리고 이를 이용한불휘발성 메모리 장치 Download PDF

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Abstract

프로그램 전압 발생 회로 및 방법, 그리고 이를 이용한 불휘발성 메모리 장치가 개시된다. 본 발명의 실시예에 따른 프로그램 전압 발생 회로는 반도체 메모리 장치의 메모리 셀을 프로그램 하기 위한 프로그램 전압을 발생하는 회로로서, 프로그램 전압 제어부 및 전압 발생부를 구비한다. 프로그램 전압 제어부는 프로그램/소거 사이클(cycle) 정보에 응답하여 프로그램 전압 제어신호를 발생한다. 전압 제어부는 상기 프로그램 전압 제어신호에 응답하여 프로그램 전압을 발생한다. 본 발명에 실시예에 따른 불휘발성 메모리 장치는 차지 트랩 현상이 발생하는 경우에도 오버 프로그램 없이 프로그램이 가능하므로, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있는 장점이 있다.

Description

프로그램 전압 발생 회로 및 방법, 그리고 이를 이용한 불휘발성 메모리 장치{Method and apparatus for generating program voltage, and non-volatile memory device using it}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 불휘발성 메모리 장치의 블록도이다.
도 2는 불휘발성 메모리 장치의 프로그램 전압의 타이밍도이다.
도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 블록도이다.
도 4는 도 3의 프로그램 발생부의 일실시예의 블록도이다.
도 5는 도 3의 프로그램 발생부의 다른 일실시예의 블록도이다.
도 6은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 프로그램 전압의 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 전압의 타이밍도이다.
본 발명은 불휘발성 메모리 장치에 관한 것으로서, 특히 프로그램/소거 사이클에 따라 프로그램 전압을 다르게 발생시킴으로써 프로그램 시 신뢰성을 향상시킬 수 있는 불휘발성 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
특히 낸드(NAND)형 플래시 메모리는 복수개의 플래시 메모리 셀들이 직렬로 연결되는 스트링 구조를 가지고 있기 때문에, 집적하기 용이할 뿐만 아니라 낮은 가격으로 공급될 수 있다. 이러한 이유로 낸드형 플래시 메모리는 각종 휴대용 제품들의 데이터 메모리로서 사용되고 있다.
한편, 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다. 플래시 메모리의 셀을 소거시키거나 프로그램 시키는 원리는 다음과 같다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅(floating) 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 플로팅 게이트에 존재하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이때, 소거된 셀 트랜지스터의 문턱 전압은 음의 방향으로 이동된다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압 을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 문턱 전압은 양의 방향으로 이동된다.
도 1은 불휘발성 메모리 장치의 블록도로서, 특히 낸드형 플래시 메모리 장치의 블록도이다. 낸드형 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(130), 및 페이지 버퍼 회로(150)를 구비한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(미도시)로 나뉘어져 있으며, 각각의 메모리 블록은 열 방향으로 신장하는 복수의 스트링들(110_1 내지 110_M)을 구비한다. 도 1에서는 설명의 편의를 위해 하나의 메모리 블록만을 도시하였다.
각각의 스트링은 스트링 선택 트랜지스터(string selecting transistor: SST), 접지 선택 트랜지스터(ground selecting transistor; GST), 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결되는 복수의 메모리 셀 트랜지스터들(memory cell transistors: MCT<0> 내지 MCT<N-1>)을 구비한다.
스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(string selection line: SSL)에 연결되고, 드레인은 대응하는 비트 라인(BLe 또는 BLo)에 연결된다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(ground selection line: GSL)에 연결되고, 소스는 공통 소오스 라인(common source line; CSL)에 연결된다. 복수의 메모리 셀 트랜지스터들(MCT<0> 내지 MCT<N-1>)의 제어 게이트들은 대응하는 워드 라인들(WL<0> 내지 WL<N-1>)에 각각 연결된다.
여기서 라인들(SSL, WL<0> 내지 WL<N>, GSL)의 전압 레벨은 소정의 타이밍 제어신호(미도시)에 응답하여 로우 디코더(130)에 의해 제어되며, 이웃하는 각각의 비트라인들 쌍들(BLe, BL0)의 전압 레벨은 페이지 버퍼 회로(150)에 구비되는 각각의 페이지 버퍼(미도시)에 의해 제어된다.
여기서, 라인들(SSL, WL0 내지 WLn, GSL)이 제어되는 동작과 비트라인 쌍들(BLe, BLo)이 제어되는 동작은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 알 수 있으므로, 이에 대한 구체적인 설명은 생략한다.
한편 셀 트랜지스터를 프로그램 하는 방식으로 ISPP(incremental step pulse programming) 방식이 일반적으로 이용된다. ISPP 방식에서는, 프로그램 전압이 점진적으로 높아지면서 메모리 셀에 대한 프로그램이 반복적으로 수행되므로, 메모리 셀의 임계 전압 분포가 정확하게 제어될 수 있다.
도 2는 불휘발성 메모리 장치의 프로그램 전압의 타이밍도로, ISPP방식이 이용되는 경우의 프로그램 전압이다. 도 2에 도시된 바와 같이, 프로그램 전압(VPGM)은 시작 전압(VSTART)으로부터 스텝 전압(VSTEP)만큼 점진적으로 증가한다.
한편, 불휘발성 메모리 장치에서 프로그램/소거가 반복됨에 따라 프로그램이 이루어지는 프로그램 시간은 짧아지게 된다. 프로그램 시간이 짧아지는 주 원인으로 차지 트랩(charge trap) 현상이 있다. 차지 트랩 현상은 프로그램 시 플로팅 게이트로 주입되는 전자들 중 일부가 플로팅 게이트와 벌크 사이의 산화막에 잡혀있는 현상이다. 이러한 차지 트랩 현상은 불휘발성 메모리 장치의 프로그램/소거가 반복될수록 더 많이 나타나게 된다.
즉 불휘발성 메모리 장치에서 프로그램/소거가 반복됨에 따라 셀 트랜지스터에서는 차지 트랩 현상이 발생하게 되며, 차지 트랩 현상이 나타나는 셀 트랜지스터를 프로그램 하는 경우 프로팅 게이트와 버크 사이의 산화막에 잡혀있는 전자들 때문에 프로그램 시간은 짧아지게 된다.
반면, 셀 트랜지스터를 프로그램 하기 위한 프로그램 전압은 프로그램/소거 횟수에 관계없이 동일한 형태를 유지된다(도 2 참조). 상술한 바와 같이 차지 트랩 현상이 나타나는 셀 트랜지스터의 경우 그렇지 않은 셀 트랜지스터에 비해 프로그램 시간이 짧아지므로, 프로그램 스트레스(즉 프로그램이 완료되었는데도 불구하고 계속해서 프로그램 전압이 인가됨)를 더 많이 받게 되고, 결국 오버 프로그램(원하는 임계 전압 분포보다 더 높은 레벨의 임계 전압 분포를 갖게 됨)이 발생하는 문제점이 있다. 이러한 오버 프로그램의 문제는 셀 트랜지스터에 저장된 데이터를 정확하게 독출할 수 없는 문제점을 야기한다.
또한 불휘발성 메모리 장치에 대한 프로그램/소거가 계속해서 반복되는 경우, 불휘발성 메모리 장치의 전체 셀 트랜지스터에서 차지 트랩 현상이 발생할 수 있으며, 이에 따라 불휘발성 메모리 장치의 신뢰성이 저하되는 문제점이 있다. 따라서 프로그램/소거가 반복되는 경우에도 신뢰성을 유지할 수 있는 프로그램 방법이 필요하다.
본 발명이 이루고자하는 기술적 과제는 프로그램/소거 사이클에 따라 프로그 램 전압을 다르게 발생시키는 회로 및 이를 이용한 불휘발성 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 프로그램/소거 사이클에 따라 프로그램 전압을 다르게 발생시키는 방법 및 이를 이용한 불휘발성 메모리 장치의 프로그램 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로그램 전압 발생 회로는 반도체 메모리 장치의 메모리 셀을 프로그램 하기 위한 프로그램 전압을 발생하는 회로로서, 프로그램 전압 제어부 및 전압 발생부를 구비한다. 프로그램 전압 제어부는 프로그램/소거 사이클(cycle) 정보에 응답하여 프로그램 전압 제어신호를 발생한다. 전압 제어부는 상기 프로그램 전압 제어신호에 응답하여 프로그램 전압을 발생한다.
이 때 상기 프로그램/소거 사이클 정보는 상기 메모리 셀을 프로그램/소거 한 횟수인 것이 바람직하다.
한편 상기 전압 발생부는 ISPP(incremental step pulse programming) 방식으로 상기 프로그램 전압을 발생한다.
이 때 상기 프로그램 전압 제어신호는 상기 프로그램 전압의 시작 전압 및/또는 스텝 전압을 제어한다.
또한 상기 전압 제어부는 상기 프로그램 전압 제어신호에 응답하여 상기 시작 전압 및/또는 스텝 전압을 감소시킨다.
한편 상기 프로그램/소거 사이클 정보는 외부로부터 제공되는 것이 바람직하다.
한편 본 발명의 실시예에 따른 프로그램 전압 발생회로는 상기 메모리 셀을 프로그램/소거 한 횟수를 카운트하는 카운터를 더 구비할 수 있다.
이 때 상기 프로그램/소거 사이클(cycle) 정보는 상기 카운터의 카운트 값인 것이 바람직하다.
한편 상기 반도체 메모리 장치는 불휘발성 반도체 메모리 장치인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 프로그램 전압 발생 방법은 반도체 메모리 장치의 메모리 셀을 프로그램 하기 위한 프로그램 전압을 발생하는 방법으로서, 프로그램/소거 사이클(cycle) 정보에 응답하여 프로그램 전압 제어신호를 발생하는 단계, 및 상기 프로그램 전압 제어신호에 응답하여 프로그램 전압을 발생하는 단계를 구비한다.
이 때 상기 프로그램/소거 사이클 정보는 상기 메모리 셀을 프로그램/소거 한 횟수인 것이 바람직하다.
한편 상기 프로그램 전압은 ISPP(incremental step pulse programming) 방식으로 발생되는 것이 바람직하다.
이 때 상기 프로그램 전압 제어신호는 상기 프로그램 전압의 시작 전압 및/또는 스텝 전압을 제어하는 것이 바람직하다.
또한 상기 시작 전압 및/또는 스텝 전압은 상기 프로그램 전압 제어신호에 응답하여 감소되는 것이 바람직하다.
한편 상기 프로그램/소거 사이클 정보는 외부로부터 제공되는 것이 바람직하다.
한편 본 발명의 실시예에 따른 프로그램 전압 발생방법은 상기 메모리 셀을 프로그램/소거 한 횟수를 카운트하는 단계를 더 구비할 수 있다.
이 때 상기 프로그램/소거 사이클(cycle) 정보는 상기 카운트 값인 것이 바람직하다.
한편 상기 반도체 메모리 장치는 불휘발성 반도체 메모리 장치인 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하의 설명에서는 본 발명이 불휘발성 메모리 장치에 적용되는 것으로 하여 설명하나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 다른 반도체 메모리 장치에도 적용될 수 있음을 알 수 있을 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도로서, 특히 불휘발성 반도체 메모리 장치의 블록도이다. 불휘발성 메모리 장치(300)는 메모리 셀 어레이(110), 로우 디코더(130), 페이지 버퍼 회로(150), 및 프로그램 전압 발생부(370)를 구비한다.
메모리 셀 어레이(110), 로우 디코더(130), 페이지 버퍼 회로(150)는 도 1의 불휘발성 메모리 장치(100)의 메모리 셀 어레이(110), 로우 디코더(130), 페이지 버퍼 회로(150)와 구성 및 동작이 동일하므로, 이에 대한 구체적인 설명은 생략한다.
프로그램 전압 발생부(370)는 메모리 셀을 프로그램 하기 위한 프로그램 전압(VPGM)을 발생하여 로우 디코더(130)로 제공한다. 로우 디코더(130)는 프로그램 되는 메모리 셀에 대응하는 워드라인에 프로그램 전압(VPGM)을 인가시키며, 이렇게 함으로써 대응하는 메모리 셀이 프로그램 된다.
프로그램 전압 발생부(370)는 본 발명이 속하는 기술 분야에서 알려진 임의의 방법을 이용하여 프로그램 전압을 발생할 수 있으나, 본 발명의 실시예에서 프로그램 전압 발생부(370)는 ISPP(incremental step pulse programming) 방식으로 프로그램 전압(VPGM)을 발생하는 것이 바람직하다. 이하에서는 프로그램 전압 발생부(370)가 ISPP 방식으로 프로그램 전압(VPGM)을 발생하는 것으로 한다.
한편 앞서 설명한 바와 같이, 불휘발성 메모리 장치에 대한 프로그램/소거가 계속해서 반복되는 경우, 불휘발성 메모리 장치의 일부 또는 전부의 셀 트랜지스터에서 차지 트랩 현상이 발생하여 오버 프로그램이 일어날 수 있다. 본 발명에서는 차지 트랩 현상에 의한 오버 프로그램을 방지하기 위해서 ISPP 방식으로 발생되는 프로그램 전압을 조절하여 차지 트랩이 발생하는 셀 트랜지스터에서의 스트레스를 줄임으로써 오버 프로그램이 일어나지 않도록 한다.
이하에서 도 6 및 도 7을 참조하여 본 발명의 실시예에서 프로그램 전압을 조절하는 방법에 대해 구체적으로 설명한다. 앞서 설명한 바와 같이 차지 트랩 현상은 프로그램/소거가 반복적으로 이루어지는 경우 발생한다. 예를 들어 소정 횟수 이상 프로그램/소거가 이루어진 메모리 셀에서 차지 트랩 현상이 발생할 수 있다.
따라서 본 발명에서는 프로그램/소거 사이클 정보, 예를 들어 프로그램/소거 횟수에 따라 프로그램 전압을 조절하는 방법을 이용하여 오버 프로그램을 방지한다. 이 때 프로그램 전압을 조절하는 시기를 결정하는 프로그램/소거 횟수는 불휘발성 메모리 장치의 특성, 불휘발성 메모리 장치를 제조하기 위한 공정 등에 따라 실험적 경험적으로 결정된다. 예를 들어, 100,000 번의 프로그램/소거를 보장하는 불휘발성 메모리 장치의 경우 100,000 번의 프로그램/소거가 이루어진 후 프로그램 전압을 조절하도록 할 수 있을 것이다.
한편 차지 트랩 현상이 발생하는 차지 트랩 현상이 발생하지 않았을 때 인가되는 프로그램 전압(도 2 참조)과 동일한 프로그램이 인가되는 경우 셀 트랜지스터는 스트레스를 받게 되어, 결국 오버 프로그램이 발생될 것이다. 따라서 본 발명의 실시예에서는 ISPP 방식으로 발생되는 프로그램 전압(VPGM)의 스텝 전압(VSTEP)을 감소시키거나(도 6 참조) 또는 시작 전압(VSTART)을 감소시키거나(도 7) 또는 스텝 전압(VSTEP)과 시작 전압(VSTART)을 모두 감소시키는 방법을 이용하여 오버 프로그램을 방지한다.
도 6은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 프로그램 전압의 타이밍도이고, 도 7은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 전압의 타이밍도이다.
먼저 도 6에 도시된 프로그램 전압과 도 2에 도시된 프로그램 전압을 비교하면, 도 6의 프로그램 전압의 시작 전압(VSTART1)은 도 2에 도시된 프로그램 전압의 시작 전압(VSTART)과 동일한데 반해, 도 6의 프로그램 전압의 스텝 전압(VSTEP1)은 도 2에 도시된 프로그램 전압의 시작 전압(VSTEP)보다 작다. 따라서 도 6에 도시된 프로그램 전압이 차지 트랩이 발생한 셀 트랜지스터에 인가되는 경우, 증가하는 전압(즉 스텝 전압(VSTEP1))의 양이 감소하는 것에 따라 스트레스를 덜 받게 됨을 알 수 있다.
한편 도 7에 도시된 프로그램 전압과 도 2에 도시된 프로그램 전압을 비교하면, 도 7의 프로그램 전압의 스텝 전압(VSTEP2)은 도 2에 도시된 프로그램 전압의 스텝 전압(VSTEP)과 동일한데 반해, 도 7의 프로그램 전압의 시작 전압(VSTART2)은 도 2에 도시된 프로그램 전압의 시작 전압(VSTART)보다 작다. 따라서 도 7에 도시된 프로그램 전압이 차지 트랩이 발생한 셀 트랜지스터에 인가되는 경우, 처음 인가되는 전압(즉 시작 전압(VSTART2))이 감소하는 것에 따라 스트레스를 덜 받게 됨을 알 수 있다.
한편 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 도 6의 실시예와 도 7의 실시예는 본 발명에 각각 따로 적용될 수도 있으나 함께 적용될 수도 있다.
이하에서는 도 4 내지 도 7을 참조하여 프로그램 전압 발생부(370)의 구성 및 동작에 대해 상세히 설명한다. 도 4는 도 3의 프로그램 발생부의 일실시예의 블록도이다. 프로그램 전압 발생부(370)는 프로그램 전압 제어부(373) 및 전압 발생부(371)를 구비한다.
프로그램 전압 제어부(373)는 프로그램/소거 사이클(cycle) 정보(EX_CTRL)에 응답하여 프로그램 전압 제어신호(VPGM_CTRL)를 발생한다. 도 4의 실시예에서 프로그램/소거 사이클 정보(EX_CTRL)는 외부로부터 제공되는 것이 바람직하며, 또한 프로그램/소거 사이클 정보(EX_CTRL)는 메모리 셀을 프로그램/소거 한 횟수인 것이 바람직하다.
예를 들어, 도 3의 불휘발성 메모리 장치는 임의의 멀티미디어 시스템의 저장장치로 사용될 수 있고, 임의의 멀티미디어 시스템의 프로세서는 불휘발성 메모리 장치에 대한 프로그램/소거 사이클 정보, 즉 프로그램/소거 횟수 정보를 모니터링 할 수 있다. 프로그램/소거 횟수가 소정의 횟수 이상이 되는 경우 프로세서는 이를 나타내는 프로그램/소거 사이클 정보(EX_CTRL)를 프로그램 전압 제어부(373)로 전송하며, 프로그램 전압 제어부(373)는 프로그램/소거 사이클 정보(EX_CTRL)에 응답하여 프로그램 전압 제어신호(VPGM_CTRL)를 발생한다.
이 때 발생되는 프로그램 전압 제어신호(VPGM_CTRL)는 프로그램 전압(VPGM)의 시작 전압(VSTART) 및/또는 스텝 전압(STEP)을 제어하기 위한 신호이다. 본 발명의 실시예에서는 오버 프로그램을 방지하기 위해서, 스텝 전압(VSTEP)을 감소시키거나(도 6 참조) 또는 시작 전압(VSTART)을 감소시키거나(도 7 참조), 또는 스텝 전압(VSTEP)과 시작 전압(VSTART)을 모두 감소시킨다.
따라서 프로그램 전압 제어신호(VPGM_CTRL)은 시작 전압(VSTART) 또는 스텝전압(VSTEP), 또는 시작 전압(VSTART)과 스텝 전압(VSTEP)을 모두 감소시키도록 할 수 있다. 전압 발생부(371)은 프로그램 전압 제어신호(VPGM_CTRL)에 응답하여 시작 전압(VSTART) 또는 스텝전압(VSTEP), 또는 시작 전압(VSTART)과 스텝 전압(VSTEP)을 모두 감소된 프로그램 전압(VPGM)을 발생한다.
도 5는 도 3의 프로그램 발생부의 다른 일실시예의 블록도이다. 도 4와 비교할 때, 도 5의 프로그램 전압 발생부(370)는 카운터(375)를 더 구비한다. 도 4의 실시예에서 설명한 바와 같이 프로그램/소거 사이클 정보는 메모리 셀을 프로그램/소거 한 횟수인 것이 바람직하다.
따라서 도 5의 실시예에서는, 카운터(375)가 메모리 셀을 프로그램/소거 한 횟수를 직접 카운트 하고, 프로그램 전압 제어부(373)는 카운터(375)의 카운트 값에 응답하여 프로그램 전압 제어신호(VPGM_CTRL)를 발생한다. 예를 들어, 외부의 프로세서가 불휘발성 메모리 장치에 대한 프로그램을 명령한다고 가정할 때, 카운터(375)는 외부 프로세서로부터의 프로그램 명령 횟수를 카운트한다. 프로그램 전압 제어부(373)는 카운터(375)의 카운트 값이 소정의 프로그램 보장 횟수와 같은지 검출하고, 그 검출 결과에 따라 프로그램 전압 제어신호(VPGM_CTRL)를 발생한다.
이상의 설명에서 본 발명은 메모리 셀에 대한 프로그램/소거 사이클 정보, 즉 프로그램/소거 횟수에 따라 프로그램 전압이 조절되는 것으로 설명되었으나, 일반적으로 불휘발성 메모리 장치의 프로그램은 메모리 셀 블록 별로 번갈아 가면서 순차적으로 수행되고, 또한 각각의 메모리 셀 블록들에서는 스트링별로 수행되므 로, 메모리 셀에 대한 프로그램/소거 사이클 정보는 전체 메모리 셀들에 대한 프로그램/소거 사이클 정보와 동일할 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 실시예에 따른 불휘발성 메모리 장치는 차지 트랩 현상이 발생하는 경우에도 오버 프로그램 없이 프로그램이 가능하므로, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있는 장점이 있다.
또한 본 발명의 실시예에 따른 불휘발성 메모리 장치는 프로그램/소거 보장 횟수 만큼 프로그램/소거가 이루어진 경우에도 프로그램 전압을 조절하여 신뢰성 있는 프로그램이 이루어지도록 할 수 있으므로, 불휘발성 메모리 장치의 수명을 연장시킬 수 있는 장점이 있다.

Claims (18)

  1. 반도체 메모리 장치의 메모리 셀을 프로그램 하기 위한 프로그램 전압을 발생하는 회로에 있어서,
    프로그램/소거 사이클(cycle) 정보에 응답하여 프로그램 전압 제어신호를 발생하는 프로그램 전압 제어부; 및
    상기 프로그램 전압 제어신호에 응답하여 프로그램 전압을 발생하는 전압 발생부를 구비하고,
    상기 전압 발생부는 ISPP(incremental step pulse programming) 방식으로 상기 프로그램 전압을 발생하고,
    상기 프로그램 전압 제어신호는, 상기 프로그램 전압의 시작 전압 및/또는 스텝 전압이 감소되도록 제어하는 것을 특징으로 하는 프로그램 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 프로그램/소거 사이클 정보는 상기 메모리 셀을 프로그램/소거 한 횟수인 것을 특징으로 하는 프로그램 전압 발생 회로.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 프로그램/소거 사이클 정보는 외부로부터 제공되는 것을 특징으로 하는 프로그램 전압 발생 회로.
  7. 제 1 항에 있어서,
    상기 메모리 셀을 프로그램/소거 한 횟수를 카운트하는 카운터를 더 구비하며,
    상기 프로그램/소거 사이클(cycle) 정보는 상기 카운터의 카운트 값인 것을 특징으로 하는 프로그램 전압 발생 회로.
  8. 제 1 항의 프로그램 전압 발생 회로를 구비하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 불휘발성 반도체 메모리 장치인 것을 특징으로 하는 프로그램 전압 발생 회로.
  10. 반도체 메모리 장치의 메모리 셀을 프로그램 하기 위한 프로그램 전압을 발생하는 방법에 있어서,
    프로그램/소거 사이클(cycle) 정보에 응답하여 프로그램 전압 제어신호를 발생하는 단계; 및
    상기 프로그램 전압 제어신호에 응답하여 프로그램 전압을 발생하는 단계를 구비하고,
    상기 프로그램 전압은 ISPP(incremental step pulse programming) 방식으로 발생되고,
    상기 프로그램 전압 제어 신호는, 상기 프로그램 전압의 시작 전압 및/또는 스텝 전압이 감소되도록 제어하는 것을 특징으로 하는 프로그램 전압 발생 방법.
  11. 제 10 항에 있어서,
    상기 프로그램/소거 사이클 정보는 상기 메모리 셀을 프로그램/소거 한 횟수인 것을 특징으로 하는 프로그램 전압 발생 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 10 항에 있어서,
    상기 프로그램/소거 사이클 정보는 외부로부터 제공되는 것을 특징으로 하는 프로그램 전압 발생 방법.
  16. 제 10 항에 있어서,
    상기 메모리 셀을 프로그램/소거 한 횟수를 카운트하는 단계를 더 구비하며,
    상기 프로그램/소거 사이클(cycle) 정보는 상기 카운트 값인 것을 특징으로 하는 프로그램 전압 발생 방법.
  17. 삭제
  18. 삭제
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