KR100909733B1 - 지지기판을 갖는 질화물 반도체소자 및 그 제조방법 - Google Patents

지지기판을 갖는 질화물 반도체소자 및 그 제조방법 Download PDF

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Abstract

이종(異種)기판상에 질화물 반도체층을 성장시키는 공정과, 그 후, 질화물 반도체층에 지지기판을 접합하는 공정과, 그 후, 이종기판을 제거하는 공정을 구비한다. 상기 접합공정은 합금공정(共晶)에 의해서 도전층을 형성한다. 상기 이종기판의 제거공정은 레이저조사, 연마, 케미컬 폴리시에 의해서 행하여진다. 상기 이종기판의 제거공정 후, 질화물 반도체층의 노출표면을 에칭에 의해 칩형상으로 질화물 반도체층을 분리하는 공정을 구비한다. 상기 이종기판의 제거공정 후, 질화물 반도체층의 노출표면에 요철형성하는 공정을 구비한다.

Description

지지기판을 갖는 질화물 반도체소자 및 그 제조방법{NITRIDE SEMICONDUCTOR DEVICE HAVING SUPPORT SUBSTRATE AND ITS MANUFACTURING METHOD}
본 발명은 발광다이오드(LED), 레이저다이오드(LD) 등의 발광소자, 태양전지, 광센서 등의 수광(受光)소자, 혹은 트랜지스터, 파워디바이스 등의 전자 디바이스에 사용되는 질화물 반도체소자 및 그 제조방법에 관한 것이다. 제조방법의 하나로서 붙여 합친 구조를 사용한다.
질화물 반도체는 직접 천이형 반도체인 유망한 반도체재료이면서, 벌크 단결정의 제조가 어렵다. 따라서, 현상에서는 사파이어, SiC 등의 이종(異種)기판상에 유기금속기상성장법(MOCVD)을 이용하여 GaN을 성장시키는 헤테로에피탁시 기술이 범용되고 있다. 그 중에서도 사파이어는, 그 에피탁시 성장공정의 고온 암모니아분위기중에 안정성을 위해, 고효율의 질화물 반도체의 발광소자를 성장시키기 위한 기판으로서 바람직한 것은 실증되어 있다. 사파이어 기판을 사용하는 경우는 사파이어 기판상에 600℃ 정도의 저온에서 AlGaN을 완충층으로서 형성한 후, 그 위에 질화물 반도체층을 성장시키는 방법이 사용되고 있다. 이에 따라, 질화물 반도체층의 결정성향상이 실현된다.
구체적으로는 사파이어 기판상에 성장시킨 질화물 반도체소자는 종래형보다 고휘도의 청색 LED, 순녹색 LED나 LD(레이저다이오드)에 이용되고 있고, 그 용도는 풀 컬러 디스플레이나 신호표시기, 이미지스캐너, 광디스크용 광원 등 대용량의 정보를 기억하는 DVD 등의 미디어나 통신용 광원, 또는 인쇄기기 등이다. 또한 전계(電界)효과 트랜지스터(FET)와 같은 전자 디바이스에의 응용도 기대되고 있다.
(특허문헌 1)
일본 특허공개 평성 9-129932호 공보
그러나, 사파이어는 열전도율이 나쁜 절연체이고, 이에 따라 질화물 반도체소자는 한정된 구조가 되어 버린다. 예를 들면, GaAs나 GaP와 같은 도전체 기판이면, 전기접촉부(전극)를 반도체장치의 상면에 1개, 또한 바닥면에는 또 1개의 접촉부를 설치할 수 있지만, 사파이어상에 성장시킨 발광소자는 상면(동일면)에 2개의 전기접촉부를 설치하는 것으로 된다. 그 때문에, 사파이어 등의 절연체 기판으로 하면, 도전체 기판과 비교해서 동일 기판면적에 있어서의 유효발광면적을 좁혀 버린다. 또한, 절연체 기판을 사용한 경우, 동일한 φ의 웨이퍼로부터 얻을 수 있는 소자(칩)수가 적은 것으로 된다.
또한, 사파이어 등의 절연체 기판을 사용한 질화물 반도체소자는 페이스업형이나 페이스다운형이 있지만, 이들은 동일면에 양 전극을 갖기 때문에, 전류밀도가 국부적으로 높아져서 소자(칩)에 발열이 생겨 소자열화(劣化)가 가속된다. 또한, 전극에 대한 와이어본딩공정에 있어서 pn 양 전극에 각각 와이어가 필요하기 때문에 칩 사이즈가 커져 칩의 수율이 떨어진다. 또한 사파이어는 경도가 높고, 육방정의 결정구조이다. 그 때문에, 사파이어를 성장기판으로서 사용하는 경우는 사파 이어 기판을 스크라이브에 의해 칩 분리해야 하고, 다른 기판에 비교해서 제조공정을 증가해야만 한다.
또한, 최근, 자외영역에서 발광하는 LED가 실용 가능하게 되고 있다. 자외영역이란, 발광파장이 400nm 이하이다. GaN의 밴드 갭은 365nm이고, 365nm보다도 단파장화하려고 하면 콘택트층 등의 GaN의 흡수에 의해 광추출효율이 현저히 저하한다.
그래서, 본 발명은 상기 문제를 감안하여, 양 전극이 마주 보는 대향 전극구조를 실현시키고, 또한 전압을 올리는 일 없이 고출력의 질화물 반도체소자, 및 그 제조방법을 제공하는 것에 있다. 또한 자외영역에서도 높은 발광출력의 질화물 반도체소자를 실현하는 것에 있다.
[발명의 개시]
본 발명에 있어서의 질화물 반도체소자는, 지지기판상에 적어도 도전층, 제 1 전극, 발광층을 갖는 질화물 반도체, 제 2 전극을 순서대로 구비한 질화물 반도체소자로서, 상기 도전층상에는 제 1 전극, 및 제 1 절연성 보호막을 통해 제 1 도전형 질화물 반도체층을 갖는다. 상기 질화물 반도체는 지지기판측으로부터 제 1 도전형 질화물 반도체층, 발광층, 제 2 도전형 질화물 반도체층의 순서대로 구성되고, 제 2 도전형 질화물 반도체층상에는 제 2 전극을 형성하고 있다. 상기 지지기판은 도전성을 나타냄으로서 대향 전극구조를 갖는 질화물 반도체소자를 가능하게 한다. 또한, 제 1 전극을 p형 전극으로 하면 광추출효율은 향상한다. 이것은, 질화물 반도체층의 상부가 되는 제 2 전극(n형 전극)측에 형성되는 제 2 도전형 질화 물 반도체층은 n형 질화물 반도체가 되는 것을 의미한다. 요컨대, n형 질화물 반도체측이 광추출면이 된다. 질화물 반도체(특히 GaN계 반도체)는 n형층의 저항이 낮기 때문에, 제 2 전극인 n형 전극의 사이즈를 작게 할 수 있다. 광추출효율의 향상은 n형 전극을 작게 함으로써 빛을 차단하는 영역을 저감할 수 있기 때문이다. 또한, 종래의 질화물 반도체소자는 동일면에 양 전극을 갖는 구조이기 때문에, p형 전극에는 p패드전극이 필요하였지만, 본 발명에서는 도전성 지지기판을 사용하여, 리드프레임 등의 패키지에 도전성재료로 다이본딩함에 의해 도통이 가능해지기 때문에 p패드전극이 불필요하게 되어, 발광면적을 크게 할 수 있다. 또한 제 1 절연성 보호막을 구비함으로써 쇼트 등을 방지할 수 있기 때문에, 제품제조비율이나 신뢰성을 향상할 수가 있다. 제조공정을 간략화 할 수가 있다.
상기 제 1 전극, 및 제 1 절연성 보호막이, 제 1 도전형 질화물 반도체층과 접하고 있는 것을 특징으로 한다. 제 1 전극은 제 1 도전형 질화물 반도체층에 전면(全面) 형성할 수도 있지만 부분적으로 형성하고, 개구부를 제 1 절연성 보호막으로 메움으로써 제 1 전극과 제 l 도전형 질화물 반도체층과의 접촉면적을 조정할 수가 있다. 또한, 제 1 전극을 직사각형형상이나 줄무늬형상, 정사각형형상, 격자형상, 도트형상, 마름모형, 평행사변형, 메쉬형상, 스트라이프형상, 1개에서 복수로 분기한 가지형상 등으로 패턴 형성함으로써 광추출효율을 올릴 수 있다. 상기 제 1 도전형 질화물 반도체층은 제 1 전극과 오믹접촉(Ohmic Contact)을 얻을 수 있다면, p형 질화물 반도체이더라도, n형 질화물 반도체이더라도 좋다. 제 1 도전형 질화물 반도체층은 단층, 복수층을 한정하지 않는다.
상기 제 1 전극은 Ag, Rh, Ni, Au, Pd, Ir, Ti, Pt, W, Al로 이루어지는 군으로부터 선택되는 적어도 1개를 갖는다. 반사율의 구체적 수치는 Ag-89%, Al-84%, Rh-55%, Pd-50%, Au-24%이다. 이상으로부터 반사율은 Ag가 가장 바람직한 재질이지만, 제 1 도전형 질화물 반도체의 층이 P형인 경우는 오믹성에서는 Rh가 바람직하다. 상기 재료를 사용하면 저저항화, 및 광추출효율을 향상시킬 수 있다. 상기 도전층은 Au, Sn, In으로 이루어지는 군으로부터 선택되는 적어도 1개를 함유하는 공정(共晶)으로 이루어진다. 도전층에 상기 공정재료를 사용함으로써, 저온에서의 층 형성이 가능하게 된다. 공정(共晶)접합이면 저온에서 붙임으로써 휘어짐의 완화효과를 갖는다. 또한 도전층을 Au, Sn, Pd, In, Ti, Ni, W, Mo, Au-Sn, Sn-Pd, In-Pd, Ti-Pt-Au, Ti-Pt-Sn 등, 제 1 전극측으로부터 밀착층/베리어층/공정층의 구조로 함으로써 제 1 전극(예를 들면 p형 전극)과의 확산에 의한 열화를 방지할 수 있다.
상기 제 1 전극과 제 2 전극이란, 동일면상에 양 전극이 존재하지 않는 대향 전극구조로서, 제 1 전극의 위쪽에는 제 2 전극이 존재하지 않는다. 이것은, 전극형성면상에서 보아 양쪽의 전극이 포개지지 않는 것을 의미한다. 제 1 전극과 제 2 전극이 전극형성면상에서 보아 포개지지 않으면, 발광한 빛이 제 2 전극(예를 들면, n형 전극)에 의해 차단되는 일 없이 효율적으로 광추출할 수 있다. 제 2 전극이 발광한 빛을 흡수하는 것을 억제할 수 있다. 제 2 도전형 질화물 반도체의 층이 N형인 경우는 상기 제 2 전극은, Al을 포함하는 것이 바람직하고, 예를 들면 Ti-Al, W-Al로 이루어진다. 본 발명에 있어서, 대향 전극구조란, 제 1 전극과 제 2 전극이 질화물 반도체를 통해 형성되어 있는 구조를 나타낸다.
상기 질화물 반도체소자에 있어서, 상기 질화물 반도체는 최상층에 제 2 도전형 질화물 반도체층을 갖고, 해당 제 2 도전형 질화물 반도체층상에 제 2 전극이 형성된 영역 이외의 부분에는 요철부가 설치되어 있다. 해당 요철(딤플가공)형성부는, 질화물 반도체의 광추출측이 된다. 이 표면의 요철형성에 의해 빛의 전반사로 나오지 않는 빛을 요철면에서 빛의 각도가 바뀜으로써 추출할 수 있다. 이 요철형성은 요철이 없음에 비교해서 1.5배 이상의 출력향상을 기대할 수 있다. 평면형상은 둥근형상, 또는 육각형이나 3각형의 다각형형상이 있다. 그 외에 요철을 스트라이프형상이나 격자형상, 직사각형으로 형성하더라도 좋다. 광추출효율을 올리기 위해서는 될 수 있는 한 가느다란 패턴이 바람직하다. 또한 단면형상으로서는 플랫면보다 물결형상이 좋다. 이것은 각진 요철에 비교해서 보다 광추출효율이 오르기 때문이다. 또한 오목부의 깊이는 0.2∼3㎛로서, 보다 바람직하게는 1.0㎛∼1.5㎛이다. 이 이유는 오목부 깊이가 0.2㎛보다 지나치게 얕으면 광추출향상의 효과는 없고, 상기 범위보다 깊어지면, 가로방향의 저항이 올라 버린다. 또한, 오목부의 형상을 둥근형상이나 다각형형상으로서 빼낸 경우에는 저저항치를 유지하여 출력을 향상시킬 수 있다.
상기 질화물 반도체에 있어서, 발광층 이외의 질화물 반도체층은, 발광밴드 갭보다 큰 밴드 갭을 가지는 것을 특징으로 한다. 보다 바람직하게는 발광층 이외의 질화물 반도체층은, 발광밴드 갭보다 0.1eV 이상 큰 밴드 갭을 가지도록 한다. 이와 같이 함으로써 발광한 빛을 흡수시키지 않고, 광추출할 수 있다.
상기 질화물 반도체소자에 있어서, 지지기판의 선열팽창계수는 4∼10(×10-6/K)인 것을 특징으로 한다. 지지기판의 열팽창계수를 상기 범위로 함으로써 질화물 반도체소자의 휘어짐이나 깨어짐을 방지할 수가 있다. GaN과의 열팽창계수차를 4 ×10-6/K 이하로 할 필요가 있는 이유로서는, 이 범위를 넘으면 변형이 커져 지지기판이나 질화물 반도체소자의 깨어짐이 발생하는 비율이 급격히 높아지기 때문이다.
상기 질화물 반도체소자에 있어서, 지지기판은 Cu, Mo, W로 이루어지는 군으로부터 선택되는 적어도 1개를 함유하고 있는 것을 특징으로 한다. 지지기판의 특성은 도전성을 갖고, 질화물 반도체에 열팽창계수가 가까운 것이다. 상기 금속으로 이루어지는 지지기판은 이들 특성을 만족시키고 있다. 또한, 높은 방열성이나 칩 분리용이 등의 LED, LD의 특성향상이 가능하게 된다.
상기 질화물 반도체소자에 있어서, 지지기판에 있어서의 Cu의 함유량은 50% 이하인 것을 특징으로 한다. Cu의 함유량을 많게 하면 열전도성이 좋아지지만 열팽창계수도 커진다. 그 때문에, 보다 바람직한 Cu의 함유량은 30% 이하이다. Cu와 합금화시키기 위해서는 열팽창계수를 낮추는 것이 좋다. Cu 함유량에 대하여 Mo를 합금화시키는 경우에는 Mo의 함유량을 50% 이상으로 한다. Mo는 염가이다. 또한, Cu 함유량에 대하여 W를 합금화시키는 경우에는 W의 함유량은 70% 이상으로 한다. W는 다이싱을 하기 쉽다. 이러한 지지기판으로 함으로써 열팽창계수가 질화물 반도체에 가까워지기 때문에 열전도성이 좋은 특성을 얻을 수 있다. 상기 지 지기판은 도전성을 나타냄으로써 대전류의 투입이 가능하게 된다.
상기 제 1 절연성 보호막은 질화물 반도체와 접하지 않는 측에 Al, Ag, Rh로 이루어지는 군으로부터 선택되는 적어도 하나의 금속막을 형성하고 있다. 요컨대, 상기 도전층과 제 1 절연성 보호막과의 사이에 금속층은 존재한다(도 4). 이 위치에 상기 금속막을 형성함으로써 광추출효율이 향상된다. 가로방향의 빛의 전파를 빛이 많은 LED 광추출면측에 반사시키기 위해서이다. 상기 금속막은 도전층과 접하고 있는 것을 특징으로 한다.
지지기판(11)상에 제 1 전극(3), 발광층을 갖는 반도체 적층체(2), 제 2 전극(4)을 순차로 갖는 반도체 발광장치가 있다. 여기서, 제 1 전극(3)은, 상기 반도체(2)에 설치된 지지기판(11)과의 접합면측이다. 또한, 제 2 전극(4)은, 반도체(2)의 광추출면측에 설치되어 있다. 이러한 반도체 발광장치에 있어서, 발광층부터의 발광은 광추출면인 위쪽으로 향하는 빛뿐만 아니라, 전체방향으로의 발광이 있기 때문에, 발광층으로부터의 발광중에서 아래쪽으로 향하는 빛은 다른 형성층 등에 의해서 흡수되어 버린다. 또한 반도체장치를 형성하면, 반도체(2)의 막두께는 몇 ㎛부터 10㎛ 정도이지만 가로방향의 길이는 200㎛ 이상, 큰 것으로는 1mm 이상이 된다. 그 때문에, 가로방향으로 전파한 빛은 세로방향으로 전파하는 빛에 비교해서 반도체 등의 측면에서 반사하기까지의 거리는 길고, 반도체를 구성하는 재료에 의해서 흡수되어, 광추출효율은 저하하게 된다.
그래서, 본 발명에 있어서의 반도체 발광장치는, 지지기판(11)상에 적어도 도전층(13), 제 1 전극(3), 제 1 전극과의 접촉계면측에 제 1 도전형 반도체층 (2a), 그 위에 발광층(2b), 또한 그 위의 광추출면측에 제 2 도전형 반도체층(2c)을 갖는 반도체(2), 제 2 전극(6)을 순차적으로 구비한 반도체 발광장치로서, 상기 반도체(2)와의 접촉계면영역, 및/또는 접촉계면으로부터 상기 반도체(2)의 가로방향으로 돌출하고 있는 영역을 갖는 제 1 보호막(4)을 갖는 것을 특징으로 한다.
상기 제 1 보호막(4)이 반도체(2)와의 접촉계면영역을 갖는 것은, 제 1 보호막(4)이 반도체 적층체(2)와 광전파 가능한 광학적 접속을 하고 있으면 좋고, 제 1 보호막(4)과 반도체(2)와의 사이에 개재층이 있더라도 좋다. 또한, 상기 제 1 보호막(4)에 있어서, 상기 접촉계면으로부터 상기 반도체(2)의 가로방향으로 돌출하고 있는 영역이란, 제 1 보호막(4)이 광추출면측에 반도체(2)와 접촉하지 않는 영역을 해당 반도체(2)의 외부로 연신한 영역(도 3C, 도 3E, 도 3F, 도 4C 등)을 나타낸다. 제 1 보호막(4)은 광투과막으로서 발광층으로부터 발광한 빛을 투과시키는 작용이 있으면 충분하다. 덧붙여, 절연성으로서, 리크전류의 방지작용이나 전류협착작용을 갖는 막이 된다. 상기 돌출영역은, 발광층(2b)으로부터의 아래쪽으로 향하는 빛을 해당 제 1 보호막(4)을 투과시켜, 투과광을 반사작용을 가진 층과의 계면에서 반사시켜 위쪽으로의 방출광으로서 추출하기 위해서 상기 반도체(2)의 외부에 설치된 광추출면이다. 상기 반도체(2)의 발광층(2b)으로부터 전파한 빛이 제 1 보호막(4)내에 입사하고, 해당 제 1 보호막(4)의 측벽이나 바닥면에서 반사를 반복하여, 상기 돌출영역의 주로 상면으로부터 위쪽으로의 방출광이 되고, 반도체의 성장방향으로의 막두께에 비교해서 해당 제 1 보호막의 막두께는 작기 때문에, 발광장치의 내부에서 흡수나 손실되는 것은 억제되어, 반도체 발광장치로부터의 광 추출효율은 높아진다. 해당 제 1 보호막(4)은 흡수계수가 작은 재질을 선택하는 것이 바람직하다. 반도체(2)와 광학적으로 접속하고 있는 제 1 보호막(4)에 입사한 발광층(2b)으로부터의 발광을 외부에 방출하기 위한 광 도출로인 돌출영역은, 발광한 빛이 반도체 적층체로 내부반사를 반복하여 내부흡수를 일으키기 전에 외부로 광추출을 하는 기능을 가진다. 이것은, 제 1 전극(3) 상부로 나오는 주요(메인 )광 뿐만 아니라, 반도체 발광장치의 외부에 접촉하는 상기 돌출영역으로부터 나오는 보조(서브)광을 합함으로써 반도체 발광장치로부터의 외부 양자효율은 높아진다. 구체적으로는, 반사작용을 갖는 층은 도전층(13)이지만, 바람직하게는 상기 제 1 보호막(4)과 도전층(13)과의 사이에 반사막을 사이에 세움으로써, 제 1 보호막(4)내에서의 반사시의 손실을 작게 할 수가 있다.
상기 제 1 보호막(4)에 있어서의 돌출영역의 상면은, 에칭 등으로 거친면을 형성하면, 해당 면으로부터의 광추출을 향상할 수가 있다. 그 밖의 구성으로서, 상기 돌출영역의 상면에 굴절율 n3인 보호막(40)을 갖는 구성이 있다. 해당 보호막 (40)과 제 1 보호막(4)의 굴절율 n2와의 굴절율차가, 반도체(2)의 굴절율 n1과 제 1 보호막(4)의 굴절율 n2와의 굴절율차보다 작은 구성으로 하는 보호막(4b)을 형성하면, 굴절율차가 작은 쪽으로 대부분 빛이 추출되기 때문에, 외계로 노출면을 갖는 제 1 보호막(4)으로 대부분의 빛이 입사함으로써 광추출효율은 높아진다.
또한, 본 발명의 반도체 발광장치는, 지지기판측의 질화물 반도체의 면상에, 적어도 1개 이상의 제 1 전극(3)과, 제 1 보호막(4)이 교대로 형성되어 있는 것을 특징으로 한다. 바람직하게는, 상기 제 1 보호막(4) 아래에는 반사막을 갖는다(도 12D). 상기 제 1 도전형 반도체층(2a)과 제 1 전극(3)과의 계면(a)에서는, 발광층으로부터의 빛을 반사시킨다. 또한, 상기 제 1 도전형 반도체층(2a)과 제 1 보호막(4)과의 계면에서는 발광층으로부터의 빛을 투과하여, 제 1 보호막(4)과 도전층 (13)과의 계면(b)에서 발광층으로부터의 빛을 반사시키는 것이다. 제 1 전극(3)은 광흡수 하기 때문에, 이 광흡수를 줄이기 위해서는, 적극적으로 제 1 보호막(4)으로 빛을 투과시키고, 제 1 보호막(4)의 아래에 형성한 반사막 또는 도전층(13)과의 계면(b)에서 광반사를 함으로써 광추출효율을 높인다(도 12E). 그렇게 하기 위해서는, 반도체(2)와 제 1 보호막(4)과의 계면에서의 반사율을 낮게 하여, 상기 계면 (b)에서의 반사율을 높게 하는 것이다. 제 1 보호막(4)을 제 1 전극(3)보다도 광반사율을 작게 하고, 광투과율이 높은 재질로 하는 것이 바람직하다.
상기 제 1 도전형 반도체층(2a)과 제 1 전극(3)과의 계면(a), 제 1 보호막 (4)과 도전층(13)과의 계면(b)에서 요철부를 형성하고 있는 것을 특징으로 한다. 여기서, 상기계면(a, b)은, 발광층(2b)으로부터의 빛을 반사시키는 광반사면으로서 작용하는 기능을 가지고 있는 면이다. 제 1 보호막(4)은, 광투과막이지만, 해당 보호막(4)의 측면에 접하고 있는 제 1 전극(3)이나 해당 보호막(4)의 바닥면에 접하고 있는 도전층(13)과의 계면(b)에서는 빛을 반사시킬 수 있다. 상기 계면(b)을 오목부로 하고, 상기 계면(a)을 볼록부로 하는 요철부를, 반도체 발광장치의 발광층(2c) 아래에서, 가로방향으로 설치하고 있다(도 12D). 도 12D 등에 나타내는 반사막은 생략하는 것도 가능하다.
해당 요철부를 설치함으로써, 반도체로부터 외부로의 광추출효율을 더욱 높일 수 있다. 그 이유로서는, 본래 아래쪽으로 전파하는 빛을 해당계면에서 반사, 혹은 회절에 의해서 세로방향 성분을 강화한 빛으로 변화시키는, 즉, 가로방향으로 긴 거리의 광전파를 하게 하기 전에, 해당 요철부에서 난반사(亂反射)시킴으로써 위쪽으로 빛을 이끌기 때문이다. 가로방향 성분의 큰 빛은, 대개의 빛이 반도체내에서 흡수되게 되지만, 요철부가 있으면, 발광층으로부터의 빛은 해당 요철부에서 상하 좌우의 작은 빛으로 난반사되어, 세로방향 성분의 빛으로 변화시킬 수 있는 것이다. 이러한 요철부와 상술한 상기 제 1 보호막(4)에 형성한 돌출영역이 광학적으로 연속해 있으면 더욱 광추출효율은 향상한다.
상기 제 1 전극(3)과, 제 1 보호막(4)은 상기 제 1 도전형 반도체층(2a)의 동일면의 아래에 설치되어 있다. 여기서, 상기 제 1 도전형 반도체층(2a)은 제 1 전극(3)형성면에 as-grown에서 형성된 요철의 단차(段差)나 적절한 미세가공이 있더라도 상관없지만, 평탄한 것이 바람직하다. 이것은, 반도체에 에칭으로 요철부를 형성하면, 적지 않게 반도체에 손실을 주게 되어, 수명특성의 저하를 피할 수 없다. 본건발명은, 에칭으로 형성한 요철가공부가 아니라, 재료의 조합으로 요철부를 형성한 것이므로, 에칭손상을 갖지 않고 수명특성을 저하시키지 않고서 광추출효율을 높이는 것이다.
상기 제 1 보호막(4)은, 적어도 2층으로 이루어지는 다층구조로서, 상기 층끼리의 계면은 요철면으로 되어 있는 것을 특징으로 한다. 상기 요철면은 경사져 있는 것이 바람직하다. 상기 반도체(2)의 가로방향에서, 제 1 보호막(4)은 제 1 전극(3)에 비교해서 반도체에 차지하는 면적이 넓다. 그 때문에, 전체 발광에 대한 해당 제 1 보호막을 투과하는 빛의 비율은 높다. 그래서, 일단, 제 1 보호막 (4)내에 입사한 빛을 세로방향 성분으로 변환하여 광추출을 하는 것은 지극히 중요한 과제이다. 제 1 보호막(4)을 적어도 2층 이상의 다층구조로서, 해당 제 1 보호막(4)내에 요철을 형성함으로써 해당 제 1 보호막(4)에 입사한 빛을 층끼리의 계면에서 난반사시켜 세로방향 성분으로 변환함으로써 상기 과제는 해결한다. 제 1 보호막의 재료는 SiO2, Al2O3, ZrO2, TiO2, Nb2 O5 등으로 이루어진다. 예를 들면, 제 1 보호막을 질화물 반도체(2)와의 계면측(4b)을 Nb2O5로 하고, 그 하층(4a)을 SiO2 로 한 2층 구조로 하고, 해당 2층간에 요철부를 설치하여 적극적으로 해당 보호막내에서 빛을 난반사시킬 수 있다(도 12F).
본 발명의 질화물 반도체소자는, 제 1 전극(3)과 제 2 전극(6)은, 대향 전극구조를 하고 있고(도 3, 도 12 등), 제 1 전극(3)상에는 제 2 전극(6)이 존재하지 않는 것이 바람직한 것은 상술하였지만, 반드시 이에 한정되는 것은 아니고, 제 1 전극(3)상에서 제 2 전극(6)이 일부분 겹치더라도 좋다. 도 3D에서, 제 2 전극(6)을 n전극으로 하면, 제 2 전극측의 질화물 반도체, 요컨대 n형 질화물 반도체(2c)에서는 전류의 퍼짐이 크지만, 반대로 제 1 전극(3)측의 질화물 반도체인 p형 질화물 반도체(2a)에서의 전류의 퍼짐은 작기 때문에, 제 1 전극은 질화물 반도체의 면내에서 광범위하게 전극을 형성하게 된다. 그 때문에, 적극적으로 외부로 광추출을 하기 위해서는, 제 2 전극은 반도체(2)의 상면에서 광추출부를 둘러싸는 형상으 로 하는 것이 바람직하지만, 제 2 전극(3)은 전극형성면적이 작더라도 좋기 때문에, 빛을 차단하지 않는 정도이면 부분적으로 양 전극이 질화물 반도체를 통해 겹치더라도 좋다(도 12E).
또한, 본 발명에 있어서, 광추출면에 형성한 요철부의 볼록부, 오목부의 형상은 수직각을 갖는 정사각형이나 직사각형, 경사를 갖는 사다리꼴이나 역사다리꼴인 것이 있다. 바람직하게는 요철부의 형상은 경사를 갖는 것이다.
상기 반도체(2)는 질화물 반도체인 것을 특징으로 한다. 질화물 반도체는 질소를 함유한 화합물 반도체이다. 질화물 반도체는 직접 천이형 반도체이므로, 간접 천이형 반도체에 비교해서 훨씬 발광효율이 높고, 또한 In이나 Ga, Al 등의 3족 원소와의 화합물반도체를 형성함으로써, 자외영역을 포함시킨 단파장영역(300nm∼550nm)에서의 반도체 발광장치를 제공할 수가 있다.
상기 발광층이, AlaInbGa1-a-bN(0 ≤a ≤1, 0 ≤b ≤1, a + b ≤1)로 이루어지는 우물층과, AlcIndGa1-c-dN(0 ≤c ≤1, 0 ≤d ≤1, c + d ≤1)로 이루어지는 장벽층을 적어도 포함하는 양자우물구조인 것을 특징으로 한다. 양자우물구조로 함으로써 양호한 발광효율의 발광소자를 얻을 수 있고, 단일 양자우물구조이더라도 좋고, 다중 양자우물구조이더라도 좋다. 또, 상기 우물층에 있어서의 In 조성 b는, 바람직하게는 0 < b ≤ 0.3으로 하면, 고출력화를 실현할 수 있다. 이것은, In 혼합결정비 b가 커지면, 결정의 편석 등에 의해 결정성이 면내에서 한결같지 않고 양호한 영역이 면내에서 산재하는 결정이 되어, 전류밀도증가에 있어서, 전류-출력특성의 리니어리티가 부족하여, 포화하기 쉬운 경향에 있지만, 상기 In 조성범위에서는 대전류의 투입이 가능한 본건발명에서는 유리하게 된다.
상기 발광층이, AlaInbGa1-a-bN(0 < a ≤1, 0 < b ≤1, a + b < 1)로 이루어지는 우물층과, AlcIndGa1-c-dN(0 < c ≤1, 0 < d ≤1, c + d < 1)로 이루어지는 장벽층을 적어도 포함하는 양자우물구조이고, 제 2 도전형 질화물 반도체층이 Al을 함유한 질화물 반도체인 것을 특징으로 한다. 또한, 시감도가 낮은 420nm(근자외영역)이하에서는, In조성 b는, 0 < b ≤0.1 정도이고, 380nm(자외영역)이하에서는 Al조성 a를 0.01 ≤a ≤0.2로 한다.
상기 제 2 도전형 질화물 반도체층이 적어도 2층으로 이루어지고, 해당 2층은, 제 2 전극측을 AleGa1-eN, 발광층측을 AlfGa1-fN으로 하고, AleGa1-eN층은 AlfGa1-fN층보다 높은 불순물 농도를 갖는 것을 특징으로 한다.
본 발명은, 활성층이 AlaInbGa1-a-bN(0 ≤a ≤1, 0 ≤b ≤1, a + b ≤1)로 이루어지는 질화물 반도체소자에 관한 것으로, InAlGaN계에서 발광하는 발광소자에 있어서, 여러 가지 파장의 빛을 발광하는 소자에 적응 가능하지만, 특히 380nm 이하의 자외영역의 질화물 반도체소자에 있어서 더욱 특별한 효과를 나타낸다. 본 발명은, InAlGaN의 4원혼합결정으로 이루어지는 우물층과, 적어도 Al을 포함하는 질화물 반도체로 이루어지는 장벽층을 포함하는 양자우물구조를 갖는 활성층을 갖고, 380nm 이하의 단파장영역에서도 바람직하게 사용 가능한 질화물 반도체소자의 제조방법이다. 상기의 활성층은, 우물층이 InAlGaN의 4원혼합결정으로 형성되어 있기 때문에, 구성원소 숫자를 최소한으로 하면서 결정성의 악화를 억제할 수가 있고, 또한 발광효율을 높일 수 있다. 또한, 장벽층에 적어도 Al을 포함하는 질화물 반도체를 사용하는 것에 의해 우물층보다도 밴드 갭 에너지를 크게 하여 발광파장에 맞춘 양자우물구조의 활성층을 형성할 수 있는 동시에, 활성층내의 결정성을 양호하게 유지할 수 있다.
또한, 특히 380nm 이하의 자외영역의 질화물 반도체소자에 있어서는, 결정성이 좋은 질화물 반도체소자를 얻기 위해서는, 기판, 버퍼층의 위에 고온에서 GaN층을 성장시키는 것이 필요하게 된다. 이 층을 성장시키지 않고 발광층(활성층) 등을 성장시키더라도 결정성이 상당히 나쁘고, 질화물 반도체 발광소자 등에 있어서는, 발광출력이 대단히 약하여, 실용적이지 않다. 이와 같이, GaN으로 이루어지는 고온성장층을 설치함으로써, 결정성이 좋은 질화물 반도체소자를 얻을 수 있지만, 하지층 및 이 고온성장층으로서 GaN을 포함하는 경우, 자외영역에서는 GaN의 자기흡수에 의해, 활성층으로부터의 빛의 일부가 이 GaN층으로 흡수되어 버려, 발광출력이 저하하여 버린다. 본 발명에 있어서는, 도전성 기판을 접합한 후, 성장용 기판과 버퍼층 및 고온성장층의 GaN을 제거하도록 하였기 때문에, 소자를 구성하는 질화물 반도체의 결정성을 양호하게 유지하면서, 자기흡수를 억제하는 것이 가능하게 된다.
상기 고온성장층의 위에 더욱, 조성경사층을 설치하더라도 좋다. 이 조성경사층은 특히, 결정성을 회복하는 역할을 가지는 GaN을 갖지 않는 자외영역에서 발광하는 LED에 특히 유효하고, 상당히 결함이 적고, 결정성이 좋은 질화물 반도체층 을 적층하는 것이 가능하게 된다. 또한, 이 조성경사층은, 도전성을 결정하는 불순물을 경사하여 설치한 변조도프로 하더라도 좋다. 예를 들면, 위에 성장시키는 질화물 반도체층이 Si도프인 AlGaN인 경우, 조성경사층을, 언도프(undope)로부터 n형 클래드층의 Si농도로 불순물 농도를 크게 해 가는 구조로 함으로써, 더욱 결함이 적고, 결정성이 좋은 질화물 반도체층을 적층하는 것이 가능하게 된다. 또한, 조성경사층을 고농도 불순물 농도영역에서 앤드클래드층으로 경사시키더라도 좋다.
본 발명의 질화물 반도체소자, 특히 발광소자에 있어서, 지지기판과 접합시켜 형성된 질화물 반도체소자에, 활성층으로부터의 빛의 일부 또는 전부를 흡수하여 다른 파장의 빛을 발광하는 형광물질이 함유된 코팅층이나 봉지부재를 형성함으로써, 여러 가지 파장의 빛을 발광할 수가 있다. 형광물질의 일례를 이하에 나타낸다. 녹색계 발광형광체로서는, SrAl2O4:Eu; Y2SiO5:Ce,Tb; MgAl11O19:Ce,Tb; Sr7Al12O25:Eu; (Mg, Ca, Sr, Ba 중 적어도 1 이상)Ga2S4 :Eu가 있다. 또한, 청색계 발광형광체로서는 Sr5(PO4)3Cl:Eu; (SrCaBa)5(PO4) 3Cl:Eu; (BaCa)5(PO4)3Cl:Eu; (Mg, Ca, Sr, Ba 중 적어도 1 이상)2B5O9Cl:Eu,Mn; (Mg, Ca, Sr, Ba 중 적어도 1 이상) (PO4)6Cl2:Eu,Mn이 있다. 또한, 적색계 발광형광체로서는 Y2O 2S:Eu; La2O2S:Eu; Y2O3:Eu; Gd2O2S:Eu가 있다. 특히 YAG를 함유시킴으로써, 백색광을 발광할 수가 있어, 조명용광원등 용도도 각별히 넓다. YAG는, (Y1-xGdx)3(Al1-y Gay)5O12:R(R은, Ce, Tb, Pr, Sm, Eu, Dy, Ho로부터 선택되는 적어도 1 이상이다. 0 < R < 0.5이다.), 예를 들면, (Y0.8Gd0.2)3Al5O12:Ce, Y3(Al 0.8Ga0.2)5O12:Ce이다. 또한, 빛의 일부 또는 전부를 흡수하여 다른 파장의 빛을 발광하는 형광물질에 대해서, 가시광을 흡수하여 다른 빛을 발하는 재료는 한정되어 있고, 재료의 선택성에 문제가 있다. 그러나, 자외광을 흡수하여 다른 빛을 발하는 재료는 상당히 많아, 여러 가지 용도에 따라서 그 재료를 선택할 수가 있다. 재료를 선택할 수 있는 요인의 하나로서는, 자외광으로 흡수하는 형광물질은 광변환효율이 가시광의 변환효율과 비교해서 높다는 것이다. 특히 백색광에 있어서는, 연색성(演色性)이 높은 백색광을 얻는 등, 가능성은 더욱 커진다. 본 발명은, 자외영역에서 발광하는 질화물 반도체소자에 있어서, 자기흡수가 적은 질화물 반도체 발광소자를 얻을 수 있고, 더욱 형광물질을 코팅함으로써, 상당히 변환효율이 높은 백색의 발광소자를 얻을 수 있다.
[형광물질]
본 발명에서 사용되는 상기 형광물질의 상세를 이하에 나타낸다. 입자지름은, 중심입자지름이 6㎛∼50㎛의 범위가 바람직하고, 보다 바람직하게는 15㎛∼30㎛이며, 이러한 입자지름을 갖는 형광물질은 빛의 흡수율 및 변환효율이 높고 또한 여기파장의 폭이 넓다. 6㎛보다 작은 형광물질은, 비교적 응집체를 형성하기 쉽고, 액상수지중에서 밀집하게 되어 침강되기 때문에, 빛의 투과효율을 감소시켜 버리는 것 이외, 빛의 흡수율 및 변환효율이 나쁘고 여기파장의 폭도 좁다.
여기서 본 발명에 있어서, 형광물질의 입자지름이란, 부피기준 입도분포곡선에 의해 얻어지는 값이고, 부피기준 입도분포곡선은, 레이저회절·산란법에 의해 형광물질의 입도분포를 측정할 수 있는 것이다. 구체적으로는, 기온 25℃, 습도 70%의 환경하에 있어서, 농도가 0.05%인 헥사메타인산나트륨 수용액에 형광물질을 분산시켜, 레이저회절식 입도분포측정장치(SALD-2000A)에 의해, 입자지름범위 0.03㎛∼700㎛에서 측정할 수 있었던 것이다. 본 발명에 있어서 형광물질의 중심입자지름이란, 부피기준 입도분포곡선에 있어서 적산치가 50%일 때의 입자지름치이다. 이 중심입자지름치를 갖는 형광물질이 빈도 높게 함유되어 있는 것이 바람직하고, 빈도치는 20%∼50%가 바람직하다. 이와 같이 입자지름의 불균형이 작은 형광물질을 사용하는 것에 의해, 색얼룩이 억제되어 양호한 콘트라스트를 갖는 발광장치를 얻을 수 있다.
(이트륨·알루미늄산화물계 형광물질)
본 실시의 형태에서 사용되는 형광물질은, 질화물계 반도체를 발광층으로 하는 반도체 발광소자로부터 발광된 빛에 의해 여기되어 발광하고, 세륨(Ce) 혹은 프라세오듐(Pr)으로 부활(付活)된 이트륨·알루미늄산화물계 형광물질 베이스로 한 형광체(YAG계 형광체)로 할 수가 있다. 구체적인 이트륨·알루미늄산화물계 형광물질로서는, YAlO3:Ce, Y3Al5O12:Ce(YAG:Ce)나 Y4Al 2O9:Ce, 나아가서는 이들의 혼합물 등을 들 수 있다. 이트륨·알루미늄산화물계 형광물질에 Ba, Sr, Mg, Ca, Zn중 적어도 1종이 함유되어 있더라도 좋다. 또한, Si를 함유시키는 것에 따라, 결정성장의 반응을 억제하여 형광물질의 입자를 가지런히 할 수 있다.
본 명세서에 있어서, Ce로 부활된 이트륨·알루미늄산화물계 형광물질은 특 히 넓은 의미로 해석하는 것으로, 이트륨의 일부 혹은 전체를, Lu, Sc, La, Gd 및 Sm으로 이루어지는 군으로부터 선택되는 적어도 1개의 원소로 치환되고, 혹은, 알루미늄의 일부 혹은 전체를 Ba, Tl, Ga, In중 어느 하나 또는 양쪽으로 치환되어 형광작용을 갖는 형광체를 포함하는 넓은 의미로 사용한다.
더욱 자세히는, 일반식 (YzGd1-z)3Al5O12:Ce(단, 0 < z ≤1)로 나타나는 포토루미네센스 형광체나 일반식(Re1-aSma)3Re'5O12:Ce(단, 0 ≤a < 1, 0 ≤b ≤1, Re는, Y, Gd, La, Sc에서 선택되는 적어도 1종, Re'는, Al, Ga, In에서 선택되는 적어도 1종이다.)로 나타나는 포토루미네센스 형광체이다. 이 형광물질은, 가넷구조이기 때문에, 열, 빛 및 수분에 강하고, 여기스펙트럼의 피크를 450nm 부근으로 되게 할 수 있다. 또한, 발광피크도, 580nm 부근에서 700nm까지 아랫부분을 끄는 폭 넓은 발광스펙트럼을 가진다．
또한 포토루미네센스 형광체는, 결정 중에 Gd(가드륨)를 함유함에 의해, 460nm 이상의 장파장역의 여기발광효율을 높게 할 수가 있다. Gd의 함유량의 증가에 의해, 발광피크파장이 장파장으로 이동하여 전체 발광파장도 장파장측으로 쉬프트한다. 즉, 붉은 빛이 강한 발광색이 필요한 경우, Gd의 치환량을 많게 함으로써 달성할 수 있다. 한편, Gd가 증가하는 동시에, 청색광에 의한 포토루미네센스 발광휘도는 저하하는 경향이 있다. 또한, 소망에 따라서 Ce에 더하여 Tb, Cu, Ag, Au, Fe, Cr, Nd, Dy, Co, Ni, Ti, Eu 등을 함유시킬 수도 있다. 더구나, 가넷구조를 가진 이트륨·알루미늄·가넷계 형광체의 조성중, Al의 일부를 Ga로 치환함으로 써 발광파장이 단파장측으로, 조성의 Y의 일부를 Gd로 치환함으로써, 발광파장이 장파장측으로 쉬프트 할 수가 있다.
Y의 일부를 Gd로 치환하는 경우, Gd로의 치환을 1할 미만으로 하고, 또한 Ce의 함유(치환)를 0.03에서 1.0으로 하는 것이 바람직하다. Gd로의 치환이 2할 미만에서는 녹색성분이 크고 적색성분이 적어지지만, Ce의 함유량을 늘림으로써 적색성분을 보충하여, 휘도를 저하시키는 일없이 원하는 색조를 얻을 수 있다. 이러한 조성으로 하면 온도특성이 양호하게 되어 발광다이오드의 신뢰성을 향상시킬 수 있다. 또한, 적색성분을 많이 갖도록 조정된 포토루미네센스 형광체를 사용하면, 핑크 등의 중간색을 발광하는 것이 가능한 발광장치를 형성할 수가 있다.
이러한 포토루미네센스 형광체는, Y, Gd, Al, 및 Ce, Pr의 원료로서 산화물, 또는 고온에서 용이하게 산화물이 되는 화합물을 사용하여, 그것들을 화학양론비로 충분히 혼합하여 원료를 얻는다. 또는, Y, Gd, Ce, Pr의 희토류원소를 화학양론비로 산에 용해한 용해액을 수산(蓚酸)으로 공침한 것을 소성하여 얻어지는 공침산화물과, 산화알루미늄을 혼합하여 혼합원료를 얻는다. 이에 플럭스로서 불화바륨이나 불화암모늄 등의 불화물을 적당량 혼합하여 도가니에 채우고, 공기중 1350∼ 1450℃ 온도범위에서 2∼5시간 소성하여 소성품을 얻고, 다음에 소성품을 수중에서 볼밀하고, 세정, 분리, 건조, 마지막으로 체를 통과시킴으로써 얻을 수 있다.
본원발명의 발광다이오드에 있어서, 이러한 포토루미네센스 형광체는, 2가지 이상의 세륨으로 부활된 이트륨·알루미늄·가넷계 형광체나 다른 형광체를 혼합시키더라도 좋다. Y에서 Gd로의 치환량이 다른 2가지의 이트륨·알루미늄·가넷계 형광체를 혼합함에 의해, 용이하게 원하는 색조의 빛을 용이하게 실현할 수가 있다. 특히, 상기 치환량이 많은 형광물질을 상기 형광물질로 하고, 상기 치환량이 적거나 또는 0인 형광물질을 상기 중입자지름 형광물질로 하면, 연색성 및 휘도의 향상을 동시에 실현할 수가 있다.
(질화물계 형광체)
본 발명에서 사용하는 형광물질은, N을 포함하고, 또한 Be, Mg, Ca, Sr, Ba, 및 Zn으로부터 선택된 적어도 1종의 원소와, C, Si, Ge, Sn, Ti, Zr, 및 Hf로부터 선택된 적어도 1종의 원소를 포함하고, 희토류원소로부터 선택된 적어도 1종의 원소로 부활된 질화물계 형광체를 함유시킬 수 있다. 또한, 본 실시의 형태에 사용되는 질화물계 형광체로서는, 발광소자로부터 출광한 가시광, 자외선, 혹은 YAG계 형광체로부터의 발광을 흡수함으로써 여기되어 발광하는 형광체를 말한다. 특히 본 발명에 관한 형광체는, Mn이 첨가된 Sr-Ca-Si-N:Eu, Ca-Si-N:Eu, Sr-Si-N:Eu, Sr-Ca-Si-O-N:Eu, Ca-Si-O-N:Eu, Sr-Si-O-N:Eu계 실리콘나이트라이드이다. 이 형광체의 기본 구성원소는, 일반식 LXSiYN(2/3X+4/3Y):Eu 또는 LXSi YOZN(2/3X+4/3Y-2/3Z):Eu(L은, Sr, Ca, Sr과 Ca 중 어느 하나)로 나타낸다. 일반식 중, X 및 Y는, X = 2, Y = 5 또는, X = 1, Y = 7인 것이 바람직하지만, 임의의 것도 사용할 수 있다. 구체적으로는, 기본 구성원소는, Mn이 첨가된 (SrXCa1-X)2Si5N8 :Eu, Sr2Si5N8:Eu, Ca2Si5N8:Eu, SrXCa1-XSi7N10:Eu, SrSi7N10:Eu, CaSi 7N10:Eu로 나타나는 형광체를 사용하는 것이 바람직하지만, 이 형광체의 조성중에는, Mg, Sr, Ca, Ba, Zn, B, Al, Cu, Mn, Cr 및 Ni 로 이루어지는 군으로부터 선택되는 적어도 1종 이상이 함유되어 있더라도 좋다. 다만, 본 발명은, 이 실시의 형태 및 실시예에 한정되지 않는다.
L은, Sr, Ca, Sr와 Ca 중 어느 하나이다. Sr과 Ca는, 소망에 의해 배합비를 바꿀 수 있다.
형광체의 조성에 Si를 사용하는 것에 의해 염가로 결정성이 양호한 형광체를 제공할 수가 있다.
발광중심에 희토류원소인 유로퓸(Eu)을 사용한다. 유로퓸은, 주로 2가와 3가의 에너지준위를 갖는다. 본 발명의 형광체는, 모체의 알칼리토류금속계 질화규소에 대하여, Eu2+를 부활제(付活劑)로서 사용한다. Eu2+는, 산화되기 쉽고, 3가의 Eu2O3의 조성으로 시판되고 있다. 그러나, 시판의 Eu2O3에서는, O의 관여가 커서, 양호한 형광체가 얻어지기 어렵다. 그 때문에, Eu2O3으로부터 O를, 계(系)밖으로 제거한 것을 사용하는 것이 바람직하다. 예를 들면, 유로퓸단체(單體), 질화유로퓸을 사용하는 것이 바람직하다. 단지, Mn을 첨가한 경우는, 그에 한하지 않는다.
첨가물인 Mn은, Eu2+의 확산을 촉진하여, 발광휘도, 에너지효율, 양자효율 등의 발광효율의 향상을 꾀한다. Mn은, 원료중에 함유시키거나, 또는, 제조공정중에 Mn단체(單體) 또는 Mn화합물을 함유시켜, 원료와 같이 소성한다. 다만, Mn은, 소성후의 기본 구성원소중에 함유되어 있지 않거나, 함유되어 있더라도 당초 함유량과 비교해서 소량밖에 잔존하지 않는다. 이것은, 소성공정에서 Mn이 비산하였기 때문이라고 생각된다.
형광체에는, 기본 구성원소중에, 혹은, 기본 구성원소와 동시에, Mg, Sr, Ca, Ba, Zn, B, Al, Cu, Mn, Cr, O 및 Ni로 이루어지는 군으로부터 선택되는 적어도 1종 이상을 함유한다. 이들 원소는, 입자지름을 크게 하거나, 발광휘도를 높이기도 하는 등의 작용을 갖고 있다. 또한, B, Al, Mg, Cr 및 Ni는 잔광을 억제할 수 있다고 하는 작용을 갖고 있다.
이러한 질화물계 형광체는, 발광소자에 의해서 발광된 청색광의 일부를 흡수하여 노란색으로부터 적색영역의 빛을 발광한다. 질화물계 형광체를 YAG계 형광체와 동시에 상기 구성을 갖는 발광장치에 사용하여, 발광소자에 의해 발광된 청색광과, 질화물계 형광체에 의한 노란색으로부터 적색광이 혼색에 의해 난색계의 백색으로 발광하는 발광장치를 얻을 수 있다. 질화물계 형광체 이외에 가하는 형광체에는, 세륨으로 부활된 이트륨·알루미늄산화물 형광물질이 함유되어 있는 것이 바람직하다. 상기 이트륨·알루미늄산화물 형광물질을 함유함에 의해, 원하는 색도로 조절할 수가 있기 때문이다. 세륨으로 부활된 이트륨·알루미늄산화물 형광물질은, 발광소자에 의해 발광된 청색광의 일부를 흡수하여 노란색영역의 빛을 발광한다. 여기서, 발광소자에 의해 발광된 청색광과 이트륨·알루미늄산화물 형광물질의 노란색광이 혼색에 의해 창백한 백색으로 발광한다. 따라서, 이 이트륨·알루미늄산화물 형광물질과 적색발광하는 형광체를, 색변환층내에 함께 혼합하여, 발광소자에 의해 발광된 청색광을 조합하는 것에 의해 백색계의 혼색광을 발광하는 발광장치를 제공할 수가 있다. 특히 바람직한 것은, 색도가 색도도(色度圖)에 있 어서의 흑체방사의 궤적상에 위치하는 백색의 발광장치이다. 다만, 원하는 색온도의 발광장치를 제공하기 위해, 이트륨·알루미늄산화물 형광물질의 형광체량과, 적색발광의 형광체량을 적절하게 변경할 수도 있다. 이 백색계 혼색광을 발광하는 발광장치는, 특수연색평가수 R9의 개선을 꾀하고 있다. 종래의 청색계 빛을 출광하는 발광소자와 세륨으로 부활된 이트륨·알루미늄산화물 형광물질과의 조합만의 백색으로 발광하는 발광장치는, 색온도 Tcp=4600K 부근에서 특수연색평가수 R9가 거의 0에 가까워, 붉은 성분이 부족하였다. 그 때문에 특수연색평가수 R9를 높이는 것이 해결과제로 되어 있었지만, 본 발명에 있어서 적색발광의 형광체를 이트륨·알루미늄산화물 형광물질과 같이 사용하는 것에 의해, 색온도 Tcp=4600K 부근에서 특수연색평가수 R9를 40 부근까지 높일 수 있다.
다음에, 본 발명에 관한 형광체((SrXCa1-X)2Si5N8:Eu)의 제조방법을 설명하지만, 본 제조방법에 한정되지 않는다. 상기 형광체에는, Mn, O가 함유되어 있다.
① 원료인 Sr, Ca를 분쇄한다. 원료인 Sr, Ca는, 단체를 사용하는 것이 바람직하지만, 이미드화합물, 아미드화합물 등의 화합물을 사용할 수도 있다. 또한 원료 Sr, Ca에는, B, Al, Cu, Mg, Mn, Al2O3 등을 함유하는 것이라도 좋다. 원료인 Sr, Ca는, 아르곤분위기중, 글로브박스내에서 분쇄를 한다. 분쇄에 의해 얻어진 Sr, Ca는, 평균입자지름이 약 0.1㎛에서 15㎛인 것이 바람직하지만, 이 범위에 한정되지 않는다. Sr, Ca의 순도는, 2N 이상인 것이 바람직하지만, 이에 한정되지 않는다. 보다 혼합상태를 좋게 하기 위해서, 금속 Ca, 금속 Sr, 금속 Eu 중 적어 도 1 이상을 합금상태로 한 후, 질화하고, 분쇄 후, 원료로 사용할 수도 있다.
② 원료인 Si를 분쇄한다. 원료인 Si는 단체를 사용하는 것이 바람직하지만, 질화물화합물, 이미드화합물, 아미드화합물 등을 사용할 수도 있다. 예를 들면, Si3N4, Si(NH2)2, Mg2Si 등이다. 원료인 Si의 순도는, 3N 이상인 것이 바람직하지만, Al2O3, Mg, 금속붕화물(Co3B, Ni3B, CrB), 산화망간, H3BO3, B2O3, Cu2O, CuO 등의 화합물이 함유되어 있더라도 좋다. Si도, 원료인 Sr, Ca와 마찬가지로, 아르곤분위기중, 또는, 질소분위기중, 글로브박스내에서 분쇄를 한다. Si화합물의 평균입자지름은, 약 0.1㎛에서 15㎛인 것이 바람직하다.
③ 다음에, 원료 Sr, Ca를, 질소분위기내에서 질화한다. 이 반응식을, 이하의 식 1 및 식 2에 각각 나타낸다.
3Sr + N2 → Sr3N2 … (식 1)
3Ca + N2 → Ca3N2 … (식 2)
Sr, Ca를 질소분위기중, 600∼900℃, 약 5시간 질화한다. Sr, Ca는, 혼합하여 질화하더라도 좋고, 각각 개별로 질화하더라도 좋다. 이에 따라, Sr, Ca의 질화물을 얻을 수 있다. Sr, Ca의 질화물은, 고순도의 것이 바람직하지만, 시판의 것도 사용할 수가 있다.
④ 원료 Si를 질소분위기내에서 질화한다. 이 반응식을, 이하의 식 3에 나타낸다.
3Si + 2N2 → Si3N4 … (식 3)
규소 Si도 질소분위기중, 800∼1200℃, 약 5시간 질화한다. 이에 따라, 질화규소를 얻는다. 본 발명에서 사용하는 질화규소는, 고순도의 것이 바람직하지만, 시판의 것도 사용할 수가 있다.
⑤ Sr, Ca 또는 Sr-Ca의 질화물을 분쇄한다. Sr, Ca, Sr-Ca의 질화물을 아르곤분위기중, 혹은, 질소분위기중, 글로브박스내에서 분쇄를 한다.
마찬가지로, Si의 질화물을 분쇄한다. 또한, 마찬가지로, Eu의 화합물 Eu2O3을 분쇄한다. Eu의 화합물로서, 산화유로퓸을 사용하지만, 금속유로퓸, 질화유로퓸 등도 사용 가능하다. 이 외에, 원료 Z는, 이미드화합물, 아미드화합물을 사용할 수도 있다. 산화유로퓸은, 고순도의 것이 바람직하지만, 시판의 것도 사용할 수가 있다. 분쇄후의 알칼리토류금속의 질화물, 질화규소 및 산화유로퓸의 평균입자지름은, 약 0.1㎛에서 15㎛인 것이 바람직하다.
상기 원료중에는, Mg, Sr, Ca, Ba, Zn, B, Al, Cu, Mn, Cr, O 및 Ni로 이루어지는 군으로부터 선택되는 적어도 1종 이상이 함유되어 있더라도 좋다. 또한, Mg, Zn, B 등의 상기 원소를 이하의 혼합공정에서, 배합량을 조절하여 혼합할 수도 있다. 이들의 화합물은, 단독으로 원료중에 첨가할 수도 있지만, 통상 화합물의 형태로 첨가된다. 이 종류의 화합물에는, H3BO3, Cu2O3, MgCl 2, MgO·CaO, Al2O3, 금속붕화물(CrB, Mg3B2, AlB2, MnB), B2O3, Cu2 O, CuO 등이 있다.
⑥ 상기 분쇄를 한 후, Sr, Ca, Sr-Ca의 질화물, Si의 질화물, Eu의 화합물 Eu2O3을 혼합하고, Mn을 첨가한다. 이들의 혼합물은 산화되기 쉽기 때문에, Ar분위기중, 또는, 질소분위기중, 글로브박스내에서 혼합한다.
⑦ 마지막으로, Sr, Ca, Sr-Ca의 질화물, Si의 질화물, Eu의 화합물 Eu2O3의 혼합물을 암모니아분위기중에서 소성한다. 소성에 의해, Mn이 첨가된 (SrXCa1-X)2 Si5N8:Eu로 나타내는 형광체를 얻을 수 있다. 다만, 각 원료의 배합비율을 변경함에 의해, 목적으로 하는 형광체의 조성을 변경할 수가 있다.
소성은, 관형상화로, 소형화로, 고주파로, 메탈화로 등을 사용할 수가 있다. 소성온도는, 1200에서 1700℃의 범위에서 소성을 할 수 있지만, 1400에서 1700℃의 소성온도가 바람직하다. 소성은, 서서히 승온을 하여 1200에서 1500℃에서 몇 시간 소성을 하는 1단계 소성을 사용하는 것이 바람직하지만, 800에서 1000℃에서 1단계째 소성을 하고, 서서히 가열하여 1200에서 1500℃에서 2단계째 소성을 하는 2단계소성(다단계소성)을 사용할 수도 있다. 형광체의 원료는, 질화붕소(BN)재질의 도가니, 보트를 사용하여 소성을 하는 것이 바람직하다. 질화붕소재질의 도가니 이외에, 알루미나(Al2O3)재질의 도가니를 사용할 수도 있다.
이상의 제조방법을 사용함에 의해, 목적으로 하는 형광체를 얻는 것이 가능하다.
본 실시의 형태에 있어서, 붉은 기를 띤 빛을 발광하는 형광체로서, 특히 질화물계 형광체를 사용하지만, 본 발명에 있어서는, 상술한 YAG계 형광체와 적색계 광을 발광 가능한 형광체를 구비하는 발광장치로 하는 것도 가능하다. 이러한 적색계 광을 발광 가능한 형광체는, 파장이 400∼600nm인 빛에 의해서 여기되어 발광하는 형광체이고, 예를 들면, Y2O2S:Eu; La2O2S:Eu; CaS:Eu; SrS:Eu; ZnS:Mn; ZnCdS:Ag, Al; ZnCdS:Cu, Al 등을 들 수 있다. 이와 같이 YAG계 형광체와 동시에 적색계 광을 발광 가능한 형광체를 사용함에 의해 발광장치의 연색성을 향상시키는 것이 가능하다.
이상과 같이 하여 형성되는 YAG계 형광체, 및 질화물계 형광체로 대표되는 적색계 광을 발광 가능한 형광체는, 발광소자의 옆쪽 끝단면에 있어서 1층으로 이루어지는 색변환층중에 2종류 이상 존재하더라도 좋고, 2층으로 이루어지는 색 변환층중에 각각 1종류 혹은 2종류 이상 존재하더라도 좋다. 이러한 구성으로 하면, 다른 종류의 형광체로부터의 빛의 혼색에 의한 혼색광를 얻을 수 있다. 이 경우, 각 형광물질로부터 발광되는 빛을 보다 잘 혼색하고 또한 색 얼룩짐을 감소시키기 위해서, 각 형광체의 평균입자지름 및 형상은 유사한 것이 바람직하다. 또한, 질화물계 형광체는, YAG 형광체에 의해 파장변환된 빛의 일부를 흡수하여 버리는 것을 고려하여, 질화계 형광체가 YAG계 형광체보다 발광소자의 옆쪽 끝단면에 가까운 위치에 배치되도록 색 변환층을 형성하는 것이 바람직하다. 이와 같이 구성함으로써, YAG 형광체에 의해 파장변환된 빛의 일부가 질화물계 형광체에 흡수되어 버리는 일이 없게 되어, YAG계 형광체와 질화물계 형광체를 혼합하여 함유시킨 경우와 비교하여, 양 형광체에 의한 혼색광의 연색성을 향상시킬 수 있다.
본 발명의 질화물 반도체소자의 제조방법은, 지지기판상에 적어도 도전층, 제 1 전극, 발광층을 갖는 질화물 반도체, 제 2 전극을 순차로 구비한 질화물 반도체소자의 제조방법으로서, 이종(異種)기판상에 적어도 제 2 도전형 질화물 반도체층, 발광층, 제 1 도전형 질화물 반도체층을 갖는 질화물 반도체를 성장시키는 공정과, 그 후, 상기 질화물 반도체의 제 1 도전형 질화물 반도체층측에 제 1 전극을 통해 지지기판을 접합하는 공정과, 그 후, 상기 이종기판을 제거함으로써 제 2 도전형 질화물 반도체층을 노출시키는 공정을 구비한 질화물 반도체소자의 제조방법이다. 예를 들면, 질화물 반도체층을 이종기판상에 n형층, p형층의 순차로 형성한 경우에는, 지지기판에 접합한 후, 이종기판(사파이어 등)을 제거함에 의해 n형층의 표면이 노출된다. 이 n형층의 표면에는, 이종기판을 연마 등의 제거함에 의해 데미지층이 형성되지만, 케미컬폴리시에 의해, 이 데미지층을 제거할 수 있으므로, 이종기판을 제거한 것에 의한 특성저하는 없다.
상기 접합공정은 공정접합에 의해서 도전층을 형성하는 것을 특징으로 한다. 상기 접합공정은 가열누름접합에 의해서 행하여지는 것을 특징으로 한다. 가열누름접합의 온도는 150℃∼350℃가 바람직하다. 150℃ 이상으로 하면, 도전층의 금속의 확산이 촉진되어 균일한 밀도분포의 공정(共晶)이 형성되어, 질화물 반도체소자와 지지기판과의 밀착성을 향상시킬 수 있다. 350℃보다 크면, 확산범위가 접착영역에 달하고, 밀착성이 저하하여 버린다. 상기 이종(異種)기판의 제거공정은 레이저조사, 연마, 케미컬폴리시에 의해서 행하여지는 것을 특징으로 한다. 상기 공정에 의해, 경면(鏡面)인 질화물 반도체의 노출면을 형성한다.
상기 이종(異種)기판의 제거공정후, 질화물 반도체의 노출표면이 되는 제 2 도전형 질화물 반도체층에 요철부를 설치하는 공정을 구비한 것을 특징으로 한다. 이것은, 발광한 빛을 요철부를 통해서 난반사시키는 것으로 종래는 전반사하고 있는 빛을 위쪽으로 이끌고, 소자 외부로 추출하기 위해서이다.
상기 이종(異種)기판의 제거공정후, 질화물 반도체의 노출표면이 되는 제 2 도전형 질화물 반도체층상에 제 2 전극이 형성된 영역 이외의 부분의 위에는, 제 2 절연성 보호막을 형성하는 공정을 구비한 것을 특징으로 한다. 이에 따라, 칩화시의 다이싱 등에 의한 칩핑(chipping)시의 쇼트를 방지할 수 있다. 이 보호막에는 SiO2, TiO2, Al2O3, ZrO2가 있다. 상기 제 2 절연성 보호막의 전면에 요철부를 설치하는 공정을 구비한 것을 특징으로 한다. 또한 상기 제 2 절연성 보호막의 굴절율이 1 이상 2.5 이하인 것이 바람직하다. 이것은 제 2 절연성 보호막의 굴절율을 질화물 반도체와 대기 사이의 굴절율로 함으로써 광추출효율을 향상시키는 것이다. 보다 바람직하게는 1.4 이상 2.3 이하로 한다. 이상으로 나타내는 구성에 의해, 광추출효율은 보호막이 없을 때와 비교해서 1.1배 이상이 된다. 이 보호막에는 표면열화(劣化) 방지효과도 있다.
상기 이종(異種)기판의 제거공정후, 질화물 반도체의 노출표면을 에칭에 의해 칩형상으로 질화물 반도체를 분리하는 공정을 구비한 것을 특징으로 한다. 본 발명에 있어서의 반도체 발광장치는, 우선, 광추출면측에서부터 반도체(2)를 에칭함으로써 제 1 절연성 보호막(4)까지 에칭하여 지지기판(11)상에서 칩형상으로 한다. 이것은, 제 1 절연성 보호막(4)의 돌출영역을 형성하기 위해서이다. 여기서 는 웨이퍼내에서, 개개의 반도체(2)로서는 분리되어 있지만 지지기판이 분리되어 있지 않다. 그 후, 제 2 절연성 보호막(7)을 제 2 전극(6)의 와이어본딩영역을 제외하고 반도체(2)상이나 제 1 절연성 보호막(4)의 돌출영역상에 성막한다. 해당 제 2 절연성 보호막(7)은 반도체(2)의 측벽이나 표면에 성막함으로써 전류의 쇼트나 쓰레기의 부착에 의한 물리적 데미지를 억제할 수가 있다. 다음에, 제 2 절연성 보호막(7)을 성막후, 지지기판(1)측으로부터 다이싱 등에 의해 칩화시킨다. 이상에 의해, 단체(單體) 반도체 발광장치를 얻을 수 있다.
그 후, 발광디바이스를 형성한다. 우선 상기 반도체 발광장치를 리드프레임을 구비한 히트싱크에 설치하고, 반도체 발광장치로부터 리드프레임에 도전성 와이어를 본딩한다. 그 후, 투명성 유리로 패키지함으로써 발광디바이스를 형성한다(도 19).
그 밖의 발광디바이스로서는, 히트싱크를 갖는 패키지수지를 준비하고, 상기 히트싱크상에 반도체 발광장치를 형성하고, 반도체 발광장치로부터 리드프레임으로 도전성 와이어를 본딩한다. 그 후, 실리콘 등의 봉지(封止)수지를 상기 반도체 발광장치상에 도포한다. 또한, 그 위에 렌즈를 형성하여 발광디바이스로 한다(도 20).
상기 발광장치에는, 정전기로부터 반도체 발광장치를 보호하기 위한 보호장치를 구비하는 것이 바람직하다.
도 1은, 본 발명의 제조공정을 설명하는 모식단면도이다.
도 2는, 본 발명의 제조공정을 설명하는 모식단면도이다.
도 3은, 본 발명의 1실시형태를 설명하는 모식단면도, 사시도이다.
도 4는, 본 발명의 1실시형태를 설명하는 모식단면도이다.
도 5는, 본 발명의 1실시형태를 설명하는 모식단면도이다.
도 6은, 본 발명의 1실시형태를 설명하는 평면도이다.
도 7은, 본 발명의 1실시형태를 설명하는 평면도이다.
도 8은, 본 발명의 1실시형태를 설명하는 평면도이다.
도 9는, 본 발명의 1실시형태를 설명하는 평면도이다.
도 10은, 본 발명의 1실시형태를 설명하는 평면도이다.
도 11은, 본 발명의 1실시형태를 설명하는 모식단면도, 평면도이다.
도 12는, 본 발명의 1실시형태를 설명하는 모식단면도, 평면도이다.
도 13은, 본 발명의 제조공정을 설명하는 모식단면도이다.
도 14는, 본 발명의 제조공정을 설명하는 모식단면도이다.
도 15는, 본 발명의 1실시형태를 설명하는 평면도이다.
도 16은, 본 발명의 1실시형태를 설명하는 평면도이다.
도 17은, 본 발명의 1실시형태를 설명하는 평면도이다.
도 18은, 본 발명의 1실시형태에 있어서의 전류출력특성을 비교예와 함께 나타낸 그래프이다.
도 19는, 본 발명의 발광디바이스를 설명하는 사시도, 평면도, 모식단면도이다.
도 20은, 본 발명의 발광디바이스를 설명하는 사시도, 평면도, 모식단면도이다.
[발명을 실시하기 위한 최선의 형태]
본 발명에 관한 실시형태의 질화물 반도체소자는, 지지기판상에 적어도 도전층, 제 1 전극, 발광층을 갖는 질화물 반도체, 제 2 전극을 순차로 구비한 질화물 반도체소자로서, 상기 도전층상에는 제 1 전극, 및 제 1 절연성 보호막을 통해 제 1 도전형 질화물 반도체층을 갖는 질화물 반도체소자이다. 상기 질화물 반도체소자는 제 1 전극과 제 2 전극이 대향전극구조이다. 또한, 제 1 전극의 위쪽에는 제 2 전극이 존재하지 않는 구성인 것이 바람직하다. 상기 질화물 반도체에 있어서, 발광층 이외의 질화물 반도체층은, 발광 밴드 갭보다 큰 밴드 갭을 갖는 질화물 반도체소자이다.
실시형태 1
이하에 본 실시형태에 관한 질화물 반도체소자의 제조공정을 도면을 사용하여 나타낸다.
사파이어 등의 이종(異種)기판(1)상에 적어도 제 2 도전형 질화물 반도체층, 발광층, 제 1 도전형 질화물 반도체층을 갖는 질화물 반도체(2)를 성장시킨다(도 1A). 그 후, 질화물 반도체층상에 제 1 전극(예를 들면 p형 전극)(3)을 형성한다. 다음에, 제 1 전극의 개구부로서, 상기 질화물 반도체의 노출부에 제 1 절연성 보호막(4)을 형성한다(도 1B). 또한 접합하였을 때에 합금화시키기 위한 도전층(5)을 형성한다(도 1C). 도전층은 밀착층, 베리어층, 공정층으로 이루어지는 3층 구 조가 바람직하다. 다른 한편, 지지기판(11)을 준비한다. 이 지지기판의 표면에도 도전층(12)을 형성하는 것이 바람직하다(도 2A). 그 후, 질화물 반도체소자와 지지기판을 가열누름접합에 의해 접합한다(도 2B). 접합면을 도전층끼리로서 합금화시켜, 접합 후의 도전층(13)으로 한다. 그 후, 이종기판을 제거한다(도 2C). 이종기판을 제거 후, 칩형상으로 질화물 반도체층을 분할하고, 제 2 도전형 질화물 반도체층의 노출면에 제 2 전극을 형성한다(도 3A). 여기서, 제 2 전극을 형성한 이외의 제 2 도전형 질화물 반도체층의 노출면에 요철을 형성하더라도 좋다(도 4A). 그 후, 와이어 본딩영역을 제외하고 질화물 반도체소자의 표면을 제 2 절연성 보호막으로 덮고(도 3B, 도 4B), 다이싱에 의해 칩화함으로써 질화물 반도체소자로 한다. 또한, 상기 제 2 절연성 보호막에 요철형상을 형성하더라도 좋다(도 5, 도 11).
상기 이종(異種)기판(1)은, 질화물 반도체(2)를 에피텍셜 성장시킬 수 있는 기판이면 좋고, 이종기판의 크기나 두께 등은 특별히 한정되지 않는다. 이 이종기판으로서는, C면, R면, 및 A면 중 어느 하나를 주면으로 하는 사파이어나 스피넬 (MgAl2O4)과 같은 절연성기판, 또한 탄화규소(6H, 4H, 3C), 실리콘, ZnS, ZnO, Si, GaAs, 다이아몬드 및 질화물 반도체와 격자 접합하는 니오브산리튬, 갈륨산네오듐 등의 산화물기판을 들 수 있다. 또한, 디바이스가공을 할 수 있는 정도의 두께막(수십㎛ 이상)이면 GaN이나 AlN 등의 질화물 반도체기판을 사용할 수도 있다. 이종기판은 오프앵글하고 있더라도 좋고, 사파이어 C면을 사용하는 경우에는, 0.1°∼ 0.5°, 바람직하게는 0.05°∼0.2°의 범위로 한다.
또한 이종기판상에 성장시키는 질화물 반도체는 버퍼층을 통해 성장한다. 버퍼층으로서는, 일반식 AlaGa1-aN(0 ≤a ≤0.8)으로 나타나는 질화물 반도체, 보다 바람직하게는, AlaGa1-aN(0 ≤a ≤0.5)으로 나타나는 질화물 반도체를 사용한다. 버퍼층의 막두께는, 바람직하게는 0.002∼0.5㎛, 보다 바람직하게는 0.005∼0.2㎛, 더욱 바람직하게는 0.01∼0.02㎛이다. 버퍼층의 성장온도는, 바람직하게는 200∼ 900℃, 보다 바람직하게는 400∼800℃이다. 이에 따라, 질화물 반도체층상의 전위나 피트를 저감시킬 수 있다. 또한, 상기 이종기판상에 ELO(Epitaxial Lateral Overgrowth)법에 의해 AlxGa1-xN(0 ≤X ≤1)층을 성장시키더라도 좋다. 이 ELO (Epitaxial Lateral Overgrowth)법이란 질화물 반도체를 가로방향 성장시킴으로써 관통전위를 구부려 수속(收束)시킴으로써 전위를 저감시키는 것이다.
위에 저온성장시킨 버퍼층을 형성 후, 이하에 나타내는 제 2 도전형 질화물 반도체층을 형성한다. 버퍼상에 고온성장시킨 고온성장층을 형성하는 것이 바람직하다. 고온성장층으로서는, 언도프(undope) GaN 또는 n형 불순물을 도프한 GaN을 사용할 수 있다. 바람직하게는, 언도프 GaN을 사용하는 것으로 결정성을 잘 성장시킬 수 있다. 고온성장층의 막두께는, 1㎛ 이상, 보다 바람직하게는 3㎛ 이상이다. 또한, 고온성장층의 성장온도는, 900∼1100℃, 바람직하게는 1050℃ 이상이다.
다음에, n형 콘택트층을 성장시킨다. n형 콘택트층으로서는, 활성층의 밴드 갭 에너지보다 커지는 조성이고, AljGa1-jN(0 < j < 0.3)이 바람직하다. n형 콘택트층의 막두께는 특별히 한정되는 것이 아니지만, 바람직하게는 1㎛ 이상, 보다 바람직하게는 3㎛ 이상이다. 또한, n형 클래드층의 n형 불순물 농도는 특별히 한정되는 것이 아니지만, 바람직하게는 1 ×1O17∼1 ×1020/㎤, 보다 바람직하게는 1 ×10 18∼1 ×1019/㎤이다. 또한, n형 불순물 농도로 경사를 붙이더라도 좋다. 또한, Al조성경사를 붙임으로써 캐리어를 가두기 위한 클래드층으로서도 기능한다.
본 발명에 사용하는 발광층(활성층)은, 적어도, AlaInbGa1-a-bN(0 ≤a ≤1, 0 ≤b ≤1, a + b ≤1)로 이루어지는 우물층과, AlcIndGa1-c-dN(0 ≤c ≤1, 0 ≤d ≤1, c + d ≤1)로 이루어지는 장벽층을 포함하는 양자우물구조를 갖는다. 더욱 바람직하게는, 상기 우물층 및 장벽층이, 각각, AlaInbGa1-a-bN(0 < a ≤1, 0 < b ≤1, a + b < 1)로 이루어지는 우물층과, AlcIndGa1-c-dN(0 < c ≤1, 0 ≤d ≤1, c + d < 1)로 이루어지는 장벽층이다. 활성층에 사용되는 질화물 반도체는, 언도프, n형 불순물도프, p형 불순물도프 중 어느 하나이더라도 좋지만, 바람직하게는, 비도프 또는, 또는 n형 불순물도프의 질화물 반도체를 사용하는 것에 의해 발광소자를 고출력화할 수가 있다. 더욱 바람직하게는, 우물층을 언도프(undope)로 하고, 장벽층을 n형 불순물도프로 함으로써, 발광소자의 출력과 발광효율을 높일 수 있다.
발광소자에 사용하는 우물층에 Al을 포함하게 함으로써, 종래의 InGaN의 우물층에서는 곤란한 파장영역, 구체적으로는, GaN의 밴드 갭 에너지인 파장 365nm 부근, 또는 그것보다 짧은 파장을 얻는 것이다.
우물층의 막두께는, 바람직하게는 1nm 이상 30nm 이하, 보다 바람직하게는 2nm 이상 20nm 이하, 더욱 바람직하게는 3.5nm 이상 20nm 이하이다. 1nm보다 작으면 우물층으로서 양호하게 기능하지 않고, 30nm보다 크면 InAlGaN의 4원혼합결정의 결정성이 저하하여 소자특성이 저하하기 때문이다. 또한, 2nm 이상에서는 막두께에 크게 고르지 못한 곳이 없고 비교적 균일한 막질의 층이 얻어지고, 20nm 이하에서는 결정결함의 발생을 억제하여 결정성장이 가능하게 된다. 또한 막두께를 3.5nm 이상으로 함으로써 출력을 향상시킬 수 있다. 이것은 우물층의 막두께를 크게 함으로써, 대전류로 구동시키는 LD와 같이 다수의 캐리어주입에 대하여, 높은 발광효율 및 내부양자효율에 의해 발광 재결합이 이루어지는 것으로, 특히 다중양자우물구조에 있어서 효과를 갖는다. 또한, 단일양자우물구조에서는 막두께를 5nm 이상으로 함으로써 상기와 같이 출력을 향상시키는 효과를 얻을 수 있다. 또한, 우물층의 수는 특별히 한정되지 않지만, 4 이상의 경우에는 우물층의 막두께를 10nm 이하로 하여 활성층의 막두께를 낮게 억누르는 것이 바람직하다. 활성층을 구성하는 각 층의 막두께가 두꺼워지면, 활성층 전체의 막두께가 두꺼워져서 Vf의 상승을 초래하기 때문이다. 다중양자우물구조의 경우, 복수의 우물 중 , 바람직하게는 상기의 10nm 이하의 범위에 있는 막두께의 우물층을 적어도 1개 갖는 것, 보다 바람직하게는 모든 우물층을 상기의 10nm 이하로 하는 것이다.
또한, 장벽층은, 우물층의 경우와 같이, 바람직하게는 p형 불순물 또는 n형 불순물이 도프되어 있거나 또는 언도프(undope)인 것, 보다 바람직하게는 n형 불순물이 도프되어 있거나 또는 언도프인 것이다. 예를 들면, 장벽층중에 n형 불순물을 도프하는 경우, 그 농도는 적어도 5 ×1016/㎤ 이상이 필요하다. 예를 들면, LED에서는, 5 ×1016/㎤ 이상 2 ×1018/㎤ 이하가 바람직하다. 또한, 고출력의 LED나 LD에서는, 5 ×1017/㎤ 이상 1 ×1020/㎤ 이하, 보다 바람직하게는 1 ×1018 /㎤ 이상 5 ×1019/㎤ 이하이다. 이 경우, 우물층은 n형 불순물을 실질적으로 함유하지 않거나, 혹은 언도프로 성장시키는 것이 바람직하다. 또한, 장벽층에 n형 불순물을 도프하는 경우, 활성층내의 모든 장벽층에 도프하더라도 좋고, 혹은, 일부를 도프로 하여 일부를 언도프로 할 수도 있다. 여기서, 일부의 장벽층에 n형 불순물을 도프하는 경우, 활성층내에서 n형층측에 배치된 장벽층에 도프하는 것이 바람직하다. 예를 들면, n형층측으로부터 세어 n번째면의 장벽층 Bn(n은 양의 정수)에 도프함으로써, 전자가 효율적으로 활성층내로 주입되어, 뛰어난 발광효율과 내부양자효율을 갖는 발광소자를 얻을 수 있다. 또한, 우물층에 관해서도, n형층측으로부터 세어 m번째의 우물층 Wm(m은 양의 정수)에 도프함에 의해 상기의 장벽층의 경우와 동일한 효과를 얻을 수 있다. 또한, 장벽층과 우물층의 양쪽에 도프하더라도 동일한 효과를 얻을 수 있다.
본 발명의 발광소자에 있어서는, 장벽층은 우물층보다도 밴드 갭 에너지가 큰 질화물 반도체를 사용할 필요가 있다. 특히, 우물층의 발광파장이 380nm 이하 인 영역에서는, 장벽층에는 일반식 AlcIndGa1-c-dN(0 < c ≤1, 0 ≤d ≤1, c + d < 1)로 나타나는 AlInGaN의 4원혼합결정, 또는 AlGaN의 3원혼합결정을 사용하는 것이 바람직하다. 장벽층의 Al조성비 c는, 우물층의 Al조성비 a보다도 크고, c > a로서, 우물층과 장벽층과의 사이에 충분한 밴드 갭 에너지를 설치함으로써, 발광소자로서 양호한 발광효율을 갖는 양자우물구조를 형성할 수가 있다. 또한, 장벽층이 In을 함유하는 경우(d > 0), In조성비 d는 0.1 이하, 보다 바람직하게는 0.05 이하이다. In조성비 d가 0.1을 넘으면, 성장시에 Al과 In과의 반응이 촉진되고 결정성이 악화되어 양호한 막이 형성되지 않기 때문이다. In조성비 d를 0.05 이하로 하는 것에 의해, 더욱 결정성을 향상시켜 양호한 막을 형성할 수가 있다.
또한, 주로 Al조성비에 의해 밴드 갭 에너지의 차를 설치하는 것, 그리고 장벽층의 In조성비 d는 우물층의 In조성비 b에 비교하여 넓은 조성비를 적용할 수 있는 것 때문에, d ≥b로 하는 것도 가능하다. 그 경우, 우물층과 장벽층의 임계막 두께를 변화시킬 수 있기 때문에, 양자우물구조에 있어서 자유롭게 막두께를 설정할 수 있고, 원하는 특성의 활성층을 설계할 수가 있다. 장벽층의 막두께는, 바람직하게는 우물층의 경우와 같이 1nm 이상 30nm 이하, 보다 바람직하게는 2nm 이상 20nm 이하이다. 1nm보다 작으면 균일한 막을 얻을 수 없어 장벽층으로서 충분히 기능하지 않고, 또한, 30nm보다 크면 결정성이 악화되기 때문이다.
다음에, 상기 발광층상에 제 1 도전형 질화물 반도체층을 형성한다. 여기서는, p형 질화물 반도체층으로서, 이하의 복수층을 형성한다. 우선 p형 클래드층으 로서는, 활성층의 밴드 갭 에너지보다 커지는 조성이고, 활성층에의 캐리어의 가두기를 할 수 있는 것이면 특별히 한정되지 않지만, AlkGa1-kN(0 ≤k < 1)가 사용되고, 특히 AlkGa1-kN(0 < k < 0.4)이 바람직하다. p형 클래드층의 막두께는 특별히 한정되지 않지만, 바람직하게는 0.01∼0.3㎛, 보다 바람직하게는 0.04∼0.2㎛이다. p형 클래드층의 p형 불순물 농도는, 1 ×1018/㎤∼1 ×1021/㎤, 1 ×1O19∼5 ×1020㎤이다. p형 불순물 농도가 상기의 범위에 있으면, 결정성을 저하시키지 않고 벌크저항을 저하시킬 수 있다. p형 클래드층은, 단일층이라도 다층막층(초격자구조)이더라도 좋다. 다층막층인 경우, 상기의 AlkGa1-kN과, 그것보다 밴드 갭 에너지가 작은 질화물 반도체층으로 이루어지는 다층막층이면 좋다. 예를 들면 밴드 갭 에너지가 작은 층으로서는, n형 클래드층의 경우와 마찬가지로, InlGa1-lN(0 ≤l < 1), AlmGa1-mN(0 ≤m < 1, m > 1)을 들 수 있다. 다층막층을 형성하는 각 층의 막두께는, 초격자구조의 경우는, 한 층의 막두께가 바람직하게는 100Å 이하, 보다 바람직하게는 70Å 이하, 더욱 바람직하게는 10∼40Å로 할 수 있다. 또한, p형 클래드층이 밴드 갭 에너지가 큰 층과, 밴드 갭 에너지가 작은 층으로 이루어지는 다층막층인 경우, 밴드 갭 에너지가 큰 층 및 작은 층의 적어도 어느 한쪽에 p형 불순물을 도프시키더라도 좋다. 또한, 밴드 갭 에너지가 큰 층 및 작은 층의 양쪽에 도프하는 경우는, 도프량은 동일이더라도 다르더라도 좋다.
다음에 p형 클래드층상에 p형 콘택트층을 형성한다. p형 콘택트층은, AlfGa1-fN(0 ≤f < 1)이 사용되고, 특히, AlfGa1-fN(0 ≤f < 0.3)으로 구성함에 의해 오믹전극인 제 1 전극과 양호한 오믹콘택트가 가능하게 된다. p형 불순물 농도는 1 ×1017/㎤ 이상이 바람직하다. 또한, p형 콘택트층은, 도전성기판측에서 p형 불순물 농도가 높고, 또한, Al의 혼합결정비가 작아지는 조성구배(勾配)를 갖는 것이 바람직하다. 이 경우, 조성구배는, 연속적으로 조성을 변화시키더라도, 혹은, 불연속으로 단계적으로 조성을 변화시키더라도 좋다. 예를 들면, p형 콘택트층을, 오믹전극과 접하여, p형 불순물 농도가 높고 Al조성비가 낮은 제 1 p형 콘택트층과, p형 불순물 농도가 낮고 Al조성비가 높은 제 2 p형 콘택트층으로 구성할 수도 있다. 제 1 p형 콘택트층에 의해 양호한 오믹접촉을 얻을 수 있고, 제 2 p형 콘택트층에 의해 자기흡수를 방지하는 것이 가능하게 된다.
본 발명에서는 질화물 반도체를 유기금속 화학기상성장(MOCVD)법이나 하이드라이드 기상에피텍셜성장(HVPE)법, 분자선에피탁시(MBE)법 등의 기상성장법을 사용하여 성장시킨다.
다음에, 상기 질화물 반도체를 n형 질화물 반도체층, p형 질화물 반도체층의 순차로 형성한 경우에는, 이종(異種)기판(1)상에 질화물 반도체(2)를 성장 후(도 1A), 웨이퍼를 반응장치로부터 추출하고, 그 후, 산소를 포함하는 분위기속에서 450℃ 이상에서 열처리를 한다. 이에 따라 p형 질화물 반도체층에 결합하고 있는 수소가 제거되어, p형의 전도를 나타내는 p형 질화물 반도체층을 형성한다.
그 후, 제 1 도전형 질화물 반도체층인 p형 질화물 반도체층 표면과 오믹접 촉을 얻을 수 있는 제 1 전극을 형성한다. 해당 제 1 전극(3)은 Ni, Au, W, Pt, Ti, Al, Ir, Rh, Ag, Ni-Au, Ni-Au-RhO, Rh-Ir, Rh-Ir-Pt 등이다. 바람직하게는 반사율이 높은 Rh, Ag, Ni, Au 등으로 제 1 전극을 형성한다. 다음에, 산소를 포함하는 분위기에서 열처리를 한다. 제 1 전극의 막두께는 0.05∼0.5㎛ 이다.
다음에, 제 1 전극(3)을 형성한 질화물 반도체(2)의 노출면에 제 1 절연성 보호막(4)을 형성한다(도 1B). 이 제 1 절연성 보호막의 재료는 SiO2, Al2O3 , ZrO2, TiO2 등의 단층막 또는 다층막을 사용할 수 있다. 또한 그 위의 지지기판과의 접합면에 Al, Ag, Rh 등의 고반사율의 금속막을 형성하더라도 좋다. 이 금속막에 의해 반사율이 높아지므로 광추출효율을 좋게 할 수가 있다. 그 후, Au, Sn, Pd, In으로 이루어지는 군으로부터 선택되는 적어도 1개를 함유하는 합금으로 이루어지는 도전층(5)을 지지기판과의 접합면에 형성한다(도 1C). 또한, 상기 제 1 전극을 Ag로 한 경우는 높은 광추출효과가 있지만, 고온, 고습 동작시에 해당 Ag의 이동 (migration)이 일어나기 쉽다. 이동이 일어나면 리크전류가 발생한다. 그래서, 제 1 전극을 Ag로 하는 경우는 제 1 절연성 보호막(4)을 형성하지 않고 도전층(5)의 첫 번째 층을 RhO로 형성한다. RhO를 전면(全面)에 형성하면, Ag를 덮게 되어 Ag의 이동은 억제됨과 동시에 높은 광추출효과도 실현된다.
다른 한편, 상기 질화물 반도체소자의 도전층 형성면에 접합하는 지지기판 (11)을 준비한다(도 2A). 구체예로서는, Cu-W, Cu-Mo, AlSiC, AlN, Si, SiC, Cu-다이아 등의 금속과 세라믹의 복합체 등이다. 예를 들면, 일반식을 CuxW1-x(0 ≤x ≤30), 또한 CuxMo1-x(0 ≤x ≤50)와 같이 나타낼 수 있다. AlN을 지지기판으로 하면 절연성기판이기 때문에 프린트기판 등의 회로상에 칩을 얹힐 때에 유리하다. 또한 Si를 사용하는 이점은 염가로 칩화하기 쉬운 점이다. 지지기판의 바람직한 막두께로서는 50∼500㎛이다. 상기 범위로 지지기판을 얇게 함으로써 방열성이 좋아진다. 또한, 지지기판으로는, 질화물 반도체와의 대응면, 또는 그 반대면에 요철을 갖는 구조로 하더라도 좋다. 상기 접합면에는 밀착층, 베리어층, 공정층을 구비한 구조가 바람직하다. 제 1 전극과의 확산을 막기 때문이다. 이들은 지지기판측의 도전층(12)이다. 예를 들면, Ti-Pt-Au, Ti-Pt-Sn, Ti-Pt-Pd 또는 Ti-Pt-AuSn, W-Pt-Sn, RhO-Pt-Sn, RhO-Pt-Au, RhO-Pt-(Au, Sn) 등의 금속막을 형성한다. 상기 금속막은 공정에 의해 합금화되어, 후속공정에서 도전층(13)이 된다. 또한, 접합한 표면금속은 지지기판측과 질화물 반도체소자측이 다른 것이 바람직하다. 이 이유는 저온에서 공정이 가능하고, 공정후의 융점이 오르기 때문이다.
다음에 지지기판(11)의 도전층형성면과 질화물 반도체소자의 도전층형성면의 표면을 마주 하게 하여, 가열압접(壓接)한다(도 2B). 프레스를 하면서 150℃ 이상의 열을 가한다. 접합시켜 공정(共晶)시키기 위해서는 지지기판측과 질화물 반도체측과의 접착면에 각각 밀착층, 베리어층, 공정층(共晶層)을 구비하는 것이 바람직하다. 밀착층은 제 1 전극과의 사이에 높은 밀착성을 확보하는 층이고, 바람직하게는 Ti, Ni, W 및 Mo 중 어느 하나의 금속이다. 또한, 베리어층은, 공정층을 구성하는 금속이 밀착층으로 확산하는 것을 방지하는 층이고, 바람직하게는 Pt 혹 은 W이다. 또한, 공정층의 금속이 밀착층으로 확산하는 것을 더욱 방지하기 위해서, 베리어층과 공정층과의 사이에, 0.3㎛ 정도 두께의 Au막을 형성하더라도 좋다. 접합시에는 제 1 전극/Ti-Pt-AuSn-Pt-Ti/지지기판, 그 외에 제 1 전극/RhO-Pt-AuSn-Pt-Ti/지지기판, 제 1 전극/Ti-Pt-PdSn-Pt-Ti/지지기판, 제 1 전극/Ti-Pt-AuSn-Pt-RhO/지지기판이 된다. 이에 따라 벗겨지기 어려운 합금형성을 할 수 있다. 도전층을 공정(共晶)으로 함으로써 저온에서의 접합이 가능하게 되고, 또한 접착력도 강력하게 된다. 저온에서 접합함으로써 휘어짐의 완화효과를 갖는다.
그 후, 이종(異種)기판측에서 엑시머레이저를 조사하거나, 또는 감삭에 의해 이종기판을 제거한다(도 2C). 이종기판을 제거 후, 노출한 질화물 반도체의 표면을 CMP(chemical·mechanical·polish)처리함으로써 원하는 막인 제 2 도전형 질화물 반도체층을 노출시킨다. 이 때 고온성장한 GaN막을 제거하여 버리기 때문에, 자외영역의 발광파장을 가지는 LED에서도 흡수의 영향을 없앨 수 있다. 이 처리에 의해 데미지층의 제거나 질화물 반도체층의 두께를 조정, 표면의 면거칠기의 조정을 할 수 있다. 그 후, 질화물 반도체소자를 칩화하기 위해서 RIE 등으로 바깥둘레에칭을 하여, 바깥둘레의 질화물 반도체층을 제거한다.
다음에, 상기 제 2 도전형 질화물 반도체층의 노출면에 제 2 전극(6)을 형성한다(도 3A). 제 2 전극에 n형 전극을 사용하는 경우에는 Ti-Al-Ni-Au, W-Al-W-Pt-Au, Al-Pt-Au 등이 있다. 제 2 전극은 막두께를 0.1∼1.5㎛로 한다. 또한, 광추출효율을 향상시키기 위해서 제 2 도전형 질화물 반도체층의 노출면을 RIE 등으로 요철(딤플가공)을 형성하더라도 좋다(도 4A). 바람직하게는 제 2 전극형성면을 제외하는 영역으로 한다. 상기 요철형성의 단면형상은 메사형, 역메사형이 있고, 평면형상은 섬모양형상, 격자형상, 직사각형, 원형상, 다각형형상이 있다.
다음에, 노출면의 제 2 전극의 패드전극형성영역 이외를 덮도록 제 2 절연성 보호막(7)을 형성한다(도 3B, 도 4B). 해당 제 2 절연성 보호막(7)은 SiO2, Nb2O5 , Al2O3, ZrO2, TiO2 등의 절연막이다. 그 후, 광추출효율을 향상시키기 위해서 해당 보호막의 노출면을 RIE 등으로 요철형상을 형성할 수도 있다(도 5). 요철형성방법은, RIE나 습식에칭에 의해서 행함으로써 0.1㎛ 오더의 제어가 가능하게 된다. 상기 보호막의 볼록부형상은 단면이 사다리꼴, 삼각형, 반원형이다. 요컨대, 볼록부에 경사를 형성함으로써 난반사가 일어날 확률을 올리고 있다. 볼록부경사인 테이퍼각은 바람직하게는 30°이상 60°이하로 한다. 또한 보호막의 평면형상은 섬모양형상, 격자형상, 직사각형형상, 원형상, 다각형형상이다.
상기 제 2 절연성 보호막의 광추출면의 단면이 요철형상이면, 빛의 전반사에 의해 나오지 않는 빛을 요철면(광추출계면)에서 해당 빛의 각도를 바꿈으로써 빛을 투과시킬 수 있다. 그 때문에, 광추출효율은 보호막에 요철이 없는 경우에 비교해서 1.5배 이상이 된다. 상기 질화물 반도체 발광소자에 있어서의 보호막의 볼록부형상은 단면이 사다리꼴, 삼각형, 반원형으로 이루어지는 군으로부터 선택되는 적어도 1개이다. 또한, 각이 둥그스름한 모양이 있는 것으로 하면 난반사의 확률이 높아져서 더욱 광추출효율이 좋아진다. 오목부의 깊이는 0.2∼3㎛이고, 보다 바람직하게는 1.0㎛∼1.5㎛이다. 이 이유는 오목부 깊이가 0.2㎛보다 지나치게 얕으면 광추출 향상의 효과는 없고, 상기 3㎛보다 깊어지면 저항치는 변화가 없지만 보호막으로서의 기능을 다하지 않는다. 또한, 오목부의 형상을 환형상이나 다각형형상으로 뽑아낸 경우더라도 마찬가지로 저저항치를 유지하여 출력을 향상시킬 수 있다. 해당 요철형상을 질화물 반도체층상의 보호막에 형성함으로써, 전압을 올리는 일 없이 광추출효율의 향상이 가능하게 된다. 그 이유로서는, 질화물 반도체를 가공하여 얇게 하는 것은 아니기 때문에, 저항은 높아지지 않는다. 또한, 질화물 반도체에의 직접에칭에 의한 데미지도 없다. 또한, 질화물 반도체층에 요철가공하는 경우와 비교하여 보호막에 요철가공하는 경우는, RIE(반응성 이온에칭) 등의 에칭가공성이 좋은 재질을 선택함으로써 미세가공도 할 수 있다. 상기 단면형상으로 함으로써 효율적으로 난반사가 행하여진다. 바람직하게는 보호막은 GaN과의 굴절율차가 ±0.5인 범위이다. 이상으로 나타내는 구성에 의해, 보호막을 갖지 않는 것과 비교해서 전압을 올리는 일 없이, 광추출효율은 1.5배 이상이 된다. 또한 보호막에는 표면열화방지효과도 있다. 보호막이 절연성을 나타냄으로써, 칩화시의 다이싱 등에 의한 칩핑(chipping)시의 쇼트를 방지할 수 있다.
또한, 질화물 반도체소자를 다이싱 등으로 칩형상으로 분리를 한다.
도 18은 접합에 의해 지지기판을 사용한 1 실시형태와 종래의 사파이어기판을 사용한 질화물 반도체소자와의 전류출력특성을 나타낸 그래프이다. 지지기판을 사용한 질화물 반도체소자는 열저항이 낮기 때문에 2000mA 이상의 대전류를 흐르게 할 수 있고, 출력도 350mW 이상을 나타낸다. 이에 비하여, 종래의 사파이어기판을 사용한 질화물 반도체소자는 열저항이 높고 방열성이 나쁘기 때문에 고출력을 바랄 수 없다. 한편, 질화물 반도체소자, 전극 등에 있어서는 동일조건이다.
실시형태 1에 있어서의 다른 질화물 반도체 발광소자를 나타낸다. 지지기판상에 도전층, 제 1 전극, 질화물 반도체를 순차로 갖는다. 상기 질화물 반도체상에는 제 2 전극을 갖는다. 제 2 전극은 네 구석의 대각상에 패드전극형성영역을 형성하고, 또한 패드전극형성영역사이에도 그물코형상으로 제 2 전극을 형성하고 있다. 패드전극형성영역은 대각상의 2개소에 한하지 않고 네 구석 모두에 형성하더라도 좋다. 또한 제 1 전극과 제 2 전극은 상면에서 보면 겹치지 않는다. 또한, 상기 제 2 전극상에는 보호막을 갖는다. 해당 보호막은 제 2 전극의 패드전극형성영역 이외이면 질화물 반도체층상 뿐만 아니라, 제 2 전극상에도 형성하더라도 좋다. 제 2 전극을 그물코형상, 격자형상 등으로 발광범위의 전면에 형성함에 의해, 질화물 반도체층의 저항을 낮출 수 있다.
도 12A에 나타내는 질화물 반도체 발광소자를 단면(도 12B)에서 보면, 질화물 반도체(2)와 접하고 있는 제 1 전극(3)은 개구부가 있고, 해당 개구부에는 제 1 절연성 보호막(4)이 형성되어 있고, 해당 보호막(4)은 반사막(도시되어 있지 않음)과 2층 구조인 것이 바람직하다. 이 보호막(4)의 재료는 SiO2, Al2O3, ZrO2, TiO2 등의 단층막 또는 다층막을 사용한다. 절연성인 막을 구비함으로써 쇼트 등을 방지할 수 있기 때문에, 제품제조비율이나 신뢰성을 향상할 수가 있다. 상기 보호막 (4)에는 질화물 반도체(2)와 접하지 않는 측에 Al, Ag, Rh 등의 반사막(도시되어 있지 않음)을 500Å 이상 2000Å 이하의 막두께로 형성함으로써 가로방향으로 전파 하는 빛을 효율적으로 잘 추출할 수 있다.
상기에 나타내는 바와 같이, 페이스다운구조(n측이 표면)를 취하기 때문에 광추출효율이 좋아진다. 이것은 질화물 반도체층의 이면반사율이 높기 때문이다. 또, 대향전극구조이기 때문에 발광면적의 확대가 가능하게 된다. 또한, 본 발명에 사용하는 지지기판은 방열성이 향상한다. 도전성기판을 사용하면 1 와이어구조가 가능하다. 또한 본 실시형태는 레이저 다이오드에 대해서도 이용할 수가 있다.
상기 실시형태 1에 의해 얻어지는 질화물 반도체소자의 다른 구조를 이하에 나타낸다. 표면으로부터 본 도면을 나타낸다. 도 6은 대각선상에 제 2 전극을 갖는 타입이다. 제 1 전극으로서는 제 2 전극과 겹치지 않는 영역이면 특별히 형상이나 크기는 한정되지 않는다. 또한 제 2 전극은 2개소 이외에 네 구석 모두에 형성한 것이라도 좋다. 도 7에는 제 2 전극이 중앙으로 늘어난 타입을 나타낸다. 도 8에는 제 1 전극이 패드전극을 갖는 타입을 나타낸다. 도 9에 나타내는 타입은 제 1 전극을 광범위하게 형성하기 위해서 제 2 전극을 L자로 덮는 타입이다. 그 외에는 도 10에 나타내는 것과 같은 중앙부에 제 2 전극을 갖는 타입이 있다. 그 제 2 전극과 겹치지 않도록 바깥둘레에 제 1 전극을 형성하고 있다.
상기에 나타내는 바와 같이, 페이스다운구조(n측이 표면)를 취하기 때문에 광추출효율이 좋아진다. 또한, 대향전극구조이기 때문에 입구지름 대형화가 가능하게 된다. 또한, 기판의 선택에 의해 방열성이 향상한다. 또한, 도전성기판을 사용할 수 있기 때문에 1 와이어구조가 가능하다. 또한, 본 실시형태는 레이저 다이오드에 관해서도 이용할 수가 있다.
실시형태 2
이종(異種)기판(1)상에, 질화물 반도체를 제 2 도전형 질화물 반도체층, 발광층, 제 1 도전형 질화물 반도체층의 순차로 형성한다. 우선 RIE 등에 의해 부분적으로 표면을 에칭한다. 그 후, 산소를 포함하는 분위기속에서 열처리를 한다. 에칭되어있지 않은 면의 일부에 제 1 도전형 질화물 반도체층 표면과 오믹접촉을 얻을 수 있고, 반사율이 높은 제 1 전극을 패턴형성한다. 그리고, 제 1 전극이 형성되어 있지 않은 부분에 제 1 절연성 보호막을 형성한다. 해당 보호막의 재료는 SiO2 등을 사용할 수 있고, 또한 그들의 다층구조라도 좋다. 또한, 그 위에, Al 등의 고반사율의 금속막을 형성하더라도 좋다. 그 후, 웨이퍼전면 또는 에칭되어있지 않은 부분에 밀착층, 베리어층, 공정층(共晶層)으로 이루어지는 도전층을 성막한다. 도전층은 접합시에 공정시키는 것이다. 예를 들면, Ni-Pt-Au-Sn-Au, RhO-Pt-Au, RhO-Pt-Au-Sn-Au, Ti-Pt-Au-Sn-Au, Ti-Pt-Sn을 성막한다.
다른 한편, 금속막을 형성한 지지기판(11)을 준비한다. 이 지지기판의 금속막형성면과 상기 질화물 반도체층상에 형성한 제 1 전극면을 마주 하게 하여, 프레스하면서 열을 가한다. 그 후, 반응기판측에서 감삭, 에칭, 전자파조사, 혹은 이것들의 조합에 따른다. 전자파조사의 일례로서 엑시머레이저조사가 있다. 노출 후, 질화물 반도체를 CMP처리를 하여, 원하는 막을 노출시킨다. 이에 따라 데미지층의 제거나, GaN 두께의 조정, 표면의 면거칠기의 조정을 할 수 있다.
그 후, 제 2 도전형 질화물 반도체층의 노출면을 RIE 등의 에칭에 의해 단차(段差)가공을 한다. 그리고, 질화물 반도체층의 표면에 Ti-Al-Ni-Au, W-Al-W-Pt-Au 등에 의해 제 2 전극(6)을 형성한다. 또한, 제 2 전극(예를 들면 n형 전극)이외를 덮도록 SiO2, Al2O3, ZrO2, TiO2 등의 보호막을 질화물 반도체층의 노출면을 덮도록 형성한다. 그 후 다이싱 등에 의해 칩형상으로 분리를 한다. 본 실시형태에서 얻어지는 질화물 반도체소자의 특성은 실시형태 1과 동등하다.
발명의 실시의 형태 3
본 실시형태에 있어서의 질화물 반도체소자는 접합공정을 2번 행하는 것이다 (도 13). 지지기판상에 적어도 제 1 전극, 발광층을 갖는 질화물 반도체, 제 2 전극을 구비한 질화물 반도체 발광소자의 제조방법으로서, 제 1 기판상에 상기 발광층을 갖는 질화물 반도체를 성장시켜, 해당 질화물 반도체의 성장면에 제 2 기판을 접합하는 제 1 공정과, 그 후, 상기 제 1 기판을 제거시켜, 질화물 반도체층의 노출면을 형성하는 제 2 공정과, 그 후, 상기 질화물 반도체의 노출면에 단차를 형성하는 제 3 공정과, 그 후, 상기질화물 반도체층의 노출면에 제 1 전극을 통해 지지기판을 접합하는 제 4 공정과, 그 후, 상기 제 2 기판을 제거시키는 제 5 공정을 구비하고 있다.
상기 제 1 공정에서, 질화물 반도체층의 성장면에는 제 2 전극을 통해 제 2 기판을 접합한다. 상기 제 4 공정은, 지지기판과 질화물 반도체층과의 접합시에 제 1 전극을 합금공정에 의해서 형성한다. 질화물 반도체 발광소자가, 제 1 전극은 질화물 반도체와의 계면에 알루미늄을 갖고, 또한 해당 계면은 단차형상이다. 상기 제 1 전극은 공정층을 갖는다. 상기 제 1 전극과 상기 질화물 반도체층과의 계면단차는 0.1㎛ 이상이다.
본 실시의 형태에 있어서의 질화물 반도체 발광소자는, 지지기판상에 적어도 제 1 전극, 발광층을 갖는 질화물 반도체층, 제 2 전극을 구비한 질화물 반도체 발광소자로서, 상기 제 1 전극은 상기 질화물 반도체층과의 계면에 알루미늄을 갖고, 또한 해당 계면은 단차형상인 것을 특징으로 한다. 이와 같이, 상기 계면에 형성된 알루미늄은 발광소자로부터의 빛을 지지기판측에 투과시키는 일없이, 광추출면으로부터의 광추출효율을 향상시킬 수 있다. 또한, 알루미늄은 n형 질화물 반도체에 대하여 오믹접촉이 되기 때문에 전압저하가 가능하게 된다. 알루미늄을 질화물 반도체소자 계면에 형성하는 것은 GaN이나 AlN 등의 질화물기판이 양산되어 있지 않기 때문에, 곤란하였다. 본 발명에서는 접합기술을 2회 행함에 따라, 알루미늄을 상기 제 1 전극과의 계면에 형성하는 것이 가능하게 되었다. 또한, 해당 제 1 전극은 공정층을 갖고 있기 때문에, 지지기판과의 도전성을 얻는 효과가 있다. 제 1 전극이 알루미늄을 질화물 반도체와의 계면에 갖게 함으로써 고반사시킬 수 있다.
또한, 상기 제 1 전극과 상기 질화물 반도체층과의 계면을 단차형상으로 함으로써, 광추출효율을 향상시킬 수 있다. 이것은 빛의 전반사에 의해 본래 전반사각내로 들어가서 나오지 않은 빛을 상기 계면의 단차에 의해 해당 빛의 각도를 바꿈으로서 광추출시키는 것이다. 상기 계면의 단차가 있으면, 광추출효율은 계면에 단차가 없는 경우와 비교해서 1.5배 이상이 된다. 계면의 단차는 0.1㎛ 이상, 바 람직하게는 0.3㎛ 이상으로 한다.
상기 지지기판은 도전성을 나타냄으로써 대향전극구조를 갖는 질화물 반도체 발광소자가 된다. 상기 제 1 전극은 공정층을 형성하기 때문에, Pd, Au, Sn, In으로 이루어지는 군으로부터 선택되는 적어도 1개를 함유한다. 제 1 전극을 n측 전극으로 하면, 해당 p측 전극은 Al, Ag, Rh, Ni, Au, Pd로 이루어지는 군으로부터 선택되는 적어도 1개를 함유한다. 추출효율을 올리기 위해서 p전극은 Ag이나 Rh 등을 메쉬형상으로 형성한 것 또는 Ni 및/또는 Au박막 등 투광성을 갖는 재료로 한다. 이러한 재료를 사용하면 저저항화, 및 광추출효율을 향상시킬 수 있다.
상기 제 4 공정은, 지지기판과 질화물 반도체층과의 접합시에 제 1 전극을 합금공정에 의해서 접합하는 것을 특징으로 한다. 공정(共晶)에 의해 저온에서의 접합이 가능하게 되고, 또한 접착력도 강력하게 된다. 저온에서 접합함으로써 휘어짐의 완화효과를 갖는다.
지지기판/제 1 전극(공정층+알루미늄)/질화물 반도체와의 순차로 형성되어 있다.
상기 제 1 공정에서의 접합공정은, 질화물 반도체를 제 1 기판(사파이어, SiC, GaN 등)상에 n형 질화물 반도체층, 발광층, p형 질화물 반도체층의 순차로 형성한 후, 해당 p형 질화물 반도체층의 성장면에 제 2 기판을 가열압접에 의해 접합한다. 상기 제 1 공정에서, 질화물 반도체층의 성장면에는 제 2 전극을 통해 제 2 기판을 접합하는 것을 특징으로 한다. 여기서, 제 2 기판은 Cu-W, 인바재, 스텐레스 등으로서, 에폭시시트 등 비교적 저온에서 접착할 수 있는 재료로 접합한다. 제 2 기판을 질화물 반도체와 에폭시시트로 접합할 때에, 확산방지층을 사이에 끼우는 것이 바람직하다. 질화물 반도체측이 일시적인 프로텍트막으로서 도포된 레지스트와 제 2 기판측의 에폭시시트의 유기물질이 확산방지작용을 갖는 금속막을 통해 접합공정을 함으로써 후속공정에서의 제 2 기판 제거가 용이하게 된다. 확산방지작용을 갖는 금속막은 Ti 등이다. 다음에 제 2 공정이지만, 상기 제 1 기판을 연마, 레이저조사, 또는 케미컬 폴리시 등에 의해 제거함에 의해 n형 질화물 반도체층의 표면이 노출된다. 이 n형층의 표면에는, 다른 종류의 기판을 연마에 의해 제거함으로써 데미지층이 형성되지만, 케미컬 폴리시에 의해 해당 데미지층을 제거한다. 그 때문에 다른 종류의 기판을 제거한 것에 의한 특성저하는 억제된다. 다음에 제 3 공정으로서, 상기 질화물 반도체층의 노출면에 단차를 형성한다. 이 단차는 0.1㎛ 이상이다. 또한, 단차형성은 드라이에칭(RIE)이나 습식에칭으로 행함으로써 0.1㎛ 오더의 제어가 가능하게 된다. 다음에 제 4 공정으로서, 상기 질화물 반도체층이 노출하고 있는 단차면에 제 1 전극을 통해 지지기판을 형성한다. 상기 제 1 전극은, 상기 질화물 반도체층과의 계면에 알루미늄 또는 은을 갖는 것을 특징으로 한다. 또한 제 1 전극의 가장 표면에는 Sn, In을 포함하는 저융점 금속을 형성하는 것을 특징으로 한다. 상기 지지기판은 열전도성을 나타내는 것이 바람직하다. 지지기판의 접합조건은 지지기판에 Ti-Pt-Au, Ti-Pt-Pd로 이루어지는 군으로부터 선택되는 적어도 1개의 재료를 통해, 제 1 전극과 100℃∼500℃ 정도에서 열프레스를 하여 공정접합시킨다. 다음에 제 5 공정에서 상기 제 2 기판은 200℃ 이상의 가열로 접착력을 없애고, 또는 유기용제나 산용액으로 공정부를 녹이는 등에 의해서 접착층으로부터 제거시킴으로써 질화물 반도체 발광소자를 형성한다. 이상으로부터 상기 질화물 반도체 발광소자는 지지기판측으로부터 지지기판/Ti-Pt-AuSn, Ti-Pt-PdSn 등/제 1 전극/질화물 반도체/제 2 전극으로 이루어지는 구조로 한다.
이하에 본 실시형태 3에 관한 질화물 반도체 발광소자의 제조공정을 각 공정마다 도면을 사용하여 나타낸다.
(제 1 공정)
우선, 제 1 기판(101)상에 질화물 반도체(102)를 성장시킨다(도 13A). 그 후, 질화물 반도체층을 에칭한다(도 13B). 이 에칭은 질화물 반도체층의 갈라짐방지 및 칩분리를 쉽게 하기 위해서이고, n형 질화물 반도체를 노출시킨다. 또한, 에칭후의 질화물 반도체는 막두께 1㎛ 이상 남김으로써, 제 1 기판 제거시에 갈라짐이 발생하는 것을 억제할 수가 있다. 다음에, 상기 질화물 반도체(102)의 에칭되어있지 않은 영역에 제 2 전극(p측 전극)(103)을 형성한다(도 13C). 그 후, 해당 질화물 반도체(102)상에 제 2 기판(105)을 접합한다(도 13D). 제 2 기판(105)을 접합하는 접착층(104)으로는 에폭시수지, 폴리아미드수지 등의 고분자재료나 레지스트를 사용하고, 열프레스에 의해서 접합한다. 열프레스는 100℃∼200℃에서 한다.
상기 제 2 기판(105)은 후속공정에서 제거하기 때문에, 그 때까지 평탄도, 강도를 갖고 있으면 좋고 재질은 특별히 한정되지 않지만, 바람직하게는 열팽창계수가 제 1 기판과 가까운 값을 나타내는 것으로 한다. 이것은 제 4 공정에서 접합 시에 열팽창차가 생기지 않도록 하는 이유에 의한다. 또한, 간단히 제거 가능한 것이 바람직하고, Cu-W, W, Mg, 코발트재, 인바재, 폴리이미드계 수지, 폴리에스테르계 수지, 에폭시계 수지 등이 있다. 또한, 제 2 전극은, 상기 활성층의 면적 S(㎛2)로 하고, 해당 제 2 전극의 바깥둘레길이의 합을 L(㎛)로 하면, L/S ≥0.02 이다. 이 범위로 함으로써, 광추출효율은 1.2배 이상을 나타낸다. 또한, 제 2 전극에는 Ni, Co, Fe, Ti, Cu, Rh, Au, Ru, W, Zr, Mo, Ta, Pt, Ag 및 이들의 산화물, 질화물로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어진다.
(제 2 공정)
다음에, 제 1 기판을 제거시켜, 질화물 반도체(102)의 노출면을 형성한다(도 13E). 제 1 기판(101)은 연마나 엑시머레이저조사에 의해서 제거된다. 제 1 기판을 제거한 상기 질화물 반도체(102)의 노출면은 더욱 케미컬 폴리시에 의해 평탄면을 형성시킨다.
(제 3 공정)
다음에, 상기 질화물 반도체층의 노출면에 단차를 형성한다(도 13F). 여기서, 단차란 계면단차가 0.1㎛ 이상이고, 단차형상은 테이퍼형상이나 역테이퍼형상이다. 또한, 상기 단차형상의 평면형상의 패턴은 스트라이프형상, 격자형상, 섬모양형상, 원형상의 볼록부 및/또는 오목부를 갖는 것으로, 직사각형형상, 빗형상, 메쉬형상으로부터 선택할 수 있다. 예를 들면, 원형상의 볼록부를 형성하면, 해당 원형상 볼록부의 지름폭은 5㎛ 이상, 오목부 홈의 간격은 3㎛ 이상으로 한다. LED 광의 추출효율을 향상시키기 위해서는 상기 단차를 갖는 것이 효과적이고, 또한 광반사율이 높은 알루미늄을 후속공정에서 계면에 사이에 끼움으로써 단차를 갖지 않는 질화물 반도체 발광소자에 비교해서 광추출효율이 1.5배 이상을 실현할 수 있다.
(제 4 공정)
다음에, 상기 단차형성면에 제 1 전극(106)을 형성하고(도 14A), 다음에 지지기판(111)을 접합한다(도 14B). 접합방법으로서는, AuSn계, PdSn계, InPd계 등의 메탈라이즈재료를 표면에 형성한 지지기판(111)과, 표면에 제 1 전극(106)을 형성한 질화물 반도체(102)를 마주하게 하여, 프레스를 하면서 열을 가한다. 접합면에는 도전층(113)이 형성된다. 이 때의 접합온도는 120℃ 이상, 바람직하게는 150℃ 이상, 300℃ 이하이다. 상기 제 1 전극은, 상기 질화물 반도체층과의 계면에 알루미늄을 갖는다. 또한, 지지기판(8)은, 제 1 전극과 합금공정에 의해서 접합되기 때문에 제 1 전극(106)의 표면에는 Sn, In 등의 공정(共晶)시키기 위한 금속을 형성한다. 또한, 알루미늄과 공정시키기 위한 금속과의 합금화를 방지하기 위해서, Pt, W, Ni, Ti 등의 고융점 금속으로 이루어지는 베리어층을 형성하더라도 좋다.
상기 제 1 전극(106)으로서는, Al-Pt-Sn, Al-W-In 등이 된다. 해당 제 1 전극은 토탈 막두께를 500000Å 이하로 한다. 또한, 알루미늄의 막두께는 500 이상 10000Å 이하로 한다. 알루미늄은 상기 막두께 범위이면 2회의 접합공정 후에도 칩내에서 균일한 막두께가 된다. 예를 들면, 상기 제 1 전극(106)의 막두께는 2000Å-2000Å-30000Å이 된다.
AlN을 지지기판으로 하면 절연성 기판이기 때문에 프린트기판 등의 회로상에 칩을 얹을 때에 유리하다. 또한 Si를 사용하는 이점은 염가로 칩화하기 쉬운 점이다. 지지기판의 바람직한 막두께로서는 50∼500㎛ 이다. 상기 범위로 지지기판을 얇게 함으로써 방열성이 좋아진다. 상기 지지기판의 접합면에는 후속공정에서 공정(共晶)에 의해 합금화되는 밀착층, 베리어층, 공정층을 구비한 구조가 바람직하다. 예를 들면, Ti-Pt-Au, Ti-Pt-Pd, 또는 Ti-Pt-AuSn, W-Pt-Sn, RhO-Pt-Sn, RhO-Pt-Au, RhO-Pt-(Au, Sn) 등의 금속막이다. 또한, 접합의 표면금속은 지지기판측과 질화물 반도체층측이 다른 것이 바람직하다. 이 이유는 저온에서 공정(共晶)이 가능하고, 공정후의 융점이 오르기 때문이다.
(제 5 공정)
그 후, 제 5 공정에서, 제 2 기판(105)을 제거한다(도 14C). 이것은 접합시보다도 높은 온도로 가열한다. 200℃ 이상으로 가열하면 접합(접착)력이 저하하기 때문에, 제 2 기판(5)은 접착층(4)과 동시에 제거된다. 이 방법은 에폭시계 수지를 사용한 접착을 제거하는데 유효하다. 또한, 아세톤이나 N-메틸-2-피롤리돈 등의 유기용제로 접착층을 용해할 수도 있다. AuSn 등을 사용하여 공정시키고 있는 경우에는, 산에 침지하여 접합부를 용해시켜 분리시킨다. 이들의 방법은 연마와 조합해서도 사용할 수 있다.
제 2 기판을 제거 후, 질화물 반도체층의 노출면에 절연성 보호막(107)을 성막한다(도 14D). 다음에, 보호막의 개구부에 패드전극을 형성한다(도 15A). 그 후, 다이싱에 의해 칩화함으로써 질화물 반도체 발광소자로 한다. 상기 제 1 전극은 n측 전극으로 하였지만, 본 발명은 이에 한정되지 않는다. 지지기판을 사용한 질화물 반도체소자는 열저항이 낮기 때문에 2W 이상의 대전력을 투입할 수가 있고, 출력도 200mW 이상을 나타낸다. 이상에 나타내는 본 실시형태에 의해, 전압을 올리는 일없이, 광추출효율이 양호한 LED소자를 제조할 수 있다. 이에 비하여, 종래의 사파이어기판을 사용한 질화물 반도체소자는 열저항이 높고 방열성이 나쁘기 때문에 고출력이 바람직하지 않다.
실시형태 3에 있어서의 상기 이외의 질화물 반도체 발광소자를 나타낸다. 지지기판상에 제 1 전극, 질화물 반도체층을 순차로 갖는다. 상기 질화물 반도체층상에는 제 2 전극을 갖는다. 제 2 전극은 광추출면상에 그물코형상으로 형성되어 있다(도 16). 개구부의 면적은 1∼100㎛2 이다. 또한, 제 2 전극은 네 구석의 대각상에 패드전극형성영역을 형성하고 있다. 패드전극형성영역은 대각상의 2개소에 한정하지 않고 네 구석 전부에 형성하더라도 좋다. 상기 지지기판이 절연성 기판으로서, 동일면상에서 양 전극을 형성하는 구조가 된다(도 17). 또한, 상기 제 2 전극상에는 SiO2, Al2O3, ZrO2, TiO2, Nb2 O5, Ta2O5 등의 단층막 또는 다층막으로 이루어지는 보호막을 갖는 것이 바람직하다. 이 절연막은 단층막 또는 다층막이다. 보호막에는 표면열화방지효과도 있다. 또한 상기 보호막은 절연성을 나타내는 것을 특징으로 한다. 보호막이 절연성을 나타냄으로써, 칩화시의 다이싱 등에 의한 칩핑시의 쇼트를 방지할 수 있다. 절연막을 구비함으로써 쇼트 등을 방지할 수 있 기 때문에, 제품제조비율이나 신뢰성을 향상할 수가 있다. 제 2 전극을 그물코형상, 격자형상 등으로 발광범위의 전면(全面)에 형성함에 의해, 질화물 반도체층의 저항을 낮출 수 있다.
상기에 나타내는 제조방법에 의해서, 제 1 전극과 질화물 반도체층과의 계면에 반사율이 높은 알루미늄을 형성하는 것을 실현할 수 있다. 그 때문에, 광추출효율이 향상한다. 또한, 대향전극구조이기 때문에 발광면적의 확대가 가능하게 된다. 또한, 본 발명에 사용하는 지지기판은 방열성이 향상한다. 도전성 기판을 사용하면 1 와이어구조가 가능하다. 또한 본 실시형태는 레이저 다이오드에 대해서도 이용할 수가 있다.
제 2 전극(106)과 반도체(102)와의 계면에 요철부를 갖는 반도체 발광장치에 있어서, 상기 제 2 전극은 오목부의 바닥면 및/또는 경사면에 반사거울을 형성하고 있는 것을 특징으로 한다(도 15B). 해당 반사거울은 상술한 반사작용을 갖는 재료이다. 반사거울에 의해서 상기 계면에서의 광산란을 적극적으로 할 수 있어, 광추출효율이 향상된다.
실시예
이하에 본 발명의 여러 가지 실시예를 나타내지만, 본 발명은 이에 한정되지 않는다.
[실시예 1]
이하, 실시예 1의 LED소자의 제조방법에 대해서 설명한다. 우선, 사파이어 (C면)로 이루어지는 이종(異種)기판(1)을 MOVPE의 반응용기내에 세트하고, 수소를 흘리면서, 기판의 온도를 1050℃까지 상승시켜, 기판의 클리닝을 한다.
(버퍼층)
계속해서, 온도를 510℃까지 내리고, 캐리어가스에 수소, 원료가스에 암모니아와 TMG(트리메틸갈륨), TMA(트리메틸알루미늄)를 사용하여, 기판(1)상에 Al0.25Ga0.75N으로 이루어지는 버퍼층을 약 100옹스트롬의 막두께로 성장시킨다.
(제 2 도전형 질화물 반도체층)
버퍼층 성장 후, 제 1 도전형 질화물 반도체층을 이하의 순차로 성장시킨다. 우선, TMG만을 정지하고, 온도를 1050℃까지 상승시킨다. 1050℃가 되면, 마찬가지로 원료가스에 TMG, 암모니아가스를 사용하여, 언도프(undope) GaN층(103)을 1.5㎛의 막두께로 성장시킨다. 계속해서 1050℃에서, 마찬가지로 원료가스에 TMG, 암모니아가스, 불순물가스에 실란가스를 사용하여, Si를 4.5 ×1018/㎤ 도프한 GaN으로 이루어지는 n형 콘택트층을 2.25㎛의 막두께로 성장시킨다. 이 n형 콘택트층의 막두께는 2∼30㎛이면 좋다.
다음에 실란가스만을 정지하고, 1050℃에서, TMG, 암모니아가스를 사용하여, 언도프(undope) GaN 층을 3000옹스트롬의 막두께로 성장시키고, 계속해서 동일온도에서 실란가스를 추가하여 Si를 4.5 ×1018/㎤ 도프한 GaN층을 300옹스트롬의 막두께로 성장시키고, 더욱 계속해서 실란가스만을 정지하고, 동일온도로 언도프 GaN층을 50옹스트롬의 막두께로 성장시켜, 3층으로 이루어지는 총 막두께 3350옹스트롬으로 한다. 이상을 제 2 도전형 질화물 반도체층으로 한다.
다음에, 같은 온도에서, 언도프 GaN층을 40옹스트롬 성장시키고, 다음에 온도를 800℃, TMG, TMI, 암모니아를 사용하여, 언도프 In0.13Ga0.87N층을 20옹스트롬 성장시킨다. 이들의 조작을 반복하여, 교대로 10층씩 적층시키고, 마지막으로 GaN층을 40옹스트롬 성장시켜 형성되는 초격자구조층을 640옹스트롬의 막두께로 성장시킨다.
다음에, 언도프 GaN으로 이루어지는 장벽층을 200옹스트롬의 막두께로 성장시키고, 계속해서 온도를 800℃, TMG, TMI, 암모니아를 사용하여 언도프 In0.4Ga0.6N으로 이루어지는 우물층을 30옹스트롬의 막두께로 성장시킨다. 그리고 장벽+우물+장벽+우물‥‥+장벽의 순서로 장벽층을 5층, 우물층을 4층, 교대로 적층하여, 총 막두께 1120옹스트롬의 다중양자우물구조로 이루어지는 활성층을 성장시킨다. 또, 활성층과, 활성층의 아래(기판측)에 적층되어 있는 n측 제 2 다층막은 어느 것이나, GaN층 및 InGaN층의 적층체에 의해서 형성되어 있지만, 활성층에 포함되는 InGaN층의 조성이 In0.4Ga0.6N 이다.
(제 1 도전형 질화물 반도체층)
다음에, 온도 1050℃에서 TMG, TMA, 암모니아, Cp2Mg(시클로펜타디에닐마그네슘)를 사용하여, Mg를 1 ×1020/㎤ 도프한 p형 Al0.2Ga0.8N층을 40옹스트롬의 막두 께로 성장시키고, 계속해서 온도를 800℃, TMG, TMI, 암모니아, Cp2Mg를 사용하여 Mg를 1 ×1020/㎤ 도프한 In0.03Ga0.97N층을 25옹스트롬의 막두께로 성장시킨다. 이들 조작을 반복하여, 교대로 5층씩 적층하고, 마지막으로 상기 p형 Al0.2Ga0.8N층을 40옹스트롬의 막두께로 성장시킨 초격자구조의 다층막을 365옹스트롬의 막두께로 성장시킨다.
계속해서 1050℃에서, TMG, 암모니아, Cp2Mg를 사용하여, Mg를 1 ×1020/㎤ 도프한 p형 GaN으로 이루어지는 p형 콘택트층을 1200옹스트롬의 막두께로 성장시킨다.
반응종료 후, 온도를 실온까지 내리고, 또한 질소분위기중, 웨이퍼를 반응용기내에서, 700℃에서 어닐링을 하여, p형층을 더욱 저저항화한다.
어닐링 후, 웨이퍼를 반응용기로부터 추출하여, 제 1 전극으로서 p형 전극을 형성한다. p형 전극에는 Rh를 2000Å으로 성막한다. 그 후, 오믹 어닐을 600℃에서 행한 후, 제 2 절연성 보호막 SiO2를 막두께 0.3㎛로 형성한다. 그 후, 도전층 (5)을 형성하기 위해서 밀착층, 베리어층, 공정층을 Ti-Pt-Au-Sn-Au의 순차로 막두께 2000Å-3000Å-3000Å-30000Å-1000Å로 형성한다.
다른 한편, 지지기판(11)을 준비한다. 막두께가 200㎛이고 Cu 15%, W 85%로 이루어지는 지지기판의 표면에 도전층을 Ti-Pt-Pd의 순차로 막두께2000Å-3000Å-12000Å으로 형성한다.
다음에 상기 제 1 전극인 p형 전극 및 제 2 절연성 보호막상에 형성된 도전 층(5)과 지지기판의 금속막형성면을 접합한다. 히터설정온도를 280℃로 하여 프레스압력을 가한다. 여기서 공정(共晶)을 할 수 있다. 그 후, 연삭에 의해서 사파이어기판을 제거 후, 노출한 후, 제 2 도전형 질화물 반도체층의 노출면인 n형 콘택트층을 연마하여 면거칠기를 없앤다.
다음에 RIE장치에 의해, SiO2 마스크로 GaN을 칩형상으로 분리를 한다. 다음에 상기 n형 콘택트층상에 제 2 전극(6)인 n형 전극을 Ti-Al-Ti-Pt-Au의 순차로 막두께 100Å-2500Å-1000Å-2000Å-6000Å으로 형성한다. 그 후, 지지기판을 100㎛까지 연마한 후, 지지기판의 이면에 Ti-Pt-Au를 1000Å-2000Å-3000Å으로 성막한 후, 다이싱을 한다. 이상에서 얻어지는 LED소자는 사이즈가 1mm ×1mm이고, 순방향전류 20mA에서, 460nm의 청색발광을 나타내고, 출력 4mW, Vf는 2.9V이다.
[실시예 2]
실시예 1에 있어서, 제 1 전극인 p형 전극을 Ag로 형성한다. 상기 p형 전극의 막두께는 2000Å이고, 다른 조건은 실시예 1과 마찬가지로 한다. 이상에 의해서 얻어지는 LED소자는 출력 6mW, Vf는 3.3V이다.
[실시예 3]
실시예 1에 있어서, 막두께가 200㎛이고 Cu 50%, Mo 50%로 이루어지는 지지기판을 사용한다. 그 밖의 조건은 실시예 1과 마찬가지로 한다. 이상에 의해서 얻어지는 LED소자는 출력 4mW, Vf는 2.9V이다.
[실시예 4]
상기 실시예 1에 있어서, n형 전극을 형성 후, 노출하고 있는 n형 콘택트층의 표면에 스트라이프형상으로 요철형성을 한다. 오목부의 깊이는 1.5㎛로 하고, 오목부 폭을 3㎛, 볼록부 폭을 3㎛로 한다. 그 밖의 조건은 마찬가지로 한다. 이 딤플가공에 의해 순방향전류 20mA에서 출력 5.4mW, Vf는 3.18V이다. 순방향전류 100mA에서 출력 21.3mW, Vf가 3.44이었다.
[실시예 5]
상기 실시예 1에 있어서, n형 전극을 형성 후, 노출하고 있는 n형 콘택트층의 표면에 요철형성을 한다. 볼록부의 평면형상을 육각형으로 한다. 볼록부 폭은 8㎛, 오목부 폭은 2㎛, 오목부의 깊이가 1.5㎛로 형성을 한다. 그 밖의 조건은 마찬가지로 한다. 이 딤플가공에 의해, 순방향전류 20mA에서 출력 6mW, Vf는 3.29V이다. 또한 순방향전류 20mA에서 출력 23.4mW, Vf가 3.52이었다.
[실시예 6]
상기 실시예 1에 있어서, n형 전극을 형성 후, 노출하고 있는 n형 콘택트층의 표면에 요철형성을 한다. 오목부를 빼내어, 해당 오목부의 평면형상을 육각형으로 한다. 볼록부 폭은 2㎛, 오목부 폭은 8㎛, 오목부의 깊이가 1.5㎛로 형성을 한다. 그 밖의 조건은 마찬가지로 한다. 이 딤플가공에 의해, 순방향전류 20mA에서 출력 6.1mW, Vf는 3.1V이다. 또한 순방향전류 20mA에서 출력 24.7mW, Vf가 3.41이었다.
[실시예 7]
실시예 1에 있어서, p형 전극의 개구부로서 질화물 반도체의 노출면에 제 1 절연성 보호막 SiO2를 막두께 0.3㎛로 형성한다. 또한, 해당 절연막상에는 반사막인 Al을 500Å로 형성한다.
또한, n형 전극인 제 2 전극을 형성 후, 제 2 절연성 보호막을 ZrO2(굴절율 2.2)로 막두께 1.5㎛로 성막한다. 또한 해당 보호막을 3㎛ 간격으로 요철형성한다. 볼록부의 평면형상은 원형으로 하고, 오목부의 깊이는 1.0㎛로 한다. 그 후, 지지기판을 100㎛까지 연마한 후, 다이싱을 함으로써 LED소자로 한다. 이상에서 얻어지는 LED소자는 사이즈가 1mm ×1mm로서, 순방향전류 20mA에서, 460nm의 청색발광을 나타내고, 출력 6mW, Vf는 2.9이다. 또한, 본 실시예의 LED소자는 광추출효율은 보호막에 요철이 없는 것과 비교해서 1.5배가 된다.
[실시예 8]
실시예 7에 있어서, 보호막 ZrO2의 볼록부를 테이퍼각 60°형상으로 한다. 그 밖의 조건은 마찬가지로 한다. 출력, Vf 모두 동등한 특성을 얻을 수 있다. 또한, 본 실시예의 LED소자는 광빛추출효율은 보호막에 요철이 없는 것과 비교해서 1.5배가 된다.
[실시예 9]
실시예 7에 있어서, 제 2 절연성 보호막을 Nb2O5(굴절율 2.4)로 막두께 1.5㎛로 성막한다. 또한 해당 보호막을 3㎛ 간격으로 요철형성한다. 볼록부의 평면형상은 원형이고, 오목부의 깊이는 1.0㎛로 한다. 다른 조건은 실시예 1과 마찬가지로 한다. 이상에 의해서 얻어지는 LED소자는 출력, Vf 모두 동등한 특성을 얻을 수 있다. 또한, 본 실시예의 LED소자는 광추출효율은 보호막 Nb2O5에 요철이 없는 것과 비교해서 1.5배 이상이 된다.
[실시예 10]
실시예 7에 있어서, 제 2 절연성 보호막을 TiO2(굴절율 2.7)로 막두께 1.5㎛로 성막한다. 또한 해당 보호막을 3㎛ 간격으로 요철형성한다. 볼록부의 평면형상은 원형으로서, 오목부의 깊이는 1.0㎛로 한다. 다른 조건은 실시예 1과 마찬가지로 한다. 이상에 의해서 얻어지는 LED소자는 출력, Vf 모두 동등한 특성을 얻을 수 있다. 또한, 본 실시예의 LED소자는 광추출효율은 보호막 TiO2에 요철이 없는 것과 비교해서 1.5배 이상이 된다.
[실시예 11]
이종(異種)기판으로서, 사파이어(C면)로 이루어지는 기판을 사용하여, MOCVD 반응용기내에서 수소분위기중, 1050℃에서 표면의 클리닝을 행하였다. 버퍼층: 계속해서, 수소분위기중, 510℃에서 암모니아와 TMG(트리메틸갈륨)을 사용하여, 기판상에 GaN으로 이루어지는 버퍼층(2)을 약 200Å의 막두께로 성장시켰다. 고온성장층: 버퍼층 성장 후, TMG만을 정지하고, 온도를 1050℃까지 상승시키고, 1050℃가 되면, 원료가스로 TMG, 암모니아를 사용하여, 언도프 GaN으로 이루어지는 고온성장의 질화물 반도체를 5㎛의 막두께로 성장시켰다. 다음에, 1050℃에서 TMG, TMA, 암모니아, 실란을 사용하여, Si를 5 ×1017/㎤ 도프한 n형 Al0.07Ga0.93N으로 이루어지 는 n형 클래드층(5)을 3㎛의 막두께로 형성하였다.
다음에, 온도를 800℃로 하고, 원료가스로 TMI(트리메틸인듐), TMG, TMA를 사용하여, Si 도프의 Al0.1Ga0.9N으로 이루어지는 장벽층, 그 위에 언도프 In0.03Al0.02Ga0.95N으로 이루어지는 우물층을, 장벽층①/우물층①/장벽층②/우물층②/장벽층③의 순서로 적층하였다. 이 때, 장벽층①을 200Å, 장벽층②와 ③을 40Å, 우물층①과 ②를 70Å의 막두께로 형성하였다. 활성층은, 총 막두께 약 420Å의 다중양자우물구조(MQW)로 된다.
다음에, 수소분위기중, 1050℃에서 TMG, TMA, 암모니아, Cp2Mg(시클로펜타디에닐마그네슘)을 사용하고, Mg를 1 ×1020/㎤ 도프한 Al0.2Ga0.8N으로 이루어지는 p형 클래드층(7)을 600Å의 막두께로 성장시켰다. 계속해서, p형 클래드층상에, TMG, TMA, 암모니아, Cp2Mg를 사용하여, Mg를 1 ×1019/㎤ 도프한 Al0.07Ga0.93 N으로 이루어지는 제 2 p형 콘택트층을 0.1㎛의 막두께로 성장시키고, 그 후, 가스의 유량을 조정하여 Mg를 2 ×1021/㎤ 도프한 Al0.07Ga0.93N으로 이루어지는 제 2 p형 콘택트층을 0.02㎛의 막두께로 성장시켰다.
성장 종료 후, 질소분위중, 웨이퍼를 반응용기내에서, 700℃에서 어닐링을 하여, p형층을 더욱 저저항화하였다. 어닐링 후, 웨이퍼를 반응용기로부터 추출하여, p형 콘택트층 위에 Rh막을 막두께 2000Å로 형성하여 제 1 전극인 p전극으로 하였다. 그 후, 오움아닐을 600℃에서 행한 후, p전극 이외의 노출면에 제 1 절연성 보호막 SiO2를 막두께 0.3㎛로 형성하였다.
다음에, p전극의 위에, Ni-Pt-Au-Sn-Au의 다층막을 도전층으로 하여, 막두께 2000Å-3000Å-3000Å-30000Å-1000Å로 형성하였다. 여기서, Ni는 밀착층, Pt는 베리어층, Sn은 제 1 공정(共晶)형성층, 그리고 Pt와 Sn의 사이의 Au층은, Sn이 베리어층으로 확산하는 것을 방지하는 역할을 달성하고, 가장 바깥층의 Au층은 밀착성을 향상시키는 역할을 달성한다.
한편, 지지기판으로서, 막두께가 200㎛이고, Cu 30%와 W 70%의 복합체로 이루어지는 금속기판을 사용하여, 그 금속기판의 표면에, Ti로 이루어지는 밀착층, Pt로 이루어지는 베리어층, 그리고 Au로 이루어지는 지지기판측의 도전층을, 이 순서로, 막두께 2000Å-3000Å-12000Å로 형성하였다.
다음에, 도전층의 형성면을 대향시킨 상태에서, 질화물 반도체소자와 지지기판을, 히터온도를 250℃에서 프레스가압하여 가열압접하였다. 이에 따라, 도전층은 서로 확산시켜 공정을 형성시켰다. 그 후, 연삭에 의해서 사파이어기판을 제거한 후, 노출한 버퍼층 또는 고온성장층을 연마하여, n형 클래드층의 AlGaN층이 노출할 때까지 더욱 연마하여, 면거칠기를 없앴다.
다음에, n형 클래드층의 표면을 폴리싱한 후, n형 클래드층상에, Ti-Al-Ti-Pt-Au로 이루어지는 다층전극을, 막두께 100Å-2500Å-1000Å-2000Å-6000Å로 형성하여 제 2 전극인 n전극으로 하였다. 그 후, 지지기판을 100㎛까지 연마한 후, 지지기판의 이면에 p전극용 패드전극으로 하여, Ti-Pt-Au로 이루어지는 다층막을 1000Å-2000Å-3000Å로 성막하였다. 다음에, 다이싱에 의해 소자를 분리하였다.
얻어진 LED소자는, 사이즈가 lmm ×1mm이고, 순방향전류 20mA에서, 373nm의 자외발광을 나타내고, 출력은 4.2mW, Vf는 3.47V이었다.
[실시예 12]
이종(異種)기판의 제거에 있어서, 연마법 대신에 레이저조사법을 사용한 것 이외는, 실시예 11과 마찬가지의 조건에 의해 행하였다.
사파이어기판의 하지층측의 반대면에서, 파장 248nm의 KrF 엑시머레이저를 사용하여, 출력 600J/㎠에서, 레이저광을 1mm ×50mm의 선형상으로 하여 상기의 반대면 전면(全面)을 스캔하여 레이저를 조사하였다. 레이저조사에 의해 하지층의 질화물 반도체를 분해하여, 사파이어기판을 제거하였다.
얻어진 LED소자는, 순방향전류 20mA에서, 발광피크파장이 373nm이고, Vf는 3.47V, 발광출력은 4.2mW이었다. 또한, 실시예 l과 비교하여, 사파이어기판을 연마할 필요가 없기 때문에, 제조에 필요한 시간을 대폭 단축할 수가 있었다. 종래의 소자에 비교하여, 발광출력이 크게 향상하였다.
[실시예 13]
실시예 11과 같은 조건에 의해, 질화물 반도체소자를 제작하였다. 또한, 형광물질로서 YAG를 함유한 SiO2를 코팅층으로서 질화물 반도체소자의 전면(全面)에 형성하였다.
이에 따라, 백색을 나타내고, 자기흡수(自己吸收)가 적고, 변환효율이 높은 질화물 반도체 발광소자를 얻을 수 있었다.
[실시예 14]
실시예 13과 같은 조건에 의해, 질화물 반도체소자를 제작하였지만, 본 실시예에서는 도전성 기판상에 복수의 질화물 반도체소자를 도트형상 등으로 배열시켜 형성하였다. 이 복수의 질화물 반도체소자를 일부에 노출면을 설치하여, 패키징하였다. 또한 노출면에 형광물질로서 YAG를 함유한 SiO2를 코팅층으로서 형성하였다.
이에 따라, 백색을 나타내는 질화물 반도체소자가 여러 개 배열하여, 큰 면적에서 백색발광하는 질화물 반도체 발광장치가 되었다. 이것은, 조명용의 광원으로서 이용 가능하다.
[실시예 15]
이종(異種)기판으로서, 사파이어(C면)로 이루어지는 기판을 사용하여, MOCVD 반응용기내에서 수소분위기중, 1050℃에서 표면의 클리닝을 행하였다.
계속해서, 수소분위기중, 510℃에서 암모니아와 TMG(트리메틸갈륨)를 사용하여, 기판상에 GaN으로 이루어지는 버퍼층(2)을 약 200Å의 막두께로 성장시켰다. 버퍼층 성장 후, 제 2 도전형 질화물 반도체층으로서 TMG만을 정지하고, 온도를 1050℃까지 상승시키고, 1050℃가 되면, 원료가스에 TMG, 암모니아를 사용하여, 언도프 GaN으로 이루어지는 고온성장의 질화물 반도체를 5㎛의 막두께로 성장시켰다. 다음에, 1050℃에서 TMG, TMA, 암모니아, 실란을 사용하여, Si를 1 ×1019/㎤ 도프 한 n형 Al0.1Ga0.9N으로 이루어지는 n형 클래드층(5)을 2.5㎛의 막두께로 형성하였다.
다음에, 온도를 900℃로 하고, 원료가스에 TMI(트리메틸인듐), TMG, TMA를 사용하여, Si를 1 ×1019/㎤ 도프한 Al0.08Ga0.92N으로 이루어지는 장벽층, 그 위에 언도프 In0.01Ga0.99N으로 이루어지는 우물층을, 장벽층①/우물층①/장벽층②/우물층②/장벽층③/우물층③/장벽층④의 순서로 적층하였다. 이 때, 장벽층①과 ②와 ③과 ④를 각각 370Å, 우물층①과 ②와 ③을 각각 80Å의 막두께로 형성하였다. 장벽층④만 언도프로 하였다. 활성층은, 총 막두께 약 1700Å의 다중양자우물구조 (MQW)가 된다.
다음에, 제 1 도전형 질화물 반도체층을 형성한다. 수소분위기중, 1050℃에서 TMG, TMA, 암모니아, Cp2Mg(시클로펜타디에닐마그네슘)를 사용하여, Mg를 1 ×1020/㎤ 도프한 Al0.2Ga0.8N으로 이루어지는 p형 클래드층(7)을 370Å의 막두께로 성장시켰다. 계속해서, p형 클래드층상에, TMG, TMA, 암모니아, Cp2Mg를 사용하여, Mg를 1 ×1019/㎤ 도프한 Al0.07Ga0.93N층을 0.1㎛의 막두께로 성장시키고, 그 후, 가스의 유량을 조정하여 Mg를 2 ×1021/㎤ 도프한 Al0.07Ga0.93N층을 0.02㎛의 막두께로 성장시켰다.
성장 종료 후, 질소분위중, 웨이퍼를 반응용기내에서, 700℃에서 어닐링을 하여, p형층을 더욱 저저항화하였다.
어닐링 후, 웨이퍼를 반응용기로부터 추출하여, 제 1 도전형 질화물 반도체층의 가장 표면인 상기 Al0.07Ga0.93N층상에 Rh막을 막두께 2000Å으로 형성하여 p전극으로 하였다. 그 후, 오믹어닐을 600℃에서 행한 후, p전극 이외의 노출면에 제 1 절연성 보호막 SiO2를 막두께 0.3㎛로 형성하였다.
한편, 지지기판으로서, 막두께가 200㎛이고, Cu 30%와 W 70%의 복합체로 이루어지는 기판을 사용하여, 그 표면에, Ti로 이루어지는 밀착층, Pt로 이루어지는 베리어층, 그리고 Pd로 이루어지는 지지기판측의 도전층을, 이 순서로, 막두께 2000Å-3000Å-12000Å으로 형성하였다.
다음에, 도전층끼리를 대향시킨 상태로, 질화물 반도체소자와 지지기판을, 히터온도를 250℃에서 프레스가압하여 가열압접하였다. 이에 따라, 도전층을 서로 확산시켜 공정(共晶)을 형성시켰다.
다음에, 지지기판을 접합한 후, 사파이어기판의 하지층(下地層)측의 반대면으로부터, 파장 248nm의 KrF 엑시머레이저를 사용하여, 출력 600J/㎠에서, 레이저광을 1mm ×50mm의 선형상으로 하여 상기의 반대면 전면(全面)을 스캔하여 레이저를 조사하였다. 레이저조사에 의해 하지층의 질화물 반도체를 분해하여, 사파이어기판을 제거하였다. 또한, n형 Al0.1Ga0.9N으로 이루어지는 n형 클래드층의 나머지 막두께가 2.2㎛ 정도가 될 때까지 연마하여 면거칠기를 없앴다.
다음에, 상기 n형 클래드층상에, Ti-Al-Ni-Au로 이루어지는 다층전극을 형성 하여 n전극으로 하였다. 그 후, 지지기판을 100㎛까지 연마한 후, 지지기판의 이면에 p전극용의 패드전극으로서, Ti-Pt-Au-Sn-Au로 이루어지는 다층막을 2000Å-3000Å-3000Å-30000Å-1000Å으로 성막하였다. 다음에, 다이싱에 의해 소자를 분리하였다. n전극과 p전극은, 각각의 반도체층 표면의 전면에 걸쳐 격자형상으로 형성하였다. 이 때, 격자사이의 개구부가 n측과 p측에서 서로 겹치지 않도록, 번갈아 형성하였다.
얻어진 LED소자는, 사이즈가 1mm ×1mm이고, 순방향전류 20mA에서, 365nm의 자외발광을 나타내고, 출력은 2.4mW, Vf는 3.6V이었다.
[실시예 16]
본 실시예는, 청색 LED소자에 관한 것이다.
이종(異種)기판으로서, 사파이어(C면)로 이루어지는 기판을 사용하여, MOCVD 반응용기내에서 수소분위기중, 1050℃에서 표면의 클리닝을 하였다.
계속해서, 수소분위기중, 510℃에서 암모니아와 TMG(트리메틸갈륨)를 사용하여, 기판상에 GaN으로 이루어지는 버퍼층(2)을 약 200Å의 막두께로 성장시켰다. 버퍼층 성장 후, TMG만을 정지하여, 온도를 1050℃까지 상승시키고, 1050℃가 되면, 원료가스에 TMG, 암모니아, 실란을 사용하여, Si가 1 ×1018/㎤ 도프한 n형 GaN으로 이루어지는 n형 콘택트층을 5㎛의 막두께로 성장시켰다. 다음에, 1050℃에서 TMG, TMA, 암모니아, 실란을 사용하여, Si를 5 ×1017/㎤ 도프한 n형 Al0.18Ga0.82 N으로 이루어지는 n형 클래드층(5)을 400Å의 막두께로 형성하였다.
다음에, 온도를 800℃, 원료가스로 TMI, TMG, TMA를 사용하여, Si도프의 GaN으로 이루어지는 장벽층, 그 위에 언도프 InGaN으로 이루어지는 우물층을, 장벽층/우물층/장벽층/우물층/장벽층의 순서로 적층하였다. 이 때, 장벽층을 200Å, 우물층을 50Å의 막두께로 형성하였다. 활성층은, 총 막두께 약 700Å의 다중양자우물구조(MQW)가 된다.
다음에, 수소분위기중, 1050℃에서 TMG, TMA, 암모니아, Cp2Mg(시클로펜타디에닐마그네슘)를 사용하여, Mg를 1 ×1020/㎤ 도프한 Al0.2Ga0.8N으로 이루어지는 p형 클래드층(7)을 600Å의 막두께로 성장시켰다. 계속해서 클래드층상에 TMG, 암모니아, Cp2Mg를 사용하여, Mg를 2 ×1021/㎤ 도프한 GaN으로 이루어지는 p형 콘택트층을 0.15㎛의 막두께로 성장시켰다.
성장 종료 후, 질소분위기중, 웨이퍼를 반응용기내에서, 700℃에서 어닐링을 하여, p형층을 더욱 저저항화하였다.
어닐링 후, 웨이퍼를 반응용기로부터 추출하여, p형 콘택트층 위에 Rh막을 막두께 2000Å으로 형성하여 p전극으로 하였다. 그 후, 오믹어닐을 600℃에서 행한 후, p전극 이외의 노출면에 제 1 절연성 보호막 SiO2를 막두께 0.3㎛로 형성하였다.
다음에, p전극 위에, 도전층으로서 Ni-Pt-Au-Sn-Au의 다층막을, 막두께 2000Å-3000Å-3000Å-30000Å-1000Å으로 형성하였다. 여기서, Ni는 밀착층, Pt는 베 리어층, Sn은 제 1 공정(共晶)형성층, 그리고 Pt와 Sn의 사이의 Au층은, Sn이 베리어층으로 확산하는 것을 방지하는 역할을 달성하고, 가장 바깥층의 Au층은 제 2 공정(共晶)형성층과의 밀착성을 향상시키는 역할을 달성한다.
한편, 지지기판으로서, 막두께가 200㎛이고, Cu 30%와 W 70%의 복합체로 이루어지는 기판을 사용하여, 그 기판표면에, Ti로 이루어지는 밀착층, Pt로 이루어지는 베리어층, 그리고 Au로 이루어지는 지지기판측의 도전층을, 이 순서로, 막두께 2000Å-3000Å-12000Å으로 형성하였다.
다음에, 질화물 반도체소자와 지지기판을 도전층끼리, 히터온도를 250℃에서 프레스가압하여 가열압접하였다. 이에 따라, 도전층은 금속이 서로 확산시켜 공정을 형성한다.
다음에, 도전성 기판을 접합한 접합용 적층체에 대해서, 사파이어기판의 하지층(下地層)측의 반대면으로부터, 파장 248nm의 KrF 엑시머레이저를 사용하여, 출력 600J/㎠에서, 레이저광을 1mm ×50mm의 선형상으로 하여 상기의 반대면 전면(全面)을 스캔하여 레이저를 조사하였다. 레이저조사에 의해 하지층의 질화물 반도체를 분해하여, 사파이어기판을 제거하였다. 또한 n형 콘택트층이 노출될 때까지 연마하여 면거칠기를 없앴다.
다음에, n형 콘택트층상에, Ti-Al-Ti-Pt-Au로 이루어지는 다층전극을, 막두께 100Å-2500Å-1000Å-2000Å-6000Å으로 형성하여 제 2 전극인 n전극으로 하였다. 그 후, 도전성 기판을 100㎛까지 연마한 후, 도전성 기판의 이면에 p전극용 패드전극으로서, Ti-Pt-Au로 이루어지는 다층막을 1000Å-2000Å-3000Å으로 성막 하였다. 다음에, 다이싱에 의해 소자를 분리하였다.
얻어진 LED소자는, 사이즈가 1mm ×1mm이고, 순방향전류 20mA에서, 460nm의 청색발광을 나타내었다.
[실시예 17]
실시예 16과 같은 조건에 의해, 질화물 반도체소자를 제작하였다. 또한, 형광물질로서 YAG를 함유한 SiO2를 코팅층으로서 질화물 반도체소자의 전면(全面)에 형성하였다. 이에 따라, 백색을 나타내는 질화물 반도체 발광소자를 얻을 수 있었다.
[실시예 18]
실시예 17과 같은 조건에 의해, 질화물 반도체소자를 제작하였지만, 본 실시예에서는 도전성 기판상에 복수의 질화물 반도체소자를 도트형상 등으로 배열시켜 형성하였다. 이 복수의 질화물 반도체소자를 일부에 노출면을 설치하여, 패키징하였다. 또한 노출면에 형광물질로서 YAG를 함유한 SiO2를 코팅층으로서 형성하였다.
이에 따라, 백색을 나타내는 질화물 반도체소자가 여러 개 배열되어, 큰 면적에서 백색발광하는 질화물 반도체 발광장치가 되었다. 이것은, 조명용 광원으로서 이용 가능하다.
[실시예 19]
이종(異種)기판으로서, 사파이어(C면)로 이루어진 기판을 사용하여, MOCVD 반응용기내에서 수소분위기중, 1050℃에서 표면의 클리닝을 하였다.
계속해서, 수소분위기중, 510℃에서 암모니아와 TMG(트리메틸갈륨)를 사용하여, 기판상에 GaN으로 이루어지는 버퍼층을 약 200Å의 막두께로 성장시켰다. 버퍼층 성장 후, TMG만을 정지하고, 온도를 1050℃까지 상승시키고, 1050℃가 되면, 원료가스로 TMG, 암모니아를 사용하여, 언도프 GaN으로 이루어지는 고온성장의 질화물 반도체를 5㎛의 막두께로 성장시켰다.
고온성장층 성장 후, 더욱 같은 온도에서, 원료가스로 TMG, TMA, 암모니아를 사용하여, 조성경사 AlGaN층을 0.4㎛의 막두께로 성장시켰다. 이 조성경사층은, 고온성장층과 n형 클래드층과의 격자부정합을 완화시키기 위한 것으로, 언도프 GaN으로부터 Si를 1 ×1019/㎤ 도프한 n형 Al0.07Ga0.93N까지 Al의 혼합결정비와 Si의 도프량을 서서히 크게 하여 형성하였다.
다음에, 1050℃에서 TMG, TMA, 암모니아, 실란을 사용하여, Si를 1 ×1019/㎤ 도프한 n형 Al0.07Ga0.93N으로 이루어지는 n형 클래드층(5)을 2.5㎛의 막두께로 형성하였다.
다음에, 온도를 900℃로 하고, 원료가스로 TMI(트리메틸인듐), TMG, TMA를 사용하여, Si를 1 ×1019/㎤ 도프한 Al0.09Ga0.91N으로 이루어지는 장벽층, 그 위에 언도프의 In0.01Ga0.99N으로 이루어지는 우물층을, 장벽층①/우물층①/장벽층②/우물층②/장벽층③/우물층③/장벽층④의 순서로 적층하였다. 이 때, 장벽층①과 ②와 ③과 ④를 각각 200Å, 우물층①과 ②와 ③을 각각 60Å의 막두께로 형성하였다. 장 벽층④만 언도프로 하였다.
다음에, 수소분위기중, 1050℃에서 TMG, TMA, 암모니아, Cp2Mg(시클로펜타디에닐마그네슘)를 사용하여, Mg를 1 ×1020/㎤ 도프한 Al0.38Ga0.62N으로 이루어지는 p형 클래드층(7)을 270Å의 막두께로 성장시켰다. 계속해서, p형 클래드층상에, TMG, TMA, 암모니아, Cp2Mg를 사용하여, Mg를 4 ×1018/㎤ 도프한 Al0.07Ga 0.93N으로 이루어지는 제 2 p형 콘택트층을 0.1㎛의 막두께로 성장시키고, 그 후, 가스의 유량을 조정하여 Mg를 1 ×1020/㎤ 도프한 Al0.07Ga0.93N으로 이루어지는 제 2 p형 콘택트층을 0.02㎛의 막두께로 성장시켰다.
성장 종료 후, 질소분위중, 웨이퍼를 반응용기내에서, 700℃에서 어닐링을 하여, p형층을 더욱 저저항화하였다.
어닐링 후, 웨이퍼를 반응용기로부터 추출하여, p형 콘택트층상에 Rh막을 막두께 2000Å으로 형성하여 p전극으로 하였다. 그 후, 오믹어닐을 600℃에서 행한 후, p전극 이외의 노출면에 절연성 보호막 SiO2를 막두께 0.3㎛로 형성하였다.
한편, 지지기판으로서, 막두께가 200㎛이고, Cu 15%와 W 85%의 복합체로 이루어지는 기판을 사용하여, 그 표면에, Ti로 이루어지는 밀착층, Pt로 이루어지는 베리어층, 그리고 Pd로 이루어지는 제 2 공정(共晶)형성층을, 이 순서로, 막두께 2000Å-3000Å-12000Å으로 형성하였다.
다음에, 질화물 반도체층과 지지기판과의 도전층끼리를, 히터온도를 230℃에서 프레스가압하여 가열압접하였다. 이에 따라, 도전층은 금속을 서로 확산시켜서 공정을 형성시켰다.
다음에, 사파이어기판의 하지층(下地層)측의 반대면으로부터, 파장 248nm의 KrF 엑시머레이저를 사용하여, 출력 600J/㎠에서, 레이저광을 1mm ×50mm의 선형상으로 하여 상기의 반대면 전면(全面)을 스캔하여 레이저를 조사하였다. 레이저조사에 의해 하지층의 질화물 반도체를 분해하여, 사파이어기판을 제거하였다. 또한, 하지층과 고온성장층과 조성경사층과, 나아가서는 n형 Al0.3Ga0.7N으로 이루어지는 n형 클래드층의 나머지 막두께가 2.2㎛ 정도가 될 때까지 연마하여 면거칠기를 없앴다.
다음에, 상기 n형 콘택트층상에, Ti-Al-Ni-Au로 이루어지는 다층전극을 형성하여 제 2 전극인 n전극으로 하였다. n전극은, 광추출효율을 고려하여, 전면(全面)에 형성하지 않고, 개구율이 70%가 되도록 형성하였다. 그 후, 도전성 기판을 100㎛까지 연마한 후, 도전성 기판의 이면에 p전극용 패드전극으로서, Ti-Pt-Au-Sn-Au로 이루어지는 다층막을 2000Å-3000Å-3000Å-30000Å-1000Å으로 성막하였다. 다음에, 다이싱에 의해 소자를 분리하였다. n전극과 p전극은, 각각의 반도체층 표면의 전면에 걸쳐 격자형상으로 형성하였다. 이 때, 격자사이의 개구부가 n측과 p측에서 서로 겹치지 않도록 번갈아 형성하였다.
이 소자는, 실온에서 펄스전류 500mA(펄스폭 2μsec, 듀티 1%)에 있어서, 365nm의 자외발광을 나타내고, 출력은 118mW, 구동전압 4.9V, 외부양자효율 6.9%이고, 더욱 실온에서 직류전류 500mA에서, 365nm의 자외발광을 나타내고, 출력은 100mW, 구동전압 4.6V, 외부양자효율 5.9%이었다.
[실시예 20]
사파이어기판상에 질화물 반도체를 성장시켜, 700℃에서 어닐링을 한다. 그 후, 질화물 반도체의 표면을 RIE에 의해 4.5㎛의 깊이로 에칭한다. 그 후, 제 1 전극(p측 전극)을 재료 Ni-Au로 막두께 80Å-100Å으로 형성한다. 그 후, 산소를 포함하는 분위기속에서 600℃에서 열처리한다.
다음에, 제 2 기판인 Cu-W기판(Cu 15%)을 준비하여 상기 질화물 반도체소자의 제 1 전극형성면과 에폭시 시트로 150℃에서 열압착한다. 다음에, 사파이어기판의 이면을 경면(鏡面)연마하고, 사파이어기판의 이면으로부터 엑시머레이저를 더욱 조사하여 질화물 반도체로부터 사파이어기판을 분리한다. 그 후, CMP에 의해 Si도프의 GaN면을 노출시킨다. 다음에, 노출한 상기 GaN면상에 레지스트로 메쉬형상의 패턴을 형성하고, RIE에 의해 GaN을 1㎛의 깊이로 에칭을 한다. GaN의 평면형상은 볼록부를 5㎛ 간격으로 6각형의 그물코형상으로 한다.
그 후, 상기 질화물 반도체의 에칭표면을 BHF로 표면처리를 한 후, Al-Pt-Sn으로 이루어지는 제 2 전극(n측 전극)(6)을 2000Å-2000Å-30000Å의 두께로 GaN측에서 형성한다. 또한 지지기판이 되는 CuW(Cu 15%)기판을 준비하여, 공정층(共晶層)(7)인 Ti-Pt-Pd를 2000Å-2000Å-15000Å의 두께로 형성한다. 그 후, 상기 제 2 기판을 갖는 질화물 반도체와 상기 지지기판을 250℃에서 열압착시킨다.
또한, 상기 지지기판을 접합한 질화물 반도체를 끓인 아세톤용액속에 넣는다. 그 후, 접착층(4)인 에폭시 시트로부터 제 2 기판을 분리한다. 이상으로부터, 지지기판상에 질화물 반도체층을 형성한다.
다음에, SiO2로 이루어지는 보호막(9)을 패드전극형성영역을 제외하고 제 2 전극(p측 전극)상에 형성한다. 상기 패드전극형성영역에 Ni-Au로 이루어지는 패드전극(10)을 1000Å-6000Å의 두께로 형성한다.
그 후, 지지기판(8)을 100㎛까지 연마한 후, 다이싱을 행함으로써, LED소자로 한다. 이상으로부터 얻어지는 LED소자는 사이즈가 1mm ×1mm으로서, 순방향전류 20mA에서, 460nm의 청색발광을 나타내고, 출력 6mW 이상, Vf는 2.9V이다. 또한, 본 실시예의 LED소자는 광추출효율은 질화물 반도체층내에 요철단차를 갖지 않은 LED소자와 비교하여 광추출효율은 1.5배 이상이 된다.
[실시예 21]
상기 실시예 20에 있어서, 질화물 반도체(2)에 자외발광 LED소자를 형성한다. 그 밖의 조건은 실시예 20과 마찬가지로 한다. 이하에 질화물 반도체(2)의 조건을 나타낸다.
버퍼층을 GaN으로 막두께 200Å, 언도프 GaN층을 막두께 5㎛, n형 클래드층을 막두께 400Å로 Si도프 Al0.18Ga0.82N(Si의 도프량 : 5 ×1017/㎤), 활성층을 막두께 200Å의 Si도프 Al0.1Ga0.9N/막두께 70Å의 In0.03Al0.02Ga 0.95N/막두께 40Å의 Si도프 Al0.1Ga0.9N/막두께 70Å의 In0.03Al0.02Ga0.95N/막두께 40Å의 Si도프 Al0.1Ga0.9N을 합계 막두께 420Å으로 형성한다. 다음에, p형 클래드층을 막두께 600Å로 Mg도프 Al0.2Ga0.8N, p형 콘택트층을 막두께 0.1㎛로 Mg도프 Al0.04Ga0.96 N(Mg의 도프량 : 1 ×1019/㎤, 막두께 0.02㎛로 Mg도프 Al0.01Ga0.99N(Mg의 도프량 : 2 ×10 21/㎤)으로 형성한다.
이상으로부터 얻어지는 LED소자는 사이즈 1mm ×1mm이고, 순방향전류 20mA에서, 373nm의 자외발광을 나타내고, 출력 4.2mW, Vf는 3.5V가 된다.
[실시예 22]
상기 실시예 20에 있어서, 제 2 전극으로 Rh를 사용한다. 해당 제 2 전극은 6각형의 그물코형상으로서, 그물코형상의 간격은 5㎛로 하고, 또한 막두께를 2000Å으로 한다. 그 밖의 조건은 실시예 20과 마찬가지로 한다. 이상으로부터 얻어지는 LED소자는 실시예 1과 같은 정도의 특성을 나타낸다.
[실시예 23]
상기 지지기판을 절연성의 AlN기판으로 하여, 동일면에 양 전극(兩電極)을 형성한다(도 17). 그 밖의 조건은 실시예 23과 같이 한다. 이상으로부터 얻어지는 LED소자는 순방향전류 20mA에서, 460nm의 청색발광을 나타내고, 출력 5mW 이상, Vf는 3.0V이다.
[실시예 24]
상기 실시예 1에 있어서, LED소자를 도전성 와이어로써 외부전극과 LED소자 와의 전기적 도통을 꾀한 후, 이하의 방법에 의해 LED소자 위에 형광물질을 함유한 코팅층을 형성한다.
① 우선, LED소자의 전극상에 레지스트 혹은 폴리이미드에 의한 막을 형성한다. ② 다음에, 상술한 바와 같이, 세륨으로 부활(付活)된 이트륨·알루미늄·가넷계 형광체와 에틸실리케이트의 가수분해용액과 고비점용매와의 혼합용액을 조정하고, 형광체가 균일히 분산되도록 교반하여 도포액을 조정한다. ③ 상술한 스프레이코팅방법에 의해, 지지기판위 및 보호막을 형성한 부분을 제외하는 LED소자의 표면 및 측면상에 도포액을 부착시킨다. ④ 150℃의 온도에서 30분간 건조시킴으로써 1차 경화를 행하여 막두께 수십 ㎛의 층을 형성한다. ⑤ 형성된 층상에 형광체를 포함하지 않은 에틸실리케이트의 가수분해용액을 함침시킨다. ⑥ 마지막으로, 레지스트 혹은 폴리이미드에 의한 막을 제거하고, 240℃의 온도에서 30분간 건조시킴으로써 2차 경화를 행한다. 이상 ①부터 ⑥의 공정에 의해, 총 막두께가 5∼10㎛인 질화물계 반도체층이 적어도 노출면상에 있는 연속한 층이고, 또한, LED소자의 전극위를 제외한 소자의 상면, 측면 및 각의 위에 배치되어, 거의 균일한 막두께 20∼30㎛의 코팅층(14)이 형성되었다.
본 실시예의 발광장치는, 청색으로부터 자외선영역의 빛을 출광하는 발광소자를 함께 사용하더라도 열화하지 않은 무기물을 재료로 하는 형광체를 발광소자의 위에 고정부착하고 있어, 장시간 사용하더라도 발광색의 불균형이 적은 발광장치를 제공할 수 있다. 또한, 적어도 발광소자의 발광관측면을 거의 균일한 막두께로 덮는 코팅층(14)을 형성함에 의해, 본 실시예에 관한 발광장치는, 발광관측방향이 다 르더라도, 색온도의 변화가 적은 발광장치로 하는 것이 가능하다. 또한, 발광소자부터의 발광이 관측되는 모든 면에 형광체를 함유하는 코팅층이 형성되어, 지지기판을 빛이 투과하는 일은 없기 때문에, 종래의 사파이어기판을 사용한 발광소자와 비교하여, 형광체에 의해 파장 변환된 광추출효율이 향상하였다. 또한, 열전도성이 좋은 지지기판을 사용함에 의해, 종래의 사파이어기판을 사용한 발광소자와 비교하여, 방열성이 향상하였다.
[실시예 25]
실시예 24와 같이 조제한 도포액, 혹은 세륨으로 부활된 이트륨·알루미늄·가넷계 형광체를 실리콘수지에 함유시킨 재료를 사용한 스크린인쇄에 의해 코팅층을 형성시켰다. 여기서, 형광체를 실리콘수지에 함유시킨 재료를 사용하는 경우는, 온도 150℃ 1시간의 조건하에서 경화를 행하였다. 이렇게 해서 완성된 반도체웨이퍼를, 스크라이브라인을 그린 후, 다이싱에 의해 분할시켜 발광소자로서 LED칩을 형성시켰다.
이와 같이, 웨이퍼상태시에 형광체를 포함하는 코팅층(14)을 형성함에 의해, 금속패키지 등에 LED칩을 얹어 놓고 발광장치를 형성하는 전단층, 즉 형광체를 포함하는 코팅층이 형성된 LED칩의 단계에서 발광색의 검사 및 선별을 하는 것이 가능하기 때문에, 발광장치의 제품제조비율이 향상한다. 또한, 본 실시예에 관한 LED칩은, 상기 코팅층(14)을 형성한 LED칩에 대한 발광관측방향이 다르더라도, 색온도의 변화가 적은 발광소자로 하는 것이 가능하다.
[실시예 26]
실시예 24에 있어서, 질화물 반도체소자의 노출표면에, 메사형 혹은 역메사형, 그리고, 평면형상은 섬모양형상, 격자형상, 직사각형형상, 원형상 혹은 다각형형상으로 할 수 있다. 이러한 딤플가공을 행한 노출면 및 반도체층의 측면에 대하여, 실시예 25와 같이 코팅층을 형성한다. 상기 코팅층의 두께는, 상기 발광소자의 표면, 측면 및 각의 위에서 거의 같은 것이 바람직하다.
이와 같이 형성함에 의해, 발광소자로부터의 광추출효율을 향상시키고, 또한, 장시간 사용하더라도 발광색의 불균형이 적은 발광장치를 제공할 수 있다.
[실시예 27]
실시예 19에 있어서, p전극 이외의 노출면에 절연성 보호막 SiO2를 형성한 후, p전극의 위에, Rh-Ir-Pt로 이루어지는 공정(共晶)형성층을 형성한다. 그 밖의 조건은 실시예 20과 마찬가지로 한다. 이상으로부터 얻어지는 LED소자는 실시예 1과 같은 정도의 특성을 나타낸다.
[실시예 28]
실시예 19에 있어서, n형 클래드층을 다음과 같이 하는 것 외는 같이 하여 LED를 작성한다.
1050℃에서 TMG, TMA, 암모니아, 실란을 사용하여, Si를 1 ×1019/㎤ 도프한 n형 Al0.07Ga0.93N으로 이루어지는 제 1 n형 클래드층을 1.7㎛의 막두께로 형성하고, 또한 그 위에, Si를 2 ×1017/㎤ 도프한 n형 Al0.07Ga0.93N으로 이루어지는 제 2 n형 클래드층을 0.8㎛의 막두께로 형성하고, 제 1 n형 클래드층과 제 2 n형 클래드층으로써, n형 클래드층으로 하였다.
이에 따라 얻어진 LED소자는, 실시예 19보다도 구동전압이 0.3V 정도 내려가고, 또한 장시간 발광이어도 소자열화(劣化)는 적었다.
[실시예 29]
사파이어기판상에 GaN으로 이루어지는 버퍼층(2)을 510℃에서 약 200Å의 막두께로 성장시켰다. 다음에 온도를 1050℃까지 상승시키고, 1050℃가 되면, 원료가스로 TMG, 암모니아를 사용하여, 언도프 GaN으로 이루어지는 고온성장의 질화물 반도체를 5㎛의 막두께로 성장시켰다.
(제 2 도전형 질화물 반도체층)
다음에, 1050℃에서 TMG, TMA, 암모니아, 실란을 사용하여, Si를 5 ×1017/㎤ 도프한 n형 Al0.18Ga0.82N으로 이루어지는 n형 클래드층을 400Å의 막두께로 형성하였다.
(활성층)
다음에, 온도를 800℃로 하고, 원료가스로 TMI(트리메틸인듐), TMG, TMA를 사용하고, Si도프의 A0.1Ga0.9N으로 이루어지는 장벽층, 그 위에 언도프의 In0.03Al0.02Ga0.95N으로 이루어지는 우물층을, 장벽층①/우물층①/장벽층②/우물층②/장벽층③의 순서로 적층하였다. 이 때, 장벽층①을 200Å, 장벽층②와 ③을 40Å, 우물층①과 ②를 70Å의 막두께로 형성하였다. 활성층은, 총 막두께 약 420Å의 다중양자우물구조(MQW)가 된다.
(제 1 도전형 질화물 반도체층)
다음에, 수소분위기중, 1050℃에서 TMG, TMA, 암모니아, Cp2Mg(시클로펜타디에닐마그네슘)를 사용하여, Mg를 1 ×1020/㎤ 도프한 Al0.2Ga0.8N으로 이루어지는 p형 클래드층(7)을 600Å의 막두께로 성장시켰다. 계속해서, p형 클래드층상에, TMG, TMA, 암모니아, Cp2Mg를 사용하여, Mg를 1 ×1019/㎤ 도프한 Al0.04Ga0.96 N으로 이루어지는 제 2 p형 콘택트층을 0.1㎛의 막두께로 성장시키고, 그 후, 가스의 유량을 조정하여 Mg를 2 ×1021/㎤ 도프한 Al0.01Ga0.99N으로 이루어지는 제 2 p형 콘택트층을 0.02㎛의 막두께로 성장시켰다.
성장 종료 후, 질소분위기중, 웨이퍼를 반응용기내에서, 700℃에서 어닐링을 하여, p형층을 더욱 저저항화하였다.
어닐링 후, 웨이퍼를 반응용기로부터 추출하여, p형 콘택트층 위에 Rh막을 막두께 2000Å으로 형성하여 p전극으로 하였다. 그 후, 오믹어닐을 600℃에서 행한 후, p전극 이외의 노출면에 절연성 보호막 SiO2를 막두께 0.3㎛로 형성하였다.
다음에, p전극 위에, Ni-Pt-Au-Sn-Au의 도전층(5)을, 막두께 2000Å-3000Å-3000Å-30000Å-1000Å으로 형성하였다. 여기서, Ni는 밀착층, Pt는 베리어층, Sn은 제 1 공정(共晶)형성층, 그리고 Pt와 Sn의 사이의 Au층은, Sn이 베리어층으로 확산하는 것을 방지하는 역할을 달성하고, 가장 바깥층의 Au층은 지지기판측의 도 전층(12)과의 밀착성을 향상시키는 역할을 달성한다.
다른 한편, 지지기판(11)으로서, 막두께가 200㎛이고, Cu 30%와 W 70%의 복합체로 이루어지는 금속기판을 사용하여, 그 금속기판의 표면에, Ti로 이루어지는 밀착층, Pt로 이루어지는 베리어층, 그리고 Au로 이루어지는 도전층(12)을, 이 순으로, 막두께 2000Å-3000Å-12000Å으로 형성하였다.
다음에, 상기 도전층끼리를 대향시킨 상태에서, 질화물 반도체소자와 지지기판을, 히터온도를 250℃에서 프레스가압하여 가열압접하였다. 이에 따라, 도전층은 서로 확산시켜 공정(共晶)을 형성시켰다.
다음에, 연삭에 의해서 사파이어기판을 제거한 후, 노출한 버퍼층 또는 고온성장층을 연마하고, 더욱 n형 클래드층의 AlGaN층이 노출될 때까지 연마하여, 면거칠기를 없앴다.
다음에, n형 콘택트층상에, Ti-Al-Ti-Pt-Au로 이루어지는 다층전극(n전극)을, 막두께 100Å-2500Å-1000Å-2000Å-6000Å으로 형성하여 n전극으로 하였다. 그 후, 도전성 기판을 100㎛까지 연마한 후, 도전성 기판의 이면에 p전극용의 패드전극으로서, Ti-Pt-Au로 이루어지는 다층막을 1000Å-2000Å-3000Å으로 성막하였다. 다음에, 다이싱에 의해 소자를 분리하였다.
얻어진 LED소자는, 사이즈가 1mm ×1mm이고, 순방향전류 20mA에서, 373nm의 자외발광을 나타내고, 출력은 4.2mW, Vf는 3.47V이었다.
[실시예 30]
실시예 29와 같은 조건에 의해, 질화물 반도체소자를 제작하였다. 또한, 형 광물질로서 YAG를 함유한 SiO2를 코팅층으로서 질화물 반도체소자의 전면(全面)에 형성하였다.
이에 따라, 백색을 나타내고, 자기(自己)흡수가 적고, 변환효율이 높은 질화물 반도체 발광소자를 얻을 수 있었다.
[실시예 31]
실시예 29와 같은 조건에 의해, 질화물 반도체소자를 제작하였지만, 본 실시예에서는 도전성 기판상에 복수의 질화물 반도체소자를 도트형상 등으로 배열시켜 형성하였다. 이 복수의 질화물 반도체소자를 일부에 노출면을 설치하여, 패키징하였다. 또한, 노출면에 형광물질로서 YAG를 함유한 SiO2를 코팅층으로서 형성하였다.
이에 따라, 백색을 나타내는 질화물 반도체소자가 여러 개 배열하여, 큰 면적에서 백색발광하는 질화물 반도체 발광장치가 되었다. 이것은, 조명용의 광원으로서 이용 가능하다.
[실시예 32]
사파이어(C면)로 이루어지는 이종(異種)기판을 사용하여, MOCVD 반응용기내에서 수소분위기중, 1050℃에서 표면의 클리닝을 하였다.
계속해서, 수소분위기중, 510℃에서 암모니아와 TMG(트리메틸갈륨)를 사용하여, 기판상에 GaN으로 이루어지는 버퍼층(2)을 약 200Å의 막두께로 성장시켰다. 버퍼층 성장 후, TMG만을 정지하고, 온도를 1050℃까지 상승시키고, 1050℃가 되 면, 원료가스로 TMG, 암모니아를 사용하여, 언도프 GaN으로 이루어지는 고온성장의 질화물 반도체를 5㎛의 막두께로 성장시켰다.
(제 1 도전형 질화물 반도체층)
다음에, 1050℃에서 TMG, TMA, 암모니아, 실란을 사용하여, Si를 1 ×1019/㎤ 도프한 n형 Al0.3Ga0.7N으로 이루어지는 n형 클래드층(5)을 2.5㎛의 막두께로 형성하였다.
(활성층)
다음에, 온도를 900℃로 하고, 원료가스로 TMI(트리메틸인듐), TMG, TMA를 사용하여, Si를 1 ×1019/㎤ 도프한 Al0.08Ga0.92N으로 이루어지는 장벽층, 그 위에 언도프의 In0.1Ga0.9N으로 이루어지는 우물층을, 장벽층①/우물층①/장벽층②/우물층②/장벽층③/우물층③/장벽층④의 순서로 적층하였다. 이 때, 장벽층①과 ②와 ③과 ④를 각각 370Å, 우물층①과 ②와 ③을 각각 80Å의 막두께로 형성하였다. 장벽층④만 언도프로 하였다. 활성층은, 총 막두께 약 1700Å의 다중양자우물구조 (MQW)가 된다.
(제 2 도전형 질화물 반도체층)
다음에, 수소분위기중, 1050℃에서 TMG, TMA, 암모니아, Cp2Mg(시클로펜타디에닐마그네슘)를 사용하여, Mg를 1 ×1020/㎤ 도프한 Al0.2Ga0.8N으로 이루어지는 p형 클래드층(7)을 370Å의 막두께로 성장시켰다.
계속해서, p형 클래드층위에, TMG, TMA, 암모니아, Cp2Mg를 사용하여, Mg를 1 ×1019/㎤ 도프한 Al0.07Ga0.93N으로 이루어지는 제 2 p형 콘택트층을 0. 1㎛의 막두께로 성장시키고, 그 후, 가스의 유량을 조정하여 Mg를 2 ×1021/㎤ 도프한 Al0.07Ga0.93N으로 이루어지는 제 2 p형 콘택트층을 0.02㎛의 막두께로 성장시켰다.
성장 종료 후, 질소분위기중, 웨이퍼를 반응용기내에서, 700℃에서 어닐링을 하여, p형층을 더욱 저저항화하였다.
어닐링 후, 웨이퍼를 반응용기로부터 추출하여, p형 콘택트층의 위에 Rh막을 막두께 2000Å으로 형성하여 p전극으로 하였다. 그 후, 오믹어닐을 600℃에서 행한 후, p전극 이외의 노출면에 절연성의 보호막 SiO2를 막두께 0.3㎛로 형성하였다. 다음에, p전극의 위에, 도전층을 Rh-Ir-Pt로 이루어지는 다층막으로 형성하였다.
한편, 지지기판으로서, 막두께가 200㎛이고, Cu 30%와 W 70%의 복합체로 이루어지는 금속기판을 사용하여, 그 금속기판의 표면에, Ti로 이루어지는 밀착층, Pt로 이루어지는 베리어층, 그리고 Pd로 이루어지는 지지기판측의 도전층을, 이 순서로, 막두께 2000Å-3000Å-12000Å으로 형성하였다.
다음에, 도전층끼리를 대향시킨 상태에서, 질화물 반도체소자와 지지기판을, 히터온도를 250℃에서 프레스가압하여 가열압접하였다. 이에 따라, 도전층의 금속을 서로 확산시켜 공정(共晶)을 형성시켰다.
지지기판을 접합한 접합용 적층체에 대해서, 사파이어기판의 하지층(下地層)측의 반대면에서, 파장 248nm의 KrF 엑시머레이저를 사용하여, 출력 600J/㎠에서, 레이저광을 1mm ×50mm의 선형상으로 하여 상기의 반대면 전면(全面)을 스캔하여 레이저를 조사하였다. 레이저조사에 의해 하지층의 질화물 반도체를 분해하여, 사파이어기판을 제거하였다. 또한, 하지층과 고온성장층과, 나아가서는 n형 Al0.3Ga0.7N으로 이루어지는 n형 클래드층의 나머지 막두께가 2.2㎛ 정도가 될 때까지 연마하여 면거칠기를 없앴다.
다음에, n형 콘택트층위에, Ti-Al-Ni-Au로 이루어지는 다층전극을 형성하여 n전극으로 하였다. 그 후, 도전성 기판을 100㎛까지 연마한 후, 도전성 기판의 이면에 p전극용의 패드전극으로서, Ti-Pt-Au-Sn-Au로 이루어지는 다층막을 2000Å-3000Å-3000Å-30000Å-1000Å으로 성막하였다. 다음에, 다이싱에 의해 소자를 분리하였다. n전극과 p전극은, 각각의 반도체층 표면의 전면(全面)에 걸쳐 격자형상으로 형성하였다. 이 때, 격자사이의 개구부가 n측과 p측에서 서로 겹치지 않도록, 번갈아 형성하였다.
얻어진 LED소자는, 사이즈가 1mm ×1mm이고, 순방향전류 20mA에서, 365nm의 자외발광을 나타내고, 출력은 2.4mW, Vf는 3.6V이었다.
(실시예 33)
실시예 1에 있어서 얻어진 반도체 발광장치를 사용하여, 히트싱크(패키지)의 개구부 바닥면에 상기 반도체 발광장치를 에폭시수지로 다이본드한다. 여기서 다 이본드로 사용되는 접합부재는 특별히 한정되지 않고, Au-Sn 합금이나 도전성재료가 함유된 수지나 유리 등을 사용할 수 있다. 함유되는 도전성 재료는 Ag가 바람직하고, 함유량이 80%∼90%인 Ag 페이스트를 사용하면 방열성이 뛰어나고 또한 접합후의 응력이 작은 발광장치를 얻을 수 있다. 다음에, 다이본드된 반도체 발광장치의 각 전극과, 패키지 개구부 바닥면으로부터 노출된 각 리드전극을 각각 Au 와이어로 전기적 도통을 취한다(도 20).
다음에, 페닐메틸계 실리콘수지 조성물 100wt%(굴절율 1.53)에 대하여, 확산제로서 평균입자지름 1.0㎛, 흡유량 70㎖/100g인 경질탄산칼슘(굴절율 1.62)을 3wt% 함유시켜, 자전공전믹서로 5분간 교반을 한다. 다음에 교반처리에 의해 생긴 열을 식히기 위해서, 30분간 방치하여 수지를 일정온도로 되돌려 안정화시킨다.
이렇게 해서 얻어진 경화성 조성물을 상기 패키지 개구부내에, 상기 개구부의 양 끝단부 상면과 동일평면라인까지 충전시킨다. 마지막으로, 70℃ ×3시간, 및 150℃ ×1시간 열처리를 실시한다. 이에 따라, 상기 개구부의 양 끝단부 표면으로부터 중앙부에 걸쳐서 거의 좌우대칭의 포물선형상으로 함몰을 갖는 발광면을 얻을 수 있다. 또한, 상기 경화성 조성물의 경화물로 이루어지는 봉지부재는, 상기 확산제의 함유량이 많은 제 1 층과, 상기 제 1 층보다 상기 확산제의 함유량이 적거나 또는 함유하지 않은 제 2 층과의 2층으로 분리하고 있고, 상기 반도체 발광장치의 표면은 상기 제 1 층으로 피복되어 있다. 이에 따라, 상기 반도체 발광장치로부터 발광되는 빛을 효율적으로 외부로 추출할 수 있는 동시에 양호한 빛의 균일성을 얻을 수 있다. 상기 제 1 층은, 상기 개구부의 바닥면으로부터 상기 반도 체 발광장치의 표면에 걸쳐서 연속하여 형성되어 있는 것이 바람직하고, 이에 따라, 발광면의 형상을 매끄러운 개구부로 할 수 있다.
본 실시예에 이러한 발광 디바이스는, 발광소자로부터의 출광을 낭비 없이 주면측으로부터 출광시킬 수 있어, 종래와 비교하여 박형화하면서 도광판의 광입사면에 대하여 광범위하게 빛을 입사시킬 수 있다.
(실시예 34)
실시예 33에 있어서, 봉지부재중에 형광물질을 함유시키는 것 이외는, 마찬가지로 하여 발광으로 디바이스를 형성한다.
형광물질은, Y, Gd, Ce의 희토류원소를 화학양론비로 산에 용해한 용해액을 수산(蓚酸)으로 공침시켜, 이것을 소성하여 얻어지는 공침산화물과, 산화알루미늄을 혼합하여 혼합원료를 얻는다. 또한 플럭스로서 불화바륨을 혼합한 후 도가니에 채워, 공기중 1400℃의 온도에서 3시간 소성함에 의해 소성품을 얻을 수 있다. 소성품을 수중에서 볼밀하고, 세정, 분리, 건조, 마지막으로 체를 통해서 중심입자지름이 8㎛인(Y0.995Gd0.005)2.750Al5O12 : Ce0.250 형광물질을 형성한다.
형광체를 함유시킴으로써, 반도체 발광장치로부터의 빛과, 해당 발광장치의 빛의 일부가 형광체에 의해 파장변환된 빛과의 혼색광을 얻을 수 있는 발광 디바이스가 된다.
(실시예 35)
실시예 19에서 얻어진 반도체 발광장치를 상기 실시예 33과 같은 조건으로 발광 디바이스를 형성한다. 본 실시예에 이러한 발광 디바이스는, 발광소자로부터의 출광을 낭비 없이 주면측에서 출광시킬 수 있어, 종래와 비교하여 박형화하면서 도광판의 광입사면에 대하여 광범위하게 빛을 입사시킬 수 있다.
이상으로 나타내는 바와 같이, 본 발명에서는 전압을 올리는 일 없이 광추출효율을 대폭 올릴 수 있다. 대향전극구조로, 지지기판의 선택에 의해 방열성이 향상됨으로써 수명특성도 향상된다. 지지기판으로 도전성 기판을 사용함으로써 1 와이어구조가 가능하다. 또한, 도전성의 지지기판을 사용하여, 리드프레임 등의 패키지에 도전성재료로 다이본딩함으로써 도통이 가능해지기 때문에 제 1 전극에 패드전극이 불필요하게 되어 발광면적이 커진다. 상기에 나타내는 바와 같이, 페이스다운구조(n측이 표면)를 취하기 때문에 광추출효율이 좋아진다. 또한, 대향전극구조이기 때문에 입구지름대형화가 가능하게 된다. 요철단차를 갖고, 또한 단차계면에 알루미늄을 가짐으로써 빛을 고반사(高反射)시켜, 광추출효율이 향상한다.
본 발명의 질화물 반도체소자의 제조방법은, 박리시의 질화물 반도체층의 빠짐이나 갈라짐이 적고, 방열성이 뛰어난 질화물 반도체소자를 제공하는 것이 가능하게 된다.
또한, 본 발명의 질화물 반도체소자는, 활성층으로부터의 빛의 일부 또는 전부를 흡수하여 다른 파장의 빛을 발광하는 형광물질이 함유된 코팅층을 갖고 있기 때문에, 여러 가지 파장의 빛을 발광할 수가 있다. 특히 YAG를 함유시킴으로써, 백색광을 발광할 수가 있고, 조명용 광원에 바람직하다.
이상과 같이, 본 발명에 관한 지지기판을 갖는 질화물 반도체소자 및 그 제조방법은, LED, LD 등의 발광소자, 태양전지, 광센서 등의 수광(受光) 소자, 혹은 트랜지스터, 파워디바이스 등의 전자디바이스나 이들을 사용한 풀컬러 디스플레이나 신호표시기, 이미지 스캐너, 광디스크용 광원 등 대용량의 정보를 기억하는 DVD 등의 미디어나 통신용의 광원, 인쇄기기, 조명용 광원 등에 바람직하게 이용할 수 있다.

Claims (29)

  1. 지지기판상에 적어도 도전층, 제 1 전극, 발광층을 갖는 질화물 반도체, 제 2 전극을 순차로 구비한 질화물 반도체소자로서,
    상기 질화물 반도체는 상기 도전층 측에 제 1 도전형 질화물반도체층을 갖고,
    상기 제 1 도전형 질화물반도체층 표면에는, 제 1 전극, 및 제 1 절연성 보호막이 설치되고,
    상기 제 1 전극 및 상기 제 1 절연성 보호막은 상기 도전층과 접속되어 있고,
    제 2 전극에 개구부(開口部)를 설치하여 이루어지는 것을 특징으로 하는 질화물 반도체소자.
  2. 제 1 항에 있어서, 상기 제 1 전극, 및 제 1 절연성 보호막이, 제 1 도전형 질화물 반도체층과 교대로 접하고 있고,
    상기 제 1 절연성 보호막은, 상기 질화물 반도체의 외부까지 연신한 영역을 가지고 있는 것을 특징으로 하는 질화물 반도체소자.
  3. 제 1 항에 있어서, 상기 제 1 전극과 제 2 전극은 대향전극구조로서, 제 1 전극의 위쪽에는 제 2 전극이 존재하지 않는 것을 특징으로 하는 질화물 반도체소자.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서, 상기 질화물 반도체는 제 1 도전형 질화물 반도체층, 발광층, 제 2 도전형 질화물 반도체층을 구비하고 있고, 최상층이 제 2 도전형 질화물 반도체층으로서, 해당 제 2 도전형 질화물 반도체층상에 제 2 전극이 형성된 영역 이외의 부분에는 요철부가 설치되어 있는 것을 특징으로 하는 질화물 반도체소자.
  5. 제 1 항에 있어서, 상기 질화물 반도체에 있어서, 발광층 이외의 질화물 반 도체층은, 발광 밴드 갭보다 큰 밴드 갭을 가지는 것을 특징으로 하는 질화물 반도체소자.
  6. 제 1 항에 있어서, 상기 지지기판의 선열팽창계수는 4∼10(×10-6/K)인 것을 특징으로 하는 질화물 반도체소자.
  7. 제 1 항에 있어서, 상기 지지기판은 Cu, Mo, W로 이루어지는 군으로부터 선택되는 적어도 1개를 함유하고 있는 것을 특징으로 하는 질화물 반도체소자.
  8. 제 7 항에 있어서, 상기 지지기판에 있어서의 Cu의 함유량은 50% 이하인 것을 특징으로 하는 질화물 반도체소자.
  9. 제 7 항에 있어서, 상기 지지기판에 있어서의 Mo의 함유량은 50% 이상인 것을 특징으로 하는 질화물 반도체소자.
  10. 제 7 항에 있어서, 상기 지지기판에 있어서의 W의 함유량은 70% 이상인 것을 특징으로 하는 질화물 반도체소자.
  11. 지지기판상에 적어도 도전층, 제 1 전극, 발광층을 갖는 질화물반도체, 제 2 전극을 순차로 구비한 질화물 반도체소자로서,
    상기 질화물반도체는 상기 도전층측에 제 1 도전형 질화물 반도체층을 갖고,
    상기 제 1 도전형 질화물 반도체층 표면에는, 제 1 전극, 및 제 1 절연성 보호막이 설치되고,
    상기 제 1 절연성 보호막은 질화물 반도체와 접하지 않는 측에 Al, Ag, Rh로 이루어지는 군으로부터 선택되는 적어도 1개의 금속층을 형성하고,
    상기 금속층 및 상기 제 1 전극은 상기 도전층과 접속되어 있고,
    제 2 전극에 개구부를 설치하여 이루어지는 것을 특징으로 하는 질화물 반도체소자.
  12. 제 11 항에 있어서, 상기 금속층은 도전층과 접하고 있는 것을 특징으로 하는 질화물 반도체소자.
  13. 제 1 항에 있어서, 상기 발광층이, AlaInbGa1-a-bN(0 ≤a ≤1, 0 ≤b ≤1, a + b ≤1)로 이루어지는 우물층과, AlcIndGa1-c-dN(0 ≤c ≤1, 0 ≤d ≤1, c + d ≤1)로 이루어지는 장벽층을 적어도 포함하는 양자우물구조인 것을 특징으로 하는 질화물 반도체소자.
  14. 제 13 항에 있어서, 상기 발광층이, AlaInbGa1-a-bN(0 < a ≤1, 0 < b ≤1, a + b < 1)로 이루어지는 우물층과, AlcIndGa1-c-dN(0 < c ≤1, 0 < d ≤1, c + d < 1)로 이루어지는 장벽층을 적어도 포함하는 양자우물구조이고, 발광층의 주면(主面)의 한쪽에 제 1 도전형 반도체층으로 하고, 반대측의 주면에 제 2 도전형 반도체층을 갖고, 제 2 도전형 질화물 반도체층이 Al을 함유한 질화물 반도체인 것을 특징으로 하는 질화물 반도체소자.
  15. 제 14 항에 있어서, 상기 제 2 도전형 질화물 반도체층이 적어도 2층으로 이 루어지고, 해당 2층은, 제 2 전극측을 AleGa1-eN(0 < e < 0.05), 발광층측을 AlfGa1-fN(0 < f < 0.1)으로 하고, AleGa1-eN층은 AlfGa1-fN층보다 높은 불순물 농도를 갖는 것을 특징으로 하는 질화물 반도체소자.
  16. 제 14 항에 있어서, 상기 제 2 도전형 질화물 반도체층이 적어도 2층으로 이루어지고, 해당 2층은, 제 2 전극측을 AleGa1-eN, 발광층측을 AlfGa1-f N(f > e)으로 하고, AleGa1-eN층은 AlfGa1-fN층보다 높은 불순물 농도를 갖는 것을 특징으로 하는 질화물 반도체소자.
  17. 지지기판상에 적어도 도전층, 제 1 전극, 발광층을 갖는 질화물 반도체, 제 2 전극을 순차로 구비한 질화물 반도체소자의 제조방법으로서, 이종(異種)기판상에 적어도 제 2 도전형 질화물 반도체층, 발광층, 제 1 도전형 질화물 반도체층을 갖는 질화물 반도체를 성장시키는 공정과, 그 후, 상기 질화물 반도체의 제 1 도전형 질화물 반도체층측에 제 1 전극을 형성하고, 금속으로 이루어진 도전층을 통해 상기 질화물 반도체와 지지기판을 접합하고, 상기 제 1 전극과 지지기판과의 사이에 도전층을 형성하는 공정과, 그 후, 상기 이종기판을 제거함으로써 제 2 도전형 질화물 반도체층을 노출시키고, 제 2 전극에 개구부(開口部)를 더 설치하는 공정을 구비한 질화물 반도체소자의 제조방법.
  18. 제 17 항에 있어서, 상기 접합공정은 공정(共晶)접합에 의해서 도전층을 형성하는 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  19. 제 17 항에 있어서, 상기 접합공정은 가열압착에 의해서 행하여지는 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  20. 제 17 항에 있어서, 상기 이종(異種)기판의 제거공정은 레이저조사, 연마에 의해서 행하여지는 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  21. 제 17 항에 있어서, 상기 발광층이, AlaInbGa1-a-bN(0 < a ≤1, 0 < b ≤1, a + b < 1)으로 이루어지는 우물층과, AlcIndGa1-c-dN(0 < c ≤1, 0 < d ≤1, c + d < 1)으로 이루어지는 장벽층을 적어도 포함하는 양자우물구조인 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  22. 제 21 항에 있어서, 상기 발광층이, AlaInbGa1-a-bN(0 < a ≤1, 0 < b ≤1, a + b < 1)으로 이루어지는 우물층과, AlcIndGa1-c-dN(0 < c ≤1, 0 < d ≤1, c + d < 1)으로 이루어지는 장벽층을 적어도 포함하는 양자우물구조이고, 제 2 도전형 질화물 반도체층이 Al을 함유한 질화물 반도체인 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  23. 제 17 항에 있어서, 상기 이종(異種)기판의 제거공정 후, 질화물 반도체의 노출표면이 되는 제 2 도전형 질화물 반도체층에 요철부를 설치하는 공정을 구비한 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  24. 제 17 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 이종(異種)기판의 제거공정 후, 질화물 반도체의 노출표면이 되는 제 2 도전형 질화물 반도체층상에 제 2 전극이 형성된 영역 이외의 부분의 위에는, 제 2 절연성 보호막을 형성하는 공정을 구비한 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  25. 제 24 항에 있어서, 상기 제 2 절연성 보호막의 전면에 요철부를 설치하는 공정을 구비한 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  26. 제 24 항에 있어서, 상기 제 2 절연성 보호막의 굴절율이 1 이상 2.5 이하인 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  27. 제 17 항에 있어서, 상기 이종(異種)기판의 제거공정 후, 질화물 반도체의 노출표면을 에칭에 의해 칩형상으로 질화물 반도체를 분리하는 공정을 구비한 것을 특징으로 하는 질화물 반도체소자의 제조방법.
  28. 지지기판상에 적어도 도전층, 제 1 전극, 발광층을 갖는 질화물 반도체, 제 2 전극을 순서대로 구비한 질화물 반도체소자의 제조방법으로서, 이종(異種)기판상에 적어도 언도프(undope) GaN층, 제 2 도전형 질화물 반도체층, 발광층, 제 1 도전형 질화물 반도체층을 갖는 질화물 반도체를 성장시키는 공정과, 그 후, 상기 질화물 반도체의 제 1 도전형 질화물 반도체층측에 제 1 전극을 형성하고, 금속으로 이루어진 도전층을 통해 상기 질화물 반도체와 지지기판을 접합하고, 상기 제 1 전극과 지지기판과의 사이에 도전층을 형성하는 공정과, 그 후, 상기 이종기판 및 언도프 GaN을 제거함으로써 제 2 도전형 질화물 반도체층을 노출시키고, 제 2 전극에 개구부(開口部)를 더 설치하는 공정을 구비한 질화물 반도체소자의 제조방법.
  29. 제 28 항에 있어서, 상기 질화물 반도체에 있어서, 발광층 이외의 질화물 반도체층은, 발광 밴드 갭보다 큰 밴드 갭을 가지는 것을 특징으로 하는 질화물 반도체소자의 제조방법.
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