JP2018156700A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 読み出し時間の高速化と読み出し消費電流の低減化の両立化を図る。【解決手段】 一つの実施形態によれば、不揮発性半導体記憶装置は、付加抵抗とメモリセルを含む。付加抵抗は一端が電源に接続される。メモリセルは抵抗変化型素子を含み、一端がビット線を介して付加抵抗の他端に接続され、他端が選択素子に接続される。メモリセルの読み出し動作のときに、付加抵抗の一端に電源から定電圧が印加され、付加抵抗とメモリセルに読み出し電流が流れる。【選択図】 図２

Description

実施形態は、不揮発性半導体記憶装置に関する。

抵抗変化型メモリであるＲｅＲＡＭ（Resistive Random Access Memory）、相変化メモリであるＰＣＲＡＭ（Phase Change Random Access Memory）、界面型相変化メモリであるiPCM(Interfacial Phase Change Random Access Memory)、磁気抵抗メモリであるＭＲＡＭ（Magnetoresistive Random Access Memory）等は、メモリセル内に抵抗変化型素子を含み、次世代不揮発性半導体記憶装置として多方面で開発されている。

米国特許公開公報2016/0293251号明細書

本発明は、読み出し時間の高速化と読み出し消費電流の低減化の両立を図ることができる抵抗変化型不揮発性半導体記憶装置を提供する。

一つの実施形態によれば、抵抗変化型不揮発性半導体記憶装置は、付加抵抗とメモリセルを含む。付加抵抗は一端が電源に接続される。メモリセルは抵抗変化型素子を含み、一端がビット線を介して付加抵抗の他端に接続され、他端が選択トランジスタに接続される。選択トランジスタのゲートはワード線に接続され、ワード線電位の“Ｈｉｇｈ”、“Ｌｏｗ”によってオン・オフ制御される。メモリセルの読み出し動作のときに、付加抵抗の一端に電源から定電圧が印加され、付加抵抗とメモリセルに読み出し電流が流れる。

第１の実施形態に係る不揮発性半導体記憶装置を示すブロック図である。 第１の実施形態に係る1本のBit線に連なる回路の主要部を模式的に示す回路図である。 第１の実施形態に係る変形例のメモリセルを示す回路図である。 比較例のメモリセルのデータを読み出す方式{第1比較例(定電圧方式)、第2比較例(定電流方式)、第3比較例(e-M-metric) }での多値Cellの動作点を示すI-V曲線である。 第１比較例(定電圧方式)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。 第２比較例(定電流方式)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。 第３比較例(e-M-metric)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。 第１の実施形態に係る本実施形態と比較例のビット線電位の変化を模式的に示す図である。 第１の実施形態に係る本実施形態と比較例のメモリセルの読み出し時間を対比する図である。 第１の実施形態に係る本実施形態と比較例のメモリセルの読み出し消費電流を対比する図である。 第２の実施形態に係る1本のBit線に連なる回路の主要部を模式的に示す回路図である。 第２の実施形態に係るプルアップ電圧、セット電圧、リセット電圧の関係を示す図である。 第２の実施形態に係る本実施形態と比較例のメモリセルの読み出し時間を対比する図である。 第２の実施形態に係る本実施形態と比較例のメモリセルの読み出し消費電流を対比する図である。 第３の実施形態に係る1対のBit線対に連なる回路の主要部を模式的に示す回路図である。 第３の実施形態に係る低抵抗状態でのメモリセルの読み出し動作を示すタイミングチャート。 第３の実施形態に係る高抵抗状態でのメモリセルの読み出し動作を示すタイミングチャート。

以下本発明の実施形態について図面を参照しながら説明する。

（第１の実施形態）
まず、本発明の第１の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１は不揮発性半導体記憶装置を示すブロック図である。本実施形態では、読み出し用定電圧電源とビット線の間に付加抵抗を設け、ビット線を介して付加抵抗とメモリセルを直列に接続してメモリセルの読み出し時間の高速化と、読み出し消費電流の低減化を両立している。

図１に示すように、不揮発性半導体記憶装置１００は、制御回路１０、デコーダ／ドライバ回路１１、ワード線選択回路１２、ビット線選択回路１３、メモリセルアレイ１４、書き込み・読み出し(センス)回路１５、入出力回路１６を含む。不揮発性半導体記憶装置１００は、相変化メモリであるＰＣＲＡＭ（Phase Change Random Access Memory）である。

制御部１０は、不揮発性半導体記憶装置１００を統括制御する。制御部１０は、書き込み／読み出し等の要求を受け取ると不揮発性半導体記憶装置１００内の回路に指令を出す。制御部１０は、デコーダ／ドライバ回路１１との間でコマンド／ステータスなどの授受を行う。制御部１０は、アドレス線を介してアドレス情報をワード線選択回路１２へ送信する。制御部１０は、アドレス線を介してアドレス情報をビット線選択回路１３へ送信する。制御部１０は、書き込み／プリチャージ／読み出し等の制御信号を書き込み・読み出し(センス)回路１５へ送信する。制御部１０は、入出力回路１６に制御信号を送信し、入出力回路１６との間でデータの授受を行なう。

デコーダ／ドライバ回路１１は、制御信号をワード線選択回路１２へ送信する。デコーダ／ドライバ回路１１は、制御信号をビット線選択回路１３へ送信する。ワード線選択回路１２は、デコーダ／ドライバ回路１１の制御信号と制御部１０のアドレス情報に基づいてワード線を選択する。ビット線選択回路１３は、デコーダ／ドライバ回路１１の制御信号と制御部１０のアドレス情報に基づいてビット線を選択する。

メモリセルアレイ１４は、複数のメモリセル、複数のワード線、複数のビット線が配置される。書き込み・読み出し(センス)回路１５は、制御回路１０の制御信号に基づいて、メモリセルの書き込み／プリチャージ／読み出し等を実行する。入出力回路１６は、書き込み・読み出し(センス)回路１５との間でデータの授受を行う。入出力回路１６は、制御回路の指令に基づいて、外部とデータの授受を行なう。

図２に示すように、書き込み・読み出し(センス)回路１５は、付加抵抗Ｒａｄｄ、検出回路２１を含む。付加抵抗Ｒａｄｄは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続される。書き込み・読み出し(センス)回路１５は、ビット線ＢＬを介してメモリセルＭＣ１に接続される。検出回路２１は、検知電圧Vsenseと参照電圧Vrefを比較増幅し、検出電圧Vdetを出力する。メモリセルＭＣ１の選択トランジスタＭＴ１は、読み出し動作、書き込み動作のときにオンする。

ビット線ＢＬは、低電位側電源（接地電位）Ｖｓｓとの間にビット線負荷容量Ｃｂｌが形成される。

メモリセルＭＣ１は、選択トランジスタＭＴ１と抵抗変化型素子Ｒｃｅｌｌを含む。選択トランジスタＭＴ１は、一端（ドレイン）が抵抗変化型素子Ｒｃｅｌｌに接続され、他端(ソース)が低電位側電源（接地電位）Ｖｓｓに接続され、制御端子（ゲート）がワード線ＷＬに接続される。抵抗変化型素子Ｒｃｅｌｌは、一端が他端がビット線ＢＬに接続され、他端が選択トランジスタＭＴ１の一端（ドレイン）に接続され、膜の相変化により抵抗値が変化し、異なる抵抗値を多値データとして記憶する。

検出回路２１は、入力側の非反転増幅端子（＋）がノードＮ１に接続され、入力側の反転増幅端子（−）に参照電圧Ｖｒｅｆが入力される。検出回路２１は、入力側の反転増幅端子（−）の電圧を基準として、入力側の反転増幅端子（−）の電圧と入力側の非反転増幅端子（＋）の電圧の比較増幅を行なう。

メモリセルＭＣ１に記憶されているデータの読み出し動作のとき、付加抵抗Ｒａｄｄの一端に高電位側電源Ｖｄｄから定電圧が印加され、抵抗ＲａｄｄとメモリセルＭＣ１に読み出し電流Ｉｒｅａｄが流れる。ノードＮ１（付加抵抗Ｒａｄｄの他端）に読み出し電流Ｉｒｅａｄが流れると、ノードＮ１は検知電圧Ｖｓｅｎｓｅとなる。

検出回路２１は、入力側の非反転増幅端子（＋）に検知電圧Ｖｓｅｎｓｅが入力され、入力側の反転増幅端子（−）に参照電圧Ｖｒｅｆが入力され、比較増幅を行い、比較結果を検出電圧Ｖｄｅｔとして出力する。抵抗変化型素子Ｒｃｅｌｌが多値データのいずれかを記憶している場合、参照電圧Ｖｒｅｆの値を変更させながら複数回検出電圧Ｖｄｅｔを出力して、抵抗変化型素子Ｒｃｅｌｌの記憶データの値を絞り込む。

本実施形態では、メモリセルを抵抗変化型素子Ｒｃｅｌｌから構成されるメモリセルＭＣ１にしているが、図３（ａ）に示すメモリセルＭＣ２、或いは図３（ｂ）に示すメモリセルＭＣ３を用いてもよい。

図３（ａ）に示すように、メモリセルＭＣ２は、抵抗変化型素子ＲｃｅｌｌとダイオードＤ１を含む。抵抗変化型素子Ｒｃｅｌｌは、一端がビット線ＢＬに接続される。ダイオードＤ１は、アノードが抵抗変化型素子Ｒｃｅｌｌの他端に接続され、カソードがワード線ＷＬに接続される。

図３（ｂ）に示すように、メモリセルＭＣ３は、選択トランジスタＭＴ２と抵抗変化型素子Ｒｃｅｌｌを含む。選択トランジスタＭＴ２は、一端（ドレイン）がビット線ＢＬに接続され、制御端子（ゲート）がワード線ＷＬに接続される。抵抗変化型素子Ｒｃｅｌｌは、一端が選択トランジスタＭＴ２の他端（ソース）に接続され、他端が低電位側電源（接地電位）に接続される。

本実施形態では定電圧印加を行って、抵抗変化型素子Ｒｃｅｌｌと付加抵抗Ｒａｄｄの抵抗分割で定まる電圧値を読む方式を採用している。詳細は後述する。

次に、従来技術としての比較例のメモリセルのデータを読み出す方式について、図４を参照して説明する。図４は、比較例のメモリセルのデータを読み出す方式{第1比較例(定電圧方式)、第2比較例(定電流方式)、第3比較例(e-M-metric) }での多値Cellの動作点を示すI-V曲線である。

第１比較例(定電圧方式)では、一定な電圧を印加して、両電極間に流れる電流を検出する。第2比較例(定電流方式)では、一定な電流を流して、両電極間の電圧を測定する。第3比較例(e-M-metric)は、付加抵抗Ｒａｄｄと抵抗変化型素子Ｒｃｅｌｌを並列に配置し、一定な電圧を印加して、両電極間に流れる電流を検出する。詳細は後述する。

次に、第１乃至３比較例の抵抗変化型不揮発性半導体記憶装置の主要部（読み出し回路部分）について、図５乃至７を参照して説明する。図５は、第１比較例(定電圧方式)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。図６は、第２比較例(定電流方式)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。図７は、 第３比較例(e-M-metric)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。なお、本実施形態と異なる部分のみ説明する。

図５に示すように、第１比較例では、一端（ドレイン）が高電位側電源Ｖｄｄに接続され、制御端子（ゲート）に制御信号Ｓｓｇ１が入力され、他端（ソース）がビット線ＢＬに接続される制御トランジスタＭＴ２２が設けられる。制御トランジスタＭＴ２２は、イネーブル状態の制御信号Ｓｓｇ１が制御端子（ゲート）に入力されるとオンし、ビット線ＢＬに読み出し電圧を供給する。

図６に示すように、第２比較例では、一端が高電位側電源Ｖｄｄに接続され、他端がビット線ＢＬに接続される電流源２２が設けられる。電流源２２は、一定な電圧が供給されると、ビット線ＢＬに読み出し電流Ｉｒｅａｄｂを供給する。

図７に示すように、第３比較例では、一端が高電位側電源Ｖｄｄに接続され、他端がビット線ＢＬに接続される電流源２２が設けられる。一端が高電位側電源Ｖｄｄに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される付加抵抗Ｒａｄｄが設けられる。電流源２２は、一定な電圧が供給されると、付加抵抗Ｒａｄｄに付加電流Ｉａｄｄを流し、ビット線ＢＬに読み出し電流Ｉｒｅａｄｃを流す。

次に、ビット線電位の変化について、図８を参照して説明する。図８は、第１の実施形態に係る本実施形態と比較例のビット線電位の変化を模式的に示す図である。

図８に示すように、本実施形態（第１の実施形態）は、第３比較例（e-M-metric）に比較し、一定なビット線電位に到達する時間が短い。第２比較例（定電流方式）は、本実施形態（第１の実施形態）及び第３比較例（e-M-metric）に比較し、一定なビット線電位に到達する時間が非常に長くなる。第１比較例は、ビット線電位が徐々に低下し、本実施形態（第１の実施形態）及び第３比較例（e-M-metric）に比較し、一定なビット線電位に到達する時間が長くなる。

次に、メモリセルの読み出し時間とメモリセルの読み出し消費電流について、図９及び図１０を参照して説明する。図９は、第１の実施形態に係る本実施形態と比較例のメモリセルの読み出し時間を対比する図である。図１０は、第１の実施形態に係る本実施形態と比較例のメモリセルの読み出し消費電流を対比する図である。なお、図９（ａ）と図１０（ａ）は、多値データの内最低抵抗値セルの特性であり、図９（ｂ）と図１０（ｂ）は、多値データの内最高抵抗値セルの特性である。ここで、読み出し消費電流とは、読み出し動作で消費される電流である。

図９（ａ）に示すように、本実施形態は第２及び３比較例と比較し、最低抵抗値セルの読み出し時間を（１／２）に短縮化出来ている。なお、第１比較例と比較し、２．５倍長い。

図９（ｂ）に示すように、本実施形態は最高抵抗値セルの読み出し時間を、第１比較例よりも１／５に短縮化、第２比較例よりも（１／１０）に短縮化出来ている。なお、第３比較例と同じ値である。

図１０（ａ）に示すように、本実施形態は最低抵抗値セルの読み出し消費電流を第１比較例よりも約（１／２）に低減化、第３比較例よりも約（４／５）に削減している。なお、第２比較例と比較し、約８倍大きい。

図１０（ｂ）に示すように、本実施形態は最高抵抗値セルの読み出し消費電流を、第３比較例よりも（１／１０）に削減している。なお、第２比較例と同じ値、第１比較例と比較して１０倍大きい。

上述したように、本実施形態の不揮発性半導体記憶装置では、付加抵抗Ｒａｄｄ、書き込み・読み出し(センス)回路１５が設けられる。付加抵抗Ｒａｄｄは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続される。書き込み・読み出し(センス)回路１５は、ビット線ＢＬを介してメモリセルＭＣ１に接続される。メモリセルＭＣ１は、多値データを記憶する。検出回路２１は、入力側の非反転増幅端子(+)がノードＮ１に接続され、入力側の反転増幅端子(-)に参照電圧Ｖｒｅｆが入力される。メモリセルＭＣ１に記憶されているデータの読み出し動作のとき、付加抵抗Ｒａｄｄの一端に高電位側電源Ｖｄｄから定電圧が印加され、付加抵抗ＲａｄｄとメモリセルＭＣ１に読み出し電流Ｉｒｅａｄが流れる。ノードＮ１に読み出し電流Ｉｒｅａｄが流れると、ノードＮ１は検知電圧Ｖｓｅｎｓｅとなる。検出回路２１は、入力側の非反転増幅端子(+)に検知電圧Ｖｓｅｎｓｅが入力され、入力側の反転増幅端子(-)に参照電圧Ｖｒｅｆが入力され、比較増幅を行い、比較結果を検出電圧Ｖｄｅｔとして出力する。

定電圧を印加して付加抵抗Ｒａｄｄと抵抗変化型素子Ｒｃｅｌｌとの抵抗分割によってビット線電位V(BL)が高速に定まるという理由で高速化が達成出来、高電位側電源Ｖｄｄから観て付加抵抗Ｒａｄｄと抵抗変化型素子Ｒｃｅｌｌを並列ではなく、直列に接続しているという理由で低消費電流化が達成出来、メモリセルの読み出し時間の高速化と、読み出し消費電流の低減化の両立を図ることができる。

なお、本実施形態では、不揮発性半導体記憶装置をＰＣＲＡＭとして説明しているが、必ずしもこれに限定されるものではない。例えば、ＲｅＲＡＭやiPCMやCBRAMやＭＲＡＭ等などの抵抗変化を利用してデータを記憶するメモリにも適用することができる。

（第２の実施形態）
次に、本発明の第２の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１１は本実施形態に於ける、書き込み・読み出し(センス)回路を示す図である。本実施形態では、読み出し用定電圧電源とビット線の間に付加抵抗を設け、ビット線を介して付加抵抗とメモリセルを直列に接続し、付加抵抗とビット線の間にプルアップ電圧を印加してメモリセルの読み出し時間の高速化と、読み出し消費電流の低減化の両立を図ることができる。

以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図１１に示すように、本実施形態の不揮発性半導体記憶装置の書き込み・読み出し(センス)回路１５ａは、付加抵抗Ｒａｄｄ、検出回路２１、制御トランジスタＭＴ１０を含む。書き込み・読み出し(センス)回路１５ａは、ビット線ＢＬを介してメモリセルＭＣ１に接続される。本実施形態の不揮発性半導体記憶装置は、相変化メモリであるＰＣＲＡＭである。

制御トランジスタＭＴ１０は、一端（ドレイン）にプルアップ電圧Ｖｐｕｌｌｕｐが印加され、他端（ソース）がノードＮ１に接続され、制御端子（ゲート）に制御信号Ｓｓｇ１が入力される。メモリセルＭＣ１の読み出し動作の前段階で、制御信号Ｓｓｇ１がイネーブル状態（例えば、“Ｈｉｇｈ”レベル）となり、制御トランジスタＭＴ１０がオンして、ノードＮ１がプルアップ電圧Ｖｐｕｌｌｕｐにプリチャージされる。

メモリセルＭＣ１の読み出し時に、制御信号Ｓｓｇ１がディセーブル状態（例えば、“Ｌｏｗ”レベル）となり、制御トランジスタＭＴ１０がオフしてプリチャージが切られる。ノードＮ１をプルアップ電圧Ｖｐｕｌｌｕｐに設定することにより、メモリセルＭＣ１の読み出し時間を高速化することができる。

次に、プルアップ電圧Ｖｐｕｌｌｕｐの設定値について、図１２を参照して説明する。図１１は、プルアップ電圧とセット電圧の関係を示す図である。

図１１に示すように、プルアップ電圧Ｖｐｕｌｌｕｐ、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔの関係は、Ｖｐｕｌｌｕｐ＜Ｖｓｅｔ、Ｖｐｕｌｌｕｐ＜Ｖｒｅｓｅｔに設定する。なお、セット電圧Ｖｓｅｔとは、抵抗変化型素子Ｒｃｅｌｌを構成する膜の相変化を発生させ、高抵抗のＲｅｓｅｔ状態から低抵抗のＳｅｔ状態へと相転移させる電圧である。また、リセット電圧Ｖｒｅｓｅｔとは、抵抗変化型素子Ｒｃｅｌｌを構成する膜の相変化を発生させ、低抵抗のＳｅｔ状態から高抵抗のＲｅｓｅｔ状態へと相転移させる電圧である。

次に、メモリセルの読み出し時間と読み出し消費電流について、図１３及び図１４を参照して説明する。図１３は、メモリセルの読み出し時間を示す図であり、図１３（ａ）は最低抵抗値セルでの読み出し時間を示す図、図１３（ｂ）は最高抵抗値セルでの読み出し時間を示す図である。図１４は読み出し消費電流を示す図であり、図１４（ａ）は最低抵抗値セルでの読み出し消費電流を示す図で、図１４（ｂ）は最高抵抗値セルでの読み出し消費電流を示す図である。

読み出し消費電流は第１の実施形態と同等（図１４参照）であり、最低抵抗値セルでの読み出し時間は第１の実施形態と同等なので、最高抵抗値セルでの読み出し時間について第１乃至３比較例と対比して説明する。

図１２（ｂ）に示すように、本実施形態では最高抵抗値セルでの読み出し時間を、第１比較例と比較して（１／１２）に短縮化、第２比較例と比較して（１／２０）に短縮化、第３比較例と比較して（１／２）に短縮化している。

上述したように、本実施形態の不揮発性半導体記憶装置では、付加抵抗Ｒａｄｄ、検出回路２１、制御トランジスタＭＴ１０を含む書き込み・読み出し回路(センス)１５ａが設けられる。付加抵抗Ｒａｄｄは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続される。書き込み・読み出し(センス)回路１５ａは、ビット線ＢＬを介してメモリセルＭＣ１に接続される。メモリセルＭＣ１は、多値データを記憶する。制御トランジスタＭＴ１０は、一端にプルアップ電圧Ｖｐｕｌｌｕｐが印加され、他端がノードＮ１に接続され、制御端子に制御信号Ｓｓｇ１が入力される。メモリセルＭＣ１の読み出し動作の前段階で、制御信号Ｓｓｇ１がイネーブル状態となり、制御トランジスタＭＴ１０がオンして、ノードＮ１がプルアップ電圧Ｖｐｕｌｌｕｐに設定される。

したがって、メモリセルの読み出し時間の高速化と、読み出し消費電流の低減化の両立を図ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１５は、書き込み・読み出し(センス)回路を示す回路図である。本実施形態では、検出回路が第１メモリセルの検知電圧と第２メモリセルの参照検知電圧を比較し、メモリセルの読み出し時間の高速化と、読み出し消費電流の低減化を図ることができる。

図１５に示すように、本実施形態の不揮発性半導体記憶装置の書き込み・読み出し(センス)回路１５１は、検出回路３１、付加抵抗Ｒａｄｄ１、付加抵抗Ｒａｄｄ２、制御トランジスタＭＴ１１乃至１５を含む。本実施形態の不揮発性半導体記憶装置は、相変化メモリであるＰＣＲＡＭである。

付加抵抗Ｒａｄｄ１は、ビット線ＢＬ（第１ビット線）を介してメモリセルＭＣ１ａ（第１メモリセル）に接続される。付加抵抗Ｒａｄｄ２は、付加抵抗Ｒａｄｄ１と同じ抵抗値を有する。付加抵抗Ｒａｄｄ２は、ビット線ＢＬＲ（第２ビット線）を介してメモリセルＭＣ１１（第２メモリセル）に接続される。メモリセルＭＣ１１は、参照メモリセルとして機能する。

メモリセルＭＣ１ａは、抵抗変化型素子Ｒｃｅｌｌと選択トランジスタＭＴ１を含む。抵抗変化型素子Ｒｃｅｌｌは、一端がビット線ＢＬ（ノードＮ１７）に接続される。選択トランジスタＭＴ１は、一端（ドレイン）が抵抗変化型素子Ｒｃｅｌｌの他端に接続され、他端（ソース）が低電位側電源（接地電位）Ｖｓｓに接続され、制御端子（ゲート）がワード線ＷＬに接続される。ワード線ＷＬの電圧（ＶＷＬ）が“Ｈｉｇｈ”のときに選択トランジスタＭＴ１はオンする。

メモリセルＭＣ１１は、参照抵抗Ｒｒｅｆと選択トランジスタＭＴ１６を含む。参照抵抗Ｒｒｅｆは、一端がビット線ＢＬＲ（ノードＮ１８）に接続される。選択トランジスタＭＴ１６は、一端（ドレイン）が参照抵抗Ｒｒｅｆの他端に接続され、他端（ソース）が低電位側電源（接地電位）Ｖｓｓに接続され、制御端子（ゲート）がワード線ＷＬに接続される。ワード線ＷＬの電圧（ＶＷＬ）が“Ｈｉｇｈ”のときに選択トランジスタＭＴ１１はオンする。

付加抵抗Ｒａｄｄ１は、一端がノードＮ１５に接続され、他端がビット線ＢＬ（ノードＮ１７）に接続される。付加抵抗Ｒａｄｄ２は、一端がノードＮ１６に接続され、他端がビット線ＢＬＲ（ノードＮ１８）に接続される。

制御トランジスタＭＴ１４は、一端が（ドレイン）がノードＮ１１に接続され、他端（ソース）がノードＮ１５に接続され、制御端子（ゲート）に制御電圧ＶψＴが印加される。制御トランジスタＭＴ１５は、一端（ドレイン）がノードＮ１２に接続され、他端がノードＮ１６に接続され、制御端子（ゲート）に制御電圧ＶψＴが印加される。制御電圧ＶψＴが“Ｈｉｇｈ”のときに、制御トランジスタＭＴ１４と制御トランジスタＭＴ１５がオンする。

制御トランジスタＭＴ１３は、一端がノードＮ１１に接続され、他端がノードＮ１２に接続され、制御端子（ゲート）に制御電圧ＶＥＱＬが印加される。制御トランジスタＭＴ１１は一端がノードＮ１１に接続され、他端が電圧ＶＰＲＥが印加されるノードＮ１３に接続され、制御端子（ゲート）に制御電圧ＶＥＱＬが印加される。制御トランジスタＭＴ１２は、一端がノードＮ１２に接続され、他端が電圧ＶＰＲＥが印加されるノードＮ１３に接続され、制御端子（ゲート）に制御電圧ＶＥＱＬが印加される。制御電圧ＶＥＱＬが“Ｈｉｇｈ”のときに、制御トランジスタＭＴ１１乃至１３がオンする。

検出回路３１は、入力側の非反転増幅端子（＋）がノードＮ１１に接続され、入力側の反転増幅端子（−）にノードＮ１２が接続される。検出回路３１は、入力側の反転増幅端子（−）の電圧を基準として、入力側の反転増幅端子（−）の電圧と入力側の非反転増幅端子（＋）の電圧の比較演算処理を行なう。

メモリセルＭＣ１に記憶されているデータの読み出し動作のとき、検出回路３１は動作する。具体的には、検出回路３１は、入力側の非反転増幅端子（＋）に第１メモリセルの検知電圧である電圧ＶＳＡが入力され、入力側の反転増幅端子（−）に参照メモリセル検知電圧である電圧ＶＳＡＲが入力され、比較増幅を行い、比較結果を検出電圧ＶＳＩＧとして出力する。

抵抗変化型素子Ｒｃｅｌｌが多値データのいずれかを記憶している場合、ノードＮ１３に印加される電圧ＶＰＲＥの値を変更させながら複数回検出電圧ＶＳＩＧを出力して、抵抗変化型素子Ｒｃｅｌｌの記憶データがどの値にあるのかを絞り込む。

次に、本実施形態の不揮発性半導体記憶装置のメモリセルの読み出し動作について図１６及び図１７を参照して説明する。図１６は、低抵抗状態でのメモリセルの読み出し動作を示すタイミングチャートである。図１７は、高抵抗状態でのメモリセルの読み出し動作を示すタイミングチャートである。

図１６に示すように、低抵抗状態でのメモリセルの読み出し動作では、まず、制御電圧ＶＥＱＬ、制御電圧ＶψＴ、ワード線ＷＬの電圧ＶＷＬを、ディセーブル状態（例えば、ローレベル）からイネーブル状態（例えば、ハイレベル）に変化させると、制御トランジスタＭＴ１１乃至１５がオンする。その結果、ノードＮ１５の電圧ＶＢＬとノードＮ１６の電圧ＶＢＬＲがハイレベルである（ＶψＴ−Ｖｔｈ）に設定される。なお、Ｖｔｈはトランジスタの閾値電圧である。ノードＮ１７の電圧ＶＴＥは、（ＶψＴ−Ｖｔｈ）に設定される。ノードＮ１８の電圧ＶＴＥＲも、（ＶψＴ−Ｖｔｈ）に設定される。

次に、電圧ＶＥＱＬをイネーブル状態からディセーブル状態にさせると制御トランジスタＭＴ１１乃至１３がオフする。その結果、N15の電位は選択トランジスタＭＴ１を通じて引き抜かれて下降し、N16の電位は選択トランジスタＭＴ１６を通じて引き抜かれて下降する。その際、抵抗変化型素子Ｒｃｅｌｌの抵抗値＜参照抵抗Ｒｒｅｆの抵抗値であるとすると、ノードＮ１５の電位の下降がノードＮ１６の電位の下降より速くなる。するとノードＮ１５と制御電圧ＶψＴ、ノードＮ１６と制御電圧ＶψＴ間の電位差が閾値以上となり、結果として電圧VSA、電圧VSARの電位も引き抜かれる。電圧VSAと電圧VSARはBit線から電気的に切断されている為容量が軽く、ノードＮ１５とノードＮ１６の電位差以上に電位差がつく。そのため検出回路３１は大きな電位差を検知出来る事となり、センスマージンが増大する。

検出回路３１は、入力側の非反転増幅端子（＋）に第１メモリセル検知電圧であるノードＮ１１の電圧ＶＳＡが入力され、入力側の反転増幅端子（−）に参照メモリセル検知電圧であるノードＮ１２の電圧ＶＳＡＲが入力され、比較増幅を行う。このとき、検出回路３１から出力される検出電圧ＶＳＩＧは、ハイレベルからローレベルに変化する。

図１７に示すように、高抵抗状態でのメモリセルの読み出し動作は、図１６に示す低抵抗状態でのメモリセルの読み出し動作と同様なステップで進められる。ただし、ノードＮ１５の電圧ＶＢＬとノードＮ１６の電圧ＶＢＬＲの電圧レベルの変化、ノードＮ１７の電圧ＶＴＥとノードＮ１８の電圧ＶＴＥＲの電圧レベルの変化、ノードＮ１１ＶＳＡの電圧とノードＮ１２の電圧ＶＳＡＲの電圧レベルの変化が、それぞれ図１６とは逆になる。
検出回路３１は、入力側の非反転増幅端子（＋）に第１メモリセル検知電圧であるノードＮ１１の電圧ＶＳＡが入力され、入力側の反転増幅端子（−）に参照メモリセル検知電圧であるノードＮ１２の電圧ＶＳＡＲが入力され、比較増幅を行う。このとき、検出回路３１から出力される検出電圧ＶＳＩＧは、ローレベルからハイレベルからに変化する。

上述したように、本実施形態の抵抗変化型不揮発性半導体記憶装置では、検出回路３１、付加抵抗Ｒａｄｄ１、付加抵抗Ｒａｄｄ２、制御トランジスタＭＴ１１乃至１５を含む書き込み・読み出し回路１５１が設けられる。付加抵抗Ｒａｄｄ１は、ビット線ＢＬを介してメモリセルＭＣ１ａに接続される。付加抵抗Ｒａｄｄ２は、付加抵抗Ｒａｄｄ１と同じ抵抗値を有する。付加抵抗Ｒａｄｄ２は、ビット線ＢＬＲを介してメモリセルＭＣ１１に接続される。メモリセルＭＣ１ａは、抵抗変化型素子Ｒｃｅｌｌと選択トランジスタＭＴ１を含む。メモリセルＭＣ１１は、参照抵抗Ｒｒｅｆと選択トランジスタＭＴ１６を含む。検出回路３１は、入力側の非反転増幅端子（＋）に第１メモリセル検知電圧であるノードＮ１１の電圧ＶＳＡが入力され、入力側の反転増幅端子（−）に参照メモリセル検知電圧であるノードＮ１２の電圧ＶＳＡＲが入力され、比較演算処理を行う。低抵抗状態でのメモリセルの読み出し動作では、検出回路３１からローレベルの検出電圧ＶＳＩＧが出力される。高抵抗状態でのメモリセルの読み出し動作では、検出回路３１からハイレベルの検出電圧ＶＳＩＧが出力される。

したがって、メモリセルの読み出し時間の高速化と、読み出し消費電流
の低減化を図ることができる。

上述した本実施形態では、不揮発性半導体記憶装置において抵抗変化を利用してデータを記憶するメモリにも適用することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 制御回路
１１ デコーダ／ドライバ回路
１２ ワード線選択回路
１３ ビット線選択回路
１４ メモリセルアレイ
１５、１５ａ、１５１ 書き込み・読み出し回路
１６ 入出力回路
１００ 不揮発性半導体記憶装置
２１、３１ 検出回路
２２ 電流源
ＢＬ、ＢＬＲ ビット線
Ｃｂｌ ビット線負荷容量
Ｄ１ ダイオード
Ｉａｄｄ 付加電流
Ｉｔｏｔａｌ 電流
Ｉｒｅａｄ、Ｉｒｅａｄａ、Ｉｒｅａｄｂ、Ｉｒｅａｄｃ 読み出し電流
ＭＣ１〜３、ＭＣ１ａ、ＭＣ１１ メモリセル
ＭＴ１、ＭＴ２、ＭＴ１６ 選択トランジスタ
ＭＴ１０〜１６、ＭＴ２２ 制御トランジスタ
Ｎ１、Ｎ１１〜Ｎ１８ ノード
Ｒａｄｄ、Ｒａｄｄ１、Ｒａａｄ２ 付加抵抗
Ｒｃｅｌｌ 抵抗変化型素子
Ｒｒｅｆ 参照抵抗
ＳＬ ソース線
Ｓｓｇ１、Ｓｓｇ２ 制御信号
Ｔｄ１、Ｔｄ２、Ｔｄ１１、Ｔｄ２２ 遅延時間
ＶＢＬ、ＶＢＬＲ、ＶＰＲＥ、ＶＳＡ、ＶＳＡＲ、ＶＴＥ、ＶＴＥＲ 電圧
Ｖｄｄ 高電位側電源
ＶＥＱＬ、ＶψＴ 制御電圧
Ｖｐｕｌｌｕｐ プルアップ電圧
Ｖｒｅｆ 参照電圧
Ｖｒｅｓｅｔ リセット電圧
Ｖｓｅｎｓｅ 検知電圧
Ｖｓｅｔ セット電圧
Ｖｄｅｔ、ＶＳＩＧ 検出電圧
Ｖｓｓ 低電位側電源（接地電位）
ＷＬ ワード線

Claims (6)

1. 一端が電源に接続される付加抵抗と、
   抵抗変化型素子を含み、一端がビット線を介して前記付加抵抗の他端に接続され、他端が選択素子に接続されるメモリセルと、
   を具備し、
   前記メモリセルの読み出し動作のときに、前記付加抵抗の一端に前記電源から定電圧が印加され、前記付加抵抗と前記メモリセルに読み出し電流が流れる
   ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
2. 一端にプルアップ電圧が印加され、他端が前記付加抵抗の他端に接続され、制御端子に制御信号が入力される制御トランジスタ
   を更に具備し、
   前記メモリセルの読み出し動作の前段階で、イネーブル状態の前記制御信号により前記制御トランジスタがオンして前記付加抵抗の他端が前記プルアップ電圧にプリチャージされ、読み出し時に前記制御信号がディセーブルにされて前記プリチャージが切られる
   ことを特徴とする請求項１に記載の抵抗変化型不揮発性半導体記憶装置。
3. 入力側の非反転増幅端子又は反転増幅端子が前記抵抗の他端に接続され、入力側の反転増幅端子又は非反転増幅端子に参照電圧が入力され、前記メモリセルの読み出し動作のときに、前記付加抵抗の他端でのメモリセル検知電圧と前記参照電圧を比較増幅して、比較結果を検出電圧として出力する検出回路
   を更に具備する
   ことを特徴とする請求項１又は２に記載の抵抗変化型不揮発性半導体記憶装置。
4. 第１の付加抵抗と、
   抵抗変化型素子を含み、一端が第１ビット線を介して前記第１の付加抵抗の一端に接続され、他端が第１の選択素子又は前記抵抗変化型素子に接続される第１メモリセルと、
   前記第１の付加抵抗と同じ抵抗値を有する第２の付加抵抗と、
   参照抵抗を含み、一端が第２ビット線を介して前記第２の付加抵抗の一端に接続され、他端が第２の選択素子又は前記参照抵抗に接続される第２メモリセルと、
   入力側の非反転増幅端子又は反転増幅端子が前記第１の付加抵抗の他端に接続され、入力側の反転増幅端子又は非反転増幅端子に前記第２の付加抵抗の他端に接続され、前記第１メモリセルの読み出し動作のときに、前記第１の付加抵抗の他端での第１メモリセル検知電圧と前記第２の付加抵抗の他端での参照メモリセル検知電圧を比較増幅して、比較結果を検出電圧として出力する検出回路と、
   を具備することを特徴とする抵抗変化型不揮発性半導体記憶装置。
5. 前記抵抗変化型素子は、抵抗値が異なる複数のデータを多値データとして記憶する
   ことを特徴とする請求項１乃至４に記載の抵抗変化型不揮発性半導体記憶装置。
6. 前記半導体記憶装置は、ＲｅＲＡＭ、ＰＣＲＡＭ、iPCM、CBRAM、EEPROM、強誘電体Memory、或いはＭＲＡＭであることを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化型不揮発性半導体記憶装置。