JP2018156700A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 読み出し時間の高速化と読み出し消費電流の低減化の両立化を図る。【解決手段】 一つの実施形態によれば、不揮発性半導体記憶装置は、付加抵抗とメモリセルを含む。付加抵抗は一端が電源に接続される。メモリセルは抵抗変化型素子を含み、一端がビット線を介して付加抵抗の他端に接続され、他端が選択素子に接続される。メモリセルの読み出し動作のときに、付加抵抗の一端に電源から定電圧が印加され、付加抵抗とメモリセルに読み出し電流が流れる。【選択図】 図2
Description
実施形態は、不揮発性半導体記憶装置に関する。
抵抗変化型メモリであるReRAM(Resistive Random Access Memory)、相変化メモリであるPCRAM(Phase Change Random Access Memory)、界面型相変化メモリであるiPCM(Interfacial Phase Change Random Access Memory)、磁気抵抗メモリであるMRAM(Magnetoresistive Random Access Memory)等は、メモリセル内に抵抗変化型素子を含み、次世代不揮発性半導体記憶装置として多方面で開発されている。
本発明は、読み出し時間の高速化と読み出し消費電流の低減化の両立を図ることができる抵抗変化型不揮発性半導体記憶装置を提供する。
一つの実施形態によれば、抵抗変化型不揮発性半導体記憶装置は、付加抵抗とメモリセルを含む。付加抵抗は一端が電源に接続される。メモリセルは抵抗変化型素子を含み、一端がビット線を介して付加抵抗の他端に接続され、他端が選択トランジスタに接続される。選択トランジスタのゲートはワード線に接続され、ワード線電位の“High”、“Low”によってオン・オフ制御される。メモリセルの読み出し動作のときに、付加抵抗の一端に電源から定電圧が印加され、付加抵抗とメモリセルに読み出し電流が流れる。
以下本発明の実施形態について図面を参照しながら説明する。
(第1の実施形態)
まず、本発明の第1の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図1は不揮発性半導体記憶装置を示すブロック図である。本実施形態では、読み出し用定電圧電源とビット線の間に付加抵抗を設け、ビット線を介して付加抵抗とメモリセルを直列に接続してメモリセルの読み出し時間の高速化と、読み出し消費電流の低減化を両立している。
まず、本発明の第1の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図1は不揮発性半導体記憶装置を示すブロック図である。本実施形態では、読み出し用定電圧電源とビット線の間に付加抵抗を設け、ビット線を介して付加抵抗とメモリセルを直列に接続してメモリセルの読み出し時間の高速化と、読み出し消費電流の低減化を両立している。
図1に示すように、不揮発性半導体記憶装置100は、制御回路10、デコーダ/ドライバ回路11、ワード線選択回路12、ビット線選択回路13、メモリセルアレイ14、書き込み・読み出し(センス)回路15、入出力回路16を含む。不揮発性半導体記憶装置100は、相変化メモリであるPCRAM(Phase Change Random Access Memory)である。
制御部10は、不揮発性半導体記憶装置100を統括制御する。制御部10は、書き込み/読み出し等の要求を受け取ると不揮発性半導体記憶装置100内の回路に指令を出す。制御部10は、デコーダ/ドライバ回路11との間でコマンド/ステータスなどの授受を行う。制御部10は、アドレス線を介してアドレス情報をワード線選択回路12へ送信する。制御部10は、アドレス線を介してアドレス情報をビット線選択回路13へ送信する。制御部10は、書き込み/プリチャージ/読み出し等の制御信号を書き込み・読み出し(センス)回路15へ送信する。制御部10は、入出力回路16に制御信号を送信し、入出力回路16との間でデータの授受を行なう。
デコーダ/ドライバ回路11は、制御信号をワード線選択回路12へ送信する。デコーダ/ドライバ回路11は、制御信号をビット線選択回路13へ送信する。ワード線選択回路12は、デコーダ/ドライバ回路11の制御信号と制御部10のアドレス情報に基づいてワード線を選択する。ビット線選択回路13は、デコーダ/ドライバ回路11の制御信号と制御部10のアドレス情報に基づいてビット線を選択する。
メモリセルアレイ14は、複数のメモリセル、複数のワード線、複数のビット線が配置される。書き込み・読み出し(センス)回路15は、制御回路10の制御信号に基づいて、メモリセルの書き込み/プリチャージ/読み出し等を実行する。入出力回路16は、書き込み・読み出し(センス)回路15との間でデータの授受を行う。入出力回路16は、制御回路の指令に基づいて、外部とデータの授受を行なう。
図2に示すように、書き込み・読み出し(センス)回路15は、付加抵抗Radd、検出回路21を含む。付加抵抗Raddは、一端が高電位側電源Vddに接続され、他端がノードN1に接続される。書き込み・読み出し(センス)回路15は、ビット線BLを介してメモリセルMC1に接続される。検出回路21は、検知電圧Vsenseと参照電圧Vrefを比較増幅し、検出電圧Vdetを出力する。メモリセルMC1の選択トランジスタMT1は、読み出し動作、書き込み動作のときにオンする。
ビット線BLは、低電位側電源(接地電位)Vssとの間にビット線負荷容量Cblが形成される。
メモリセルMC1は、選択トランジスタMT1と抵抗変化型素子Rcellを含む。選択トランジスタMT1は、一端(ドレイン)が抵抗変化型素子Rcellに接続され、他端(ソース)が低電位側電源(接地電位)Vssに接続され、制御端子(ゲート)がワード線WLに接続される。抵抗変化型素子Rcellは、一端が他端がビット線BLに接続され、他端が選択トランジスタMT1の一端(ドレイン)に接続され、膜の相変化により抵抗値が変化し、異なる抵抗値を多値データとして記憶する。
検出回路21は、入力側の非反転増幅端子(+)がノードN1に接続され、入力側の反転増幅端子(−)に参照電圧Vrefが入力される。検出回路21は、入力側の反転増幅端子(−)の電圧を基準として、入力側の反転増幅端子(−)の電圧と入力側の非反転増幅端子(+)の電圧の比較増幅を行なう。
メモリセルMC1に記憶されているデータの読み出し動作のとき、付加抵抗Raddの一端に高電位側電源Vddから定電圧が印加され、抵抗RaddとメモリセルMC1に読み出し電流Ireadが流れる。ノードN1(付加抵抗Raddの他端)に読み出し電流Ireadが流れると、ノードN1は検知電圧Vsenseとなる。
検出回路21は、入力側の非反転増幅端子(+)に検知電圧Vsenseが入力され、入力側の反転増幅端子(−)に参照電圧Vrefが入力され、比較増幅を行い、比較結果を検出電圧Vdetとして出力する。抵抗変化型素子Rcellが多値データのいずれかを記憶している場合、参照電圧Vrefの値を変更させながら複数回検出電圧Vdetを出力して、抵抗変化型素子Rcellの記憶データの値を絞り込む。
本実施形態では、メモリセルを抵抗変化型素子Rcellから構成されるメモリセルMC1にしているが、図3(a)に示すメモリセルMC2、或いは図3(b)に示すメモリセルMC3を用いてもよい。
図3(a)に示すように、メモリセルMC2は、抵抗変化型素子RcellとダイオードD1を含む。抵抗変化型素子Rcellは、一端がビット線BLに接続される。ダイオードD1は、アノードが抵抗変化型素子Rcellの他端に接続され、カソードがワード線WLに接続される。
図3(b)に示すように、メモリセルMC3は、選択トランジスタMT2と抵抗変化型素子Rcellを含む。選択トランジスタMT2は、一端(ドレイン)がビット線BLに接続され、制御端子(ゲート)がワード線WLに接続される。抵抗変化型素子Rcellは、一端が選択トランジスタMT2の他端(ソース)に接続され、他端が低電位側電源(接地電位)に接続される。
本実施形態では定電圧印加を行って、抵抗変化型素子Rcellと付加抵抗Raddの抵抗分割で定まる電圧値を読む方式を採用している。詳細は後述する。
次に、従来技術としての比較例のメモリセルのデータを読み出す方式について、図4を参照して説明する。図4は、比較例のメモリセルのデータを読み出す方式{第1比較例(定電圧方式)、第2比較例(定電流方式)、第3比較例(e-M-metric) }での多値Cellの動作点を示すI-V曲線である。
第1比較例(定電圧方式)では、一定な電圧を印加して、両電極間に流れる電流を検出する。第2比較例(定電流方式)では、一定な電流を流して、両電極間の電圧を測定する。第3比較例(e-M-metric)は、付加抵抗Raddと抵抗変化型素子Rcellを並列に配置し、一定な電圧を印加して、両電極間に流れる電流を検出する。詳細は後述する。
次に、第1乃至3比較例の抵抗変化型不揮発性半導体記憶装置の主要部(読み出し回路部分)について、図5乃至7を参照して説明する。図5は、第1比較例(定電圧方式)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。図6は、第2比較例(定電流方式)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。図7は、 第3比較例(e-M-metric)の抵抗変化型不揮発性半導体記憶装置の主要部を模式的に示す回路図である。なお、本実施形態と異なる部分のみ説明する。
図5に示すように、第1比較例では、一端(ドレイン)が高電位側電源Vddに接続され、制御端子(ゲート)に制御信号Ssg1が入力され、他端(ソース)がビット線BLに接続される制御トランジスタMT22が設けられる。制御トランジスタMT22は、イネーブル状態の制御信号Ssg1が制御端子(ゲート)に入力されるとオンし、ビット線BLに読み出し電圧を供給する。
図6に示すように、第2比較例では、一端が高電位側電源Vddに接続され、他端がビット線BLに接続される電流源22が設けられる。電流源22は、一定な電圧が供給されると、ビット線BLに読み出し電流Ireadbを供給する。
図7に示すように、第3比較例では、一端が高電位側電源Vddに接続され、他端がビット線BLに接続される電流源22が設けられる。一端が高電位側電源Vddに接続され、他端が低電位側電源(接地電位)Vssに接続される付加抵抗Raddが設けられる。電流源22は、一定な電圧が供給されると、付加抵抗Raddに付加電流Iaddを流し、ビット線BLに読み出し電流Ireadcを流す。
次に、ビット線電位の変化について、図8を参照して説明する。図8は、第1の実施形態に係る本実施形態と比較例のビット線電位の変化を模式的に示す図である。
図8に示すように、本実施形態(第1の実施形態)は、第3比較例(e-M-metric)に比較し、一定なビット線電位に到達する時間が短い。第2比較例(定電流方式)は、本実施形態(第1の実施形態)及び第3比較例(e-M-metric)に比較し、一定なビット線電位に到達する時間が非常に長くなる。第1比較例は、ビット線電位が徐々に低下し、本実施形態(第1の実施形態)及び第3比較例(e-M-metric)に比較し、一定なビット線電位に到達する時間が長くなる。
次に、メモリセルの読み出し時間とメモリセルの読み出し消費電流について、図9及び図10を参照して説明する。図9は、第1の実施形態に係る本実施形態と比較例のメモリセルの読み出し時間を対比する図である。図10は、第1の実施形態に係る本実施形態と比較例のメモリセルの読み出し消費電流を対比する図である。なお、図9(a)と図10(a)は、多値データの内最低抵抗値セルの特性であり、図9(b)と図10(b)は、多値データの内最高抵抗値セルの特性である。ここで、読み出し消費電流とは、読み出し動作で消費される電流である。
図9(a)に示すように、本実施形態は第2及び3比較例と比較し、最低抵抗値セルの読み出し時間を(1/2)に短縮化出来ている。なお、第1比較例と比較し、2.5倍長い。
図9(b)に示すように、本実施形態は最高抵抗値セルの読み出し時間を、第1比較例よりも1/5に短縮化、第2比較例よりも(1/10)に短縮化出来ている。なお、第3比較例と同じ値である。
図10(a)に示すように、本実施形態は最低抵抗値セルの読み出し消費電流を第1比較例よりも約(1/2)に低減化、第3比較例よりも約(4/5)に削減している。なお、第2比較例と比較し、約8倍大きい。
図10(b)に示すように、本実施形態は最高抵抗値セルの読み出し消費電流を、第3比較例よりも(1/10)に削減している。なお、第2比較例と同じ値、第1比較例と比較して10倍大きい。
上述したように、本実施形態の不揮発性半導体記憶装置では、付加抵抗Radd、書き込み・読み出し(センス)回路15が設けられる。付加抵抗Raddは、一端が高電位側電源Vddに接続され、他端がノードN1に接続される。書き込み・読み出し(センス)回路15は、ビット線BLを介してメモリセルMC1に接続される。メモリセルMC1は、多値データを記憶する。検出回路21は、入力側の非反転増幅端子(+)がノードN1に接続され、入力側の反転増幅端子(-)に参照電圧Vrefが入力される。メモリセルMC1に記憶されているデータの読み出し動作のとき、付加抵抗Raddの一端に高電位側電源Vddから定電圧が印加され、付加抵抗RaddとメモリセルMC1に読み出し電流Ireadが流れる。ノードN1に読み出し電流Ireadが流れると、ノードN1は検知電圧Vsenseとなる。検出回路21は、入力側の非反転増幅端子(+)に検知電圧Vsenseが入力され、入力側の反転増幅端子(-)に参照電圧Vrefが入力され、比較増幅を行い、比較結果を検出電圧Vdetとして出力する。
定電圧を印加して付加抵抗Raddと抵抗変化型素子Rcellとの抵抗分割によってビット線電位V(BL)が高速に定まるという理由で高速化が達成出来、高電位側電源Vddから観て付加抵抗Raddと抵抗変化型素子Rcellを並列ではなく、直列に接続しているという理由で低消費電流化が達成出来、メモリセルの読み出し時間の高速化と、読み出し消費電流の低減化の両立を図ることができる。
なお、本実施形態では、不揮発性半導体記憶装置をPCRAMとして説明しているが、必ずしもこれに限定されるものではない。例えば、ReRAMやiPCMやCBRAMやMRAM等などの抵抗変化を利用してデータを記憶するメモリにも適用することができる。
(第2の実施形態)
次に、本発明の第2の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図11は本実施形態に於ける、書き込み・読み出し(センス)回路を示す図である。本実施形態では、読み出し用定電圧電源とビット線の間に付加抵抗を設け、ビット線を介して付加抵抗とメモリセルを直列に接続し、付加抵抗とビット線の間にプルアップ電圧を印加してメモリセルの読み出し時間の高速化と、読み出し消費電流の低減化の両立を図ることができる。
次に、本発明の第2の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図11は本実施形態に於ける、書き込み・読み出し(センス)回路を示す図である。本実施形態では、読み出し用定電圧電源とビット線の間に付加抵抗を設け、ビット線を介して付加抵抗とメモリセルを直列に接続し、付加抵抗とビット線の間にプルアップ電圧を印加してメモリセルの読み出し時間の高速化と、読み出し消費電流の低減化の両立を図ることができる。
以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図11に示すように、本実施形態の不揮発性半導体記憶装置の書き込み・読み出し(センス)回路15aは、付加抵抗Radd、検出回路21、制御トランジスタMT10を含む。書き込み・読み出し(センス)回路15aは、ビット線BLを介してメモリセルMC1に接続される。本実施形態の不揮発性半導体記憶装置は、相変化メモリであるPCRAMである。
制御トランジスタMT10は、一端(ドレイン)にプルアップ電圧Vpullupが印加され、他端(ソース)がノードN1に接続され、制御端子(ゲート)に制御信号Ssg1が入力される。メモリセルMC1の読み出し動作の前段階で、制御信号Ssg1がイネーブル状態(例えば、“High”レベル)となり、制御トランジスタMT10がオンして、ノードN1がプルアップ電圧Vpullupにプリチャージされる。
メモリセルMC1の読み出し時に、制御信号Ssg1がディセーブル状態(例えば、“Low”レベル)となり、制御トランジスタMT10がオフしてプリチャージが切られる。ノードN1をプルアップ電圧Vpullupに設定することにより、メモリセルMC1の読み出し時間を高速化することができる。
次に、プルアップ電圧Vpullupの設定値について、図12を参照して説明する。図11は、プルアップ電圧とセット電圧の関係を示す図である。
図11に示すように、プルアップ電圧Vpullup、セット電圧Vset、リセット電圧Vresetの関係は、Vpullup<Vset、Vpullup<Vresetに設定する。なお、セット電圧Vsetとは、抵抗変化型素子Rcellを構成する膜の相変化を発生させ、高抵抗のReset状態から低抵抗のSet状態へと相転移させる電圧である。また、リセット電圧Vresetとは、抵抗変化型素子Rcellを構成する膜の相変化を発生させ、低抵抗のSet状態から高抵抗のReset状態へと相転移させる電圧である。
次に、メモリセルの読み出し時間と読み出し消費電流について、図13及び図14を参照して説明する。図13は、メモリセルの読み出し時間を示す図であり、図13(a)は最低抵抗値セルでの読み出し時間を示す図、図13(b)は最高抵抗値セルでの読み出し時間を示す図である。図14は読み出し消費電流を示す図であり、図14(a)は最低抵抗値セルでの読み出し消費電流を示す図で、図14(b)は最高抵抗値セルでの読み出し消費電流を示す図である。
読み出し消費電流は第1の実施形態と同等(図14参照)であり、最低抵抗値セルでの読み出し時間は第1の実施形態と同等なので、最高抵抗値セルでの読み出し時間について第1乃至3比較例と対比して説明する。
図12(b)に示すように、本実施形態では最高抵抗値セルでの読み出し時間を、第1比較例と比較して(1/12)に短縮化、第2比較例と比較して(1/20)に短縮化、第3比較例と比較して(1/2)に短縮化している。
上述したように、本実施形態の不揮発性半導体記憶装置では、付加抵抗Radd、検出回路21、制御トランジスタMT10を含む書き込み・読み出し回路(センス)15aが設けられる。付加抵抗Raddは、一端が高電位側電源Vddに接続され、他端がノードN1に接続される。書き込み・読み出し(センス)回路15aは、ビット線BLを介してメモリセルMC1に接続される。メモリセルMC1は、多値データを記憶する。制御トランジスタMT10は、一端にプルアップ電圧Vpullupが印加され、他端がノードN1に接続され、制御端子に制御信号Ssg1が入力される。メモリセルMC1の読み出し動作の前段階で、制御信号Ssg1がイネーブル状態となり、制御トランジスタMT10がオンして、ノードN1がプルアップ電圧Vpullupに設定される。
したがって、メモリセルの読み出し時間の高速化と、読み出し消費電流の低減化の両立を図ることができる。
(第3の実施形態)
次に、本発明の第3の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図15は、書き込み・読み出し(センス)回路を示す回路図である。本実施形態では、検出回路が第1メモリセルの検知電圧と第2メモリセルの参照検知電圧を比較し、メモリセルの読み出し時間の高速化と、読み出し消費電流の低減化を図ることができる。
次に、本発明の第3の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図15は、書き込み・読み出し(センス)回路を示す回路図である。本実施形態では、検出回路が第1メモリセルの検知電圧と第2メモリセルの参照検知電圧を比較し、メモリセルの読み出し時間の高速化と、読み出し消費電流の低減化を図ることができる。
図15に示すように、本実施形態の不揮発性半導体記憶装置の書き込み・読み出し(センス)回路151は、検出回路31、付加抵抗Radd1、付加抵抗Radd2、制御トランジスタMT11乃至15を含む。本実施形態の不揮発性半導体記憶装置は、相変化メモリであるPCRAMである。
付加抵抗Radd1は、ビット線BL(第1ビット線)を介してメモリセルMC1a(第1メモリセル)に接続される。付加抵抗Radd2は、付加抵抗Radd1と同じ抵抗値を有する。付加抵抗Radd2は、ビット線BLR(第2ビット線)を介してメモリセルMC11(第2メモリセル)に接続される。メモリセルMC11は、参照メモリセルとして機能する。
メモリセルMC1aは、抵抗変化型素子Rcellと選択トランジスタMT1を含む。抵抗変化型素子Rcellは、一端がビット線BL(ノードN17)に接続される。選択トランジスタMT1は、一端(ドレイン)が抵抗変化型素子Rcellの他端に接続され、他端(ソース)が低電位側電源(接地電位)Vssに接続され、制御端子(ゲート)がワード線WLに接続される。ワード線WLの電圧(VWL)が“High”のときに選択トランジスタMT1はオンする。
メモリセルMC11は、参照抵抗Rrefと選択トランジスタMT16を含む。参照抵抗Rrefは、一端がビット線BLR(ノードN18)に接続される。選択トランジスタMT16は、一端(ドレイン)が参照抵抗Rrefの他端に接続され、他端(ソース)が低電位側電源(接地電位)Vssに接続され、制御端子(ゲート)がワード線WLに接続される。ワード線WLの電圧(VWL)が“High”のときに選択トランジスタMT11はオンする。
付加抵抗Radd1は、一端がノードN15に接続され、他端がビット線BL(ノードN17)に接続される。付加抵抗Radd2は、一端がノードN16に接続され、他端がビット線BLR(ノードN18)に接続される。
制御トランジスタMT14は、一端が(ドレイン)がノードN11に接続され、他端(ソース)がノードN15に接続され、制御端子(ゲート)に制御電圧VψTが印加される。制御トランジスタMT15は、一端(ドレイン)がノードN12に接続され、他端がノードN16に接続され、制御端子(ゲート)に制御電圧VψTが印加される。制御電圧VψTが“High”のときに、制御トランジスタMT14と制御トランジスタMT15がオンする。
制御トランジスタMT13は、一端がノードN11に接続され、他端がノードN12に接続され、制御端子(ゲート)に制御電圧VEQLが印加される。制御トランジスタMT11は一端がノードN11に接続され、他端が電圧VPREが印加されるノードN13に接続され、制御端子(ゲート)に制御電圧VEQLが印加される。制御トランジスタMT12は、一端がノードN12に接続され、他端が電圧VPREが印加されるノードN13に接続され、制御端子(ゲート)に制御電圧VEQLが印加される。制御電圧VEQLが“High”のときに、制御トランジスタMT11乃至13がオンする。
検出回路31は、入力側の非反転増幅端子(+)がノードN11に接続され、入力側の反転増幅端子(−)にノードN12が接続される。検出回路31は、入力側の反転増幅端子(−)の電圧を基準として、入力側の反転増幅端子(−)の電圧と入力側の非反転増幅端子(+)の電圧の比較演算処理を行なう。
メモリセルMC1に記憶されているデータの読み出し動作のとき、検出回路31は動作する。具体的には、検出回路31は、入力側の非反転増幅端子(+)に第1メモリセルの検知電圧である電圧VSAが入力され、入力側の反転増幅端子(−)に参照メモリセル検知電圧である電圧VSARが入力され、比較増幅を行い、比較結果を検出電圧VSIGとして出力する。
抵抗変化型素子Rcellが多値データのいずれかを記憶している場合、ノードN13に印加される電圧VPREの値を変更させながら複数回検出電圧VSIGを出力して、抵抗変化型素子Rcellの記憶データがどの値にあるのかを絞り込む。
次に、本実施形態の不揮発性半導体記憶装置のメモリセルの読み出し動作について図16及び図17を参照して説明する。図16は、低抵抗状態でのメモリセルの読み出し動作を示すタイミングチャートである。図17は、高抵抗状態でのメモリセルの読み出し動作を示すタイミングチャートである。
図16に示すように、低抵抗状態でのメモリセルの読み出し動作では、まず、制御電圧VEQL、制御電圧VψT、ワード線WLの電圧VWLを、ディセーブル状態(例えば、ローレベル)からイネーブル状態(例えば、ハイレベル)に変化させると、制御トランジスタMT11乃至15がオンする。その結果、ノードN15の電圧VBLとノードN16の電圧VBLRがハイレベルである(VψT−Vth)に設定される。なお、Vthはトランジスタの閾値電圧である。ノードN17の電圧VTEは、(VψT−Vth)に設定される。ノードN18の電圧VTERも、(VψT−Vth)に設定される。
次に、電圧VEQLをイネーブル状態からディセーブル状態にさせると制御トランジスタMT11乃至13がオフする。その結果、N15の電位は選択トランジスタMT1を通じて引き抜かれて下降し、N16の電位は選択トランジスタMT16を通じて引き抜かれて下降する。その際、抵抗変化型素子Rcellの抵抗値<参照抵抗Rrefの抵抗値であるとすると、ノードN15の電位の下降がノードN16の電位の下降より速くなる。するとノードN15と制御電圧VψT、ノードN16と制御電圧VψT間の電位差が閾値以上となり、結果として電圧VSA、電圧VSARの電位も引き抜かれる。電圧VSAと電圧VSARはBit線から電気的に切断されている為容量が軽く、ノードN15とノードN16の電位差以上に電位差がつく。そのため検出回路31は大きな電位差を検知出来る事となり、センスマージンが増大する。
検出回路31は、入力側の非反転増幅端子(+)に第1メモリセル検知電圧であるノードN11の電圧VSAが入力され、入力側の反転増幅端子(−)に参照メモリセル検知電圧であるノードN12の電圧VSARが入力され、比較増幅を行う。このとき、検出回路31から出力される検出電圧VSIGは、ハイレベルからローレベルに変化する。
図17に示すように、高抵抗状態でのメモリセルの読み出し動作は、図16に示す低抵抗状態でのメモリセルの読み出し動作と同様なステップで進められる。ただし、ノードN15の電圧VBLとノードN16の電圧VBLRの電圧レベルの変化、ノードN17の電圧VTEとノードN18の電圧VTERの電圧レベルの変化、ノードN11VSAの電圧とノードN12の電圧VSARの電圧レベルの変化が、それぞれ図16とは逆になる。
検出回路31は、入力側の非反転増幅端子(+)に第1メモリセル検知電圧であるノードN11の電圧VSAが入力され、入力側の反転増幅端子(−)に参照メモリセル検知電圧であるノードN12の電圧VSARが入力され、比較増幅を行う。このとき、検出回路31から出力される検出電圧VSIGは、ローレベルからハイレベルからに変化する。
検出回路31は、入力側の非反転増幅端子(+)に第1メモリセル検知電圧であるノードN11の電圧VSAが入力され、入力側の反転増幅端子(−)に参照メモリセル検知電圧であるノードN12の電圧VSARが入力され、比較増幅を行う。このとき、検出回路31から出力される検出電圧VSIGは、ローレベルからハイレベルからに変化する。
上述したように、本実施形態の抵抗変化型不揮発性半導体記憶装置では、検出回路31、付加抵抗Radd1、付加抵抗Radd2、制御トランジスタMT11乃至15を含む書き込み・読み出し回路151が設けられる。付加抵抗Radd1は、ビット線BLを介してメモリセルMC1aに接続される。付加抵抗Radd2は、付加抵抗Radd1と同じ抵抗値を有する。付加抵抗Radd2は、ビット線BLRを介してメモリセルMC11に接続される。メモリセルMC1aは、抵抗変化型素子Rcellと選択トランジスタMT1を含む。メモリセルMC11は、参照抵抗Rrefと選択トランジスタMT16を含む。検出回路31は、入力側の非反転増幅端子(+)に第1メモリセル検知電圧であるノードN11の電圧VSAが入力され、入力側の反転増幅端子(−)に参照メモリセル検知電圧であるノードN12の電圧VSARが入力され、比較演算処理を行う。低抵抗状態でのメモリセルの読み出し動作では、検出回路31からローレベルの検出電圧VSIGが出力される。高抵抗状態でのメモリセルの読み出し動作では、検出回路31からハイレベルの検出電圧VSIGが出力される。
したがって、メモリセルの読み出し時間の高速化と、読み出し消費電流
の低減化を図ることができる。
の低減化を図ることができる。
上述した本実施形態では、不揮発性半導体記憶装置において抵抗変化を利用してデータを記憶するメモリにも適用することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 制御回路
11 デコーダ/ドライバ回路
12 ワード線選択回路
13 ビット線選択回路
14 メモリセルアレイ
15、15a、151 書き込み・読み出し回路
16 入出力回路
100 不揮発性半導体記憶装置
21、31 検出回路
22 電流源
BL、BLR ビット線
Cbl ビット線負荷容量
D1 ダイオード
Iadd 付加電流
Itotal 電流
Iread、Ireada、Ireadb、Ireadc 読み出し電流
MC1〜3、MC1a、MC11 メモリセル
MT1、MT2、MT16 選択トランジスタ
MT10〜16、MT22 制御トランジスタ
N1、N11〜N18 ノード
Radd、Radd1、Raad2 付加抵抗
Rcell 抵抗変化型素子
Rref 参照抵抗
SL ソース線
Ssg1、Ssg2 制御信号
Td1、Td2、Td11、Td22 遅延時間
VBL、VBLR、VPRE、VSA、VSAR、VTE、VTER 電圧
Vdd 高電位側電源
VEQL、VψT 制御電圧
Vpullup プルアップ電圧
Vref 参照電圧
Vreset リセット電圧
Vsense 検知電圧
Vset セット電圧
Vdet、VSIG 検出電圧
Vss 低電位側電源(接地電位)
WL ワード線
11 デコーダ/ドライバ回路
12 ワード線選択回路
13 ビット線選択回路
14 メモリセルアレイ
15、15a、151 書き込み・読み出し回路
16 入出力回路
100 不揮発性半導体記憶装置
21、31 検出回路
22 電流源
BL、BLR ビット線
Cbl ビット線負荷容量
D1 ダイオード
Iadd 付加電流
Itotal 電流
Iread、Ireada、Ireadb、Ireadc 読み出し電流
MC1〜3、MC1a、MC11 メモリセル
MT1、MT2、MT16 選択トランジスタ
MT10〜16、MT22 制御トランジスタ
N1、N11〜N18 ノード
Radd、Radd1、Raad2 付加抵抗
Rcell 抵抗変化型素子
Rref 参照抵抗
SL ソース線
Ssg1、Ssg2 制御信号
Td1、Td2、Td11、Td22 遅延時間
VBL、VBLR、VPRE、VSA、VSAR、VTE、VTER 電圧
Vdd 高電位側電源
VEQL、VψT 制御電圧
Vpullup プルアップ電圧
Vref 参照電圧
Vreset リセット電圧
Vsense 検知電圧
Vset セット電圧
Vdet、VSIG 検出電圧
Vss 低電位側電源(接地電位)
WL ワード線
Claims (6)
- 一端が電源に接続される付加抵抗と、
抵抗変化型素子を含み、一端がビット線を介して前記付加抵抗の他端に接続され、他端が選択素子に接続されるメモリセルと、
を具備し、
前記メモリセルの読み出し動作のときに、前記付加抵抗の一端に前記電源から定電圧が印加され、前記付加抵抗と前記メモリセルに読み出し電流が流れる
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 一端にプルアップ電圧が印加され、他端が前記付加抵抗の他端に接続され、制御端子に制御信号が入力される制御トランジスタ
を更に具備し、
前記メモリセルの読み出し動作の前段階で、イネーブル状態の前記制御信号により前記制御トランジスタがオンして前記付加抵抗の他端が前記プルアップ電圧にプリチャージされ、読み出し時に前記制御信号がディセーブルにされて前記プリチャージが切られる
ことを特徴とする請求項1に記載の抵抗変化型不揮発性半導体記憶装置。 - 入力側の非反転増幅端子又は反転増幅端子が前記抵抗の他端に接続され、入力側の反転増幅端子又は非反転増幅端子に参照電圧が入力され、前記メモリセルの読み出し動作のときに、前記付加抵抗の他端でのメモリセル検知電圧と前記参照電圧を比較増幅して、比較結果を検出電圧として出力する検出回路
を更に具備する
ことを特徴とする請求項1又は2に記載の抵抗変化型不揮発性半導体記憶装置。 - 第1の付加抵抗と、
抵抗変化型素子を含み、一端が第1ビット線を介して前記第1の付加抵抗の一端に接続され、他端が第1の選択素子又は前記抵抗変化型素子に接続される第1メモリセルと、
前記第1の付加抵抗と同じ抵抗値を有する第2の付加抵抗と、
参照抵抗を含み、一端が第2ビット線を介して前記第2の付加抵抗の一端に接続され、他端が第2の選択素子又は前記参照抵抗に接続される第2メモリセルと、
入力側の非反転増幅端子又は反転増幅端子が前記第1の付加抵抗の他端に接続され、入力側の反転増幅端子又は非反転増幅端子に前記第2の付加抵抗の他端に接続され、前記第1メモリセルの読み出し動作のときに、前記第1の付加抵抗の他端での第1メモリセル検知電圧と前記第2の付加抵抗の他端での参照メモリセル検知電圧を比較増幅して、比較結果を検出電圧として出力する検出回路と、
を具備することを特徴とする抵抗変化型不揮発性半導体記憶装置。 - 前記抵抗変化型素子は、抵抗値が異なる複数のデータを多値データとして記憶する
ことを特徴とする請求項1乃至4に記載の抵抗変化型不揮発性半導体記憶装置。 - 前記半導体記憶装置は、ReRAM、PCRAM、iPCM、CBRAM、EEPROM、強誘電体Memory、或いはMRAMであることを特徴とする請求項1乃至5のいずれか1項に記載の抵抗変化型不揮発性半導体記憶装置。
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JP2017051293A JP2018156700A (ja) | 2017-03-16 | 2017-03-16 | 不揮発性半導体記憶装置 |
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- 2018-03-01 US US15/909,448 patent/US20180268878A1/en not_active Abandoned
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