JP5607870B2 - 電流センス回路及びこれを備えた半導体記憶装置 - Google Patents

Description

本発明は電流センス回路及びこれを備えた半導体記憶装置に関し、特に、カレントミラー型の電流センス回路及びこれを備えた半導体記憶装置に関する。

現在、半導体記憶装置には種々のタイプのものが存在し、代表的な半導体記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）が挙げられる。ＤＲＡＭは、セルキャパシタに蓄積された電荷量によって情報を記憶することから、センスアンプとしては電圧センス型のセンスアンプが用いられる。

これに対し、フラッシュメモリ、ＥＥＰＲＯＭ、ＰＲＡＭ（Phase change Random Access Memory）、ＲＲＡＭ（Resistive Random Access Memory）などの半導体記憶装置は、メモリセルの電気抵抗（又は導通／非導通）によって情報を記憶する。このため、この種の半導体記憶装置のセンスアンプとしては、電流センス型のセンスアンプが用いられる（特許文献１参照）。

図８は、電流センス型のセンスアンプを含む従来の電流センス回路の回路図である。

図８に示す電流センス回路１０ａは、センスアンプ２０ａ、リファレンスセル３０ａ及びリファレンスアンプ４０ａによって構成されている。センスアンプ２０ａは、差動アンプ１００を含んでおり、その一方の入力端１００ａは、トランスファラインＴＲＬに接続されている。トランスファラインＴＲＬはトランスファスイッチＴＳＷを介してグローバルビット線ＧＢＬに接続され、グローバルビット線ＧＢＬはカラムスイッチＹＳＷを介してビット線ＢＬに接続される。ビット線ＢＬにはメモリセルＭＣが接続されている。図８に示す例では、メモリセルＭＣは相変化記憶素子ＰＣと選択トランジスタＴｒからなるＰＲＡＭセルである。

リファレンスセル３０ａは、トランスファラインＴＲＬからメモリセルＭＣまでの回路と同様の回路構成を有しており、リファレンス電流Ｉｒｅｆを生成する。リファレンス電流Ｉｒｅｆは、リファレンスアンプ４０ａに供給される。リファレンスアンプ４０ａは、ゲートとドレインが短絡されたＰチャンネル型ＭＯＳトランジスタ４１を有しており、したがって、トランジスタ４１のゲート及びドレインの電位は、電源電位ＶＤＤからトランジスタ４１のしきい値電圧を減じたレベル（ＶＲＥＦＰ）に安定する。この基準電位ＶＲＥＦＰは、差動アンプ１００の入力端１００ｂに供給される。

図８に示すように、センスアンプ２０ａは、電源電位ＶＤＤとトランスファラインＴＲＬとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ２１，２２をさらに備えている。トランジスタ２１のゲートにはセンスアンプ活性化信号ＲＳＡＥＮが供給され、トランジスタ２２のゲートには基準電位ＶＲＥＦＰが供給される。

かかる構成により、トランジスタ４１を入力トランジスタとし、トランジスタ２２を出力トランジスタとするカレントミラー回路が構成される。したがって、センスアンプ活性化信号ＲＳＡＥＮが活性化すると、トランジスタ２２にはリファレンス電流Ｉｒｅｆが流れることになる（カレントミラー比が１：１の場合）。

さらに、センスアンプ２０ａは、プリチャージ信号ＰＲＥに応答してオンするプリチャージトランジスタ２３及びダイオード接続されたトランジスタ２５を備えている。

図９は、電流センス回路１０ａの動作を説明するためのタイミング図である。

図９に示すように、時刻ｔ１１において所定のワード線が選択されると、続く時刻ｔ１２において、トランスファスイッチ選択信号Ｓ、センスアンプ活性化信号ＲＳＡＥＮ、プリチャージ信号ＰＲＥが活性化する。これにより、選択されたメモリセルＭＣがトランスファラインＴＲＬに接続されるとともに、差動アンプ１００の入力端１００ａの電位ＳＡＯＵＴは電源電位ＶＤＤからトランジスタ２５のしきい値電圧を減じたレベルとなる。一方、差動アンプ１００の入力端１００ｂは、カレントミラー回路に直接接続されているため、その電位はＶＲＥＦＰである。

入力端１００ｂに供給される基準電位ＶＲＥＦＰは、電源電位ＶＤＤからトランジスタ４１のしきい値電圧を減じたレベルである。このため、トランジスタ２５とトランジスタ４１のしきい値が完全に一致していれば、ＳＡＯＵＴとＶＲＥＦＰのレベルは正しく一致する。しかしながら、実際には製造ばらつきが存在することから、これらトランジスタのしきい値を完全に一致させることは困難である。このため、実際にはＳＡＯＵＴとＶＲＥＦＰがオフセットした状態でプリチャージされてしまう。図９に示した例では、基準電位ＶＲＥＦＰに比べてＳＡＯＵＴの方が若干高くプリチャージされた状態を示している。もちろん、その逆の状態も起こりうる。

時刻ｔ１３になると、プリチャージ信号ＰＲＥが非活性化し、プリチャージトランジスタ２３がオフする。これによりプリチャージ動作が完了し、センス可能な状態となる。この時、トランジスタ２３のカップリング容量によって、入力端１００ａの電位ＳＡＯＵＴが一時的に大きく乱れる。このような電位変動も、差動アンプ１００に対するオフセット要因となる。

その後、入力端１００ａの電位ＳＡＯＵＴは、メモリセルＭＣに流れる電流Ｉｃｅｌに応じて徐々に変化する。そして、時刻ｔ１５においてトランスファスイッチＴＳＷをオフとし、メモリセルＭＣからの読み出し動作を終了する。同時に、センスアンプ活性化信号ＲＳＡＥＮを活性化する。これにより、電位ＳＡＯＵＴと基準電位ＶＲＥＦＰとの大小関係に応じたデータがデータバスＢＵＳに出力される。
特開２００３−３３１５９９号公報

しかしながら、図８に示した従来の電流センス回路１０ａにおいては、上述の通りＳＡＯＵＴとＶＲＥＦＰがオフセットした状態でプリチャージされていることから、ＳＡＯＵＴとＶＲＥＦ２との間に有意の電位差が生じるまでには、長い時間がかかってしまう。図９に示す例では、メモリセルＭＣがセット状態（低抵抗状態）であっても、時刻ｔ１４まではＳＡＯＵＴとＶＲＥＦＰのレベルが反転していることが分かる。さらに、プリチャージトランジスタ２３のカップリング容量に起因するＳＡＯＵＴのレベル変動についても考慮すると、センス期間である期間Ｔ１を十分に長く確保しなければならない。このように、従来の電流センス回路１０ａにおいては、データの読み出しに時間がかかるという問題があった。

このような問題は、ＰＲＡＭ用の電流センス回路に限らず、フラッシュメモリ用の電流センス回路やＲＲＡＭ用の電流センス回路など、他の半導体記憶装置用の電流センス回路全般において生じる問題である。しかしながら、ＰＲＡＭやＲＲＡＭはセル電流が特に少ないことから、差動アンプの入力オフセットがデータの読み出し時間に与える影響は極めて顕著となる。

したがって、本発明の目的は、半導体記憶装置用の改良された電流センス回路を提供することである。

また、本発明の他の目的は、微弱な電流を高速にセンス可能な半導体記憶装置用の電流センス回路及びこれを備えた半導体記憶装置を提供することである。

本発明による電流センス回路は、メモリセルに流れるセル電流と、リファレンス電流源に流れるリファレンス電流との差を検出する電流センス回路であって、入力端にリファレンス電流源が接続されたカレントミラー回路と、一方の入力端にカレントミラー回路の出力端とメモリセルの電気的接続点の電位が供給され、他方の入力端に基準電位が供給される差動アンプと、イコライズ信号に応答して、差動アンプの一方の入力端と他方の入力端を短絡するイコライズ回路とを備えることを特徴とする。

また、本発明による半導体記憶装置は、保持するデータに応じて抵抗値の異なるメモリセルと、メモリセルに接続されたビット線と、リファレンス電流を流すリファレンス電流源と、ビット線を介してメモリセルに保持されたデータを読み出す電流センス回路とを備える半導体記憶装置であって、電流センス回路は、入力端にリファレンス電流源が接続されたカレントミラー回路と、一方の入力端にカレントミラー回路の出力端とメモリセルの電気的接続点の電位が供給され、他方の入力端に基準電位が供給される差動アンプと、イコライズ信号に応答して、差動アンプの一方の入力端と他方の入力端を短絡するイコライズ回路とを備えることを特徴とする。

本発明によれば、差動アンプの一方の入力端と他方の入力端を短絡するイコライズ回路を備えていることから、センス動作の開始直前まで両者を同電位に保つことが可能となる。これにより、メモリセルに流れるセル電流が微弱であっても、高感度なセンス動作を高速に行うことが可能となる。

本発明においては、カレントミラー回路とは独立して設けられ基準電位を供給する基準電位供給回路をさらに備え、差動アンプの他方の入力端は基準電位供給回路の出力に電気的に接続されていることが好ましい。このように、カレントミラー回路とは別に基準電位供給回路を設ければ、カレントミラー回路の入力端から基準電位を直接取り出す必要がなくなる。これにより、カレントミラー回路の動作が安定することから、カレントミラー回路を流れる電流量を小さく設定しても、安定したセンス動作を行うことが可能となる。

この場合、プリチャージ信号に応答して差動アンプの一方の入力端に基準電位を供給するプリチャージ回路をさらに備え、基準電位供給回路は、基準電位を発生する基準電位生成回路と、プリチャージ信号に応答して差動アンプの他方の入力端に基準電位を供給するスイッチ回路とを含むことが好ましい。これによれば、プリチャージ信号が活性化している期間は、イコライズ回路を介さなくても、差動アンプの一方の入力端と他方の入力端に同電位が与えられることから、両者を速やかに且つ確実に同電位に保つことが可能となる。

また、本発明においては、基準電位供給回路は一端が差動アンプの他方の入力端に接続される容量素子をさらに含むことが好ましい。これによれば、基準電位供給回路に定電流源などを設けることなく、安定した基準電位を生成することが可能となる。しかも、容量素子の他端とメモリセルのソースを同一の電源配線（例えばＧＮＤ配線）に接続すれば、メモリセルのソース電位が変動しても、容量素子の他端の電位も同じように変動する。その結果、電圧変動による信号レベルの変動がコモンモードとなることから、電圧変動に強い電流センス回路を構成することが可能となる。

このように、本発明によれば、メモリセルに流れるセル電流が微弱であっても、高感度なセンス動作を高速に行うことが可能となる。これにより、本発明による電流センス回路をＰＲＡＭのように、微弱な電流をセンスする必要のある半導体記憶装置に適用すれば、高速なデータの読み出しを実現することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構造を示す図である。本実施形態は、本発明をＰＲＡＭに適用した場合の一例を示している。

図１に示すように、本実施形態による半導体記憶装置は、複数のメモリマットＭＡＴ_１１，ＭＡＴ_１２，ＭＡＴ_１３・・・と、これら複数のメモリマットに対して共通に割り当てられたトランスファラインＴＲＬとを有している。トランスファラインＴＲＬは、電流センス回路１０に接続されている。電流センス回路１０の詳細については後述する。

メモリマットＭＡＴ_１１，ＭＡＴ_１２，ＭＡＴ_１３・・・は、いずれも複数のワード線ＷＬ１〜ＷＬｍと、複数のビット線ＢＬ１〜ＢＬｎと、これらの交点に配置されたメモリセルＭＣによって構成されている。ワード線ＷＬ１〜ＷＬｍの選択は、ワードドライバＷＤによって行われ、ワード線ＷＬ１〜ＷＬｍのいずれか一つが活性状態とされる。また、ビット線ＢＬ１〜ＢＬｎは、対応するカラムスイッチＹＳＷを介してグローバルビット線ＧＢＬに接続可能に構成されている。

図２は、メモリセルＭＣの回路図である。

図２に示すように、メモリセルＭＣは相変化材料からなる相変化記憶素子ＰＣと選択トランジスタＴｒによって構成され、これらがビット線ＢＬとソース線ＶＳＳとの間に直列接続されている。

相変化記憶素子ＰＣを構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ_２Ｔｅ_３、ＧｅＴｅ等の２元系元素、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ_２Ｔｅ_４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ_８１Ｇｅ_１５Ｓｂ_２Ｓ_２等の４元系元素が挙げられる。

カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。

選択トランジスタＴｒは、ＮチャンネルＭＯＳトランジスタによって構成され、そのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬが活性化すると、ビット線ＢＬとソース線ＶＳＳとの間に相変化記憶素子ＰＣが接続された状態となる。

相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却すればよい。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却すればよい。このような書き込み電流の印加は、図示しない書き込み回路によって供給される。但し、データの書き込み動作は本発明に直接関係しないことから、データの書き込みに関連する説明は省略する。

一方、データの読み出しは、選択トランジスタＴｒをオンさせることによって相変化記憶素子ＰＣをビット線ＢＬに接続し、この状態で読み出し電流を流すことによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このため、メモリセルＭＣは、ＤＲＡＭとは異なり、非破壊読み出しが可能である。また、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。データの読み出しは、図１に示す電流センス回路１０によって行われる。

図１に戻って、グローバルビット線ＧＢＬとトランスファラインＴＲＬとの間には、トランスファスイッチＴＳＷが設けられている。トランスファスイッチＴＳＷは、トランスファスイッチ選択信号Ｓに応答してオン／オフする。これにより、いずれかのワード線ＷＬが選択された状態で、所定のカラムスイッチＹＳＷ及び所定のトランスファスイッチＴＳＷがオンすると、選択された１つのメモリセルＭＣは、ビット線ＢＬ、グローバルビット線ＧＢＬ及びトランスファラインＴＲＬを経由して電流センス回路１０に接続されることになる。このように、本実施形態による半導体記憶装置では、多数のビット線ＢＬに対して１つの電流センス回路１０が共用されている。これは次の理由による。

つまり、ＤＲＡＭのような一般的な半導体記憶装置では、センスアンプはビット線対ごとに割り当てられるため、センスアンプはセルアレイの内部に配置されることが多い。しかしながら、ＰＲＡＭにおいては、データを読み出す場合、相変化記憶素子ＰＣに読み出し電流を流すことによってメモリセルＭＣの保持内容を電位差に変換し、さらに、この電位差を増幅する必要がある。このため、ＰＲＡＭのセンスアンプは、ＤＲＡＭのセンスアンプに比べて回路規模が非常に大きくなる。このような理由から、本実施形態では、多数のビット線ＢＬに対して、１つの電流センス回路１０を共通に割り当てているのである。

図１に示すように、電流センス回路１０は、センスアンプ２０、リファレンス電流源３０、リファレンスアンプ４０、基準電位供給回路５０及び電流制御回路６０によって構成されている。但し、電流センス回路１０を構成する回路ブロックのうち、１本のトランスファラインＴＲＬに対して個々に必要な回路ブロックはセンスアンプ２０のみであり、他の回路ブロック、すなわち、リファレンス電流源３０、リファレンスアンプ４０、基準電位供給回路５０及び電流制御回路６０については、複数の電流センス回路１０にて共用することが可能である。この点については後述する。

図３は、電流センス回路１０の主要部の構成を示す回路図であり、センスアンプ２０、リファレンス電流源３０、リファレンスアンプ４０及び基準電位供給回路５０からなる部分を示している。

図３に示すように、センスアンプ２０は差動アンプ１００を含んでおり、その一方の入力端１００ａは、トランスファラインＴＲＬに接続されている。図１にも示したように、トランスファラインＴＲＬはトランスファスイッチＴＳＷを介していずれかのグローバルビット線ＧＢＬに接続され、グローバルビット線ＧＢＬはカラムスイッチＹＳＷを介していずれかのビット線ＢＬに接続される。

差動アンプ１００は、一対の入力端１００ａ，１００ｂを有しており、差動アンプ活性化信号ＲＤＡＥＮ、イコライズ信号ＥＱ、基準電位ＲＤＳＴＰ，ＲＤＳＴＮによる制御のもと、入力端１００ａ，１００ｂに現れる電位差を増幅する。基準電位ＲＤＳＴＰ，ＲＤＳＴＮは、図１に示した電流制御回路６０から供給される電位である。

また、リファレンス電流源３０は、リファレンス配線ＲＥＦとソース線ＶＳＳとの間に直列接続されたＮチャンネル型ＭＯＳトランジスタ３１及び可変抵抗素子３２と、トランジスタ３１を制御するオペアンプ３３によって構成されている。オペアンプ３３の反転入力端子（−）は、トランジスタ３１と可変抵抗素子３２との間に接続されている。また、オペアンプ３３の非反転入力端子（＋）には、基準電位ＶＲＥＦ０が供給されている。リファレンス配線ＲＥＦは、リファレンス電流源３０とリファレンスアンプ４０とを接続する配線である。

かかる構成により、リファレンス電流源３０には、基準電位ＶＲＥＦ０のレベルと可変抵抗素子３２の抵抗値によって決まるリファレンス電流Ｉｒｅｆが流れることになる。リファレンス電流Ｉｒｅｆの値は、製造時において可変抵抗素子３２の抵抗値を調整することにより、所望の電流値に設定される。

リファレンスアンプ４０は、電源電位ＶＤＤとリファレンス配線ＲＥＦとの間に接続されたＰチャンネル型ＭＯＳトランジスタ４１によって構成されている。したがって、トランジスタ４１には、リファレンス電流源３０によって生成されるリファレンス電流Ｉｒｅｆが流れる。トランジスタ４１のゲートとドレインは短絡されており、これにより、トランジスタ４１のゲート及びドレインの電位は、電源電位ＶＤＤからトランジスタ４１のしきい値電圧を減じたレベル（ＶＲＥＦＰ）に安定する。この基準電位ＶＲＥＦＰのレベルは、差動アンプ１００の入力端１００ｂに供給すべき基準電位（ＶＲＥＦ２）のレベルと基本的に一致するが、本実施形態では、基準電位ＶＲＥＦＰを差動アンプ１００の入力端１００ｂには供給しない。その理由については後述する。

図３に示すように、センスアンプ２０は、電源電位ＶＤＤとトランスファラインＴＲＬとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ２１，２２をさらに備えている。トランジスタ２１のゲートには、センスアンプ活性化信号ＲＳＡＥＮが供給される。一方、トランジスタ２２のゲートは、リファレンスアンプ４０を構成するトランジスタ４１のゲート及びドレインに接続されている。

かかる構成により、トランジスタ４１を入力トランジスタとし、トランジスタ２２を出力トランジスタとするカレントミラー回路が構成される。したがって、センスアンプ活性化信号ＲＳＡＥＮが活性化すると、トランジスタ２２にはリファレンス電流Ｉｒｅｆが流れることになる（カレントミラー比が１：１の場合）。但し、カレントミラー比が１：１であることは必須でない。

さらに、センスアンプ２０は、プリチャージ信号ＰＲＥに応答してオンするプリチャージトランジスタ２３（プリチャージ回路）を備えている。プリチャージトランジスタ２３は、基準電位供給回路５０とトランスファラインＴＲＬとの間に接続されている。したがって、プリチャージ信号ＰＲＥが活性化すると、トランスファラインＴＲＬは基準電位ＶＲＥＦ１にプリチャージされる。

さらに、センスアンプ２０は、イコライズ信号ＥＱに応答して、差動アンプ１００の入力端１００ａと入力端１００ｂを短絡するイコライズ回路２４を備えている。これにより、イコライズ信号ＥＱが活性化すると、差動アンプ１００の入力端１００ａ，１００ｂは強制的に同電位となる。差動アンプ１００の入力端１００ａには、上述の通り、トランジスタ４１，２２からなるカレントミラー回路の出力端とメモリセルＭＣの電気的接続点の電位が供給される。ここで、「カレントミラー回路の出力端」とは、トランジスタ２２のドレインを指す。

図３に示すように、基準電位供給回路５０は、電源電位ＶＤＤとソース電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ５１，５２及び容量素子５３によって構成されている。トランジスタ５１のゲートとドレインは短絡されており、これにより、トランジスタ４１のゲート及びドレインの電位は、電源電位ＶＤＤからトランジスタ４１のしきい値電圧を減じたレベル（ＶＲＥＦ１）に安定する。このレベルは、基準電位ＶＲＥＦ１として用いられる。このように、トランジスタ５１は基準電位生成回路として用いられる。

また、容量素子５３の一端は、差動アンプ１００の入力端１００ｂに接続されている。これにより、トランジスタ５２がオンすると、差動アンプ１００の入力端１００ｂには基準電位ＶＲＥＦ２が供給され、トランジスタ５２がオフした後もしばらくの期間は差動アンプ１００の入力端１００ｂのレベルは基準電位ＶＲＥＦ２に保たれる。基準電位ＶＲＥＦ１とＶＲＥＦ２は、実質的に同じレベルである。このように、トランジスタ５２は基準電位ＶＲＥＦ２を供給するスイッチ回路として用いられる。容量素子５３の他端は、ソース電位ＶＳＳに接続されている。容量素子５３としては、ＭＯＳトランジスタのソースとドレインを短絡したゲート容量を用いることができる。

図４は、差動アンプ１００及び電流制御回路６０の回路図である。

図４に示すように、差動アンプ１００は、ゲート電極が入力端１００ａとなるＮチャンネル型ＭＯＳトランジスタ１１１と、ゲート電極が入力端１００ｂとなるＮチャンネル型ＭＯＳトランジスタ１１２と、トランジスタ１１１，１１２のソースに共通接続されたＮチャンネル型ＭＯＳトランジスタ１１３と、トランジスタ１１１に電流を供給するＰチャンネル型ＭＯＳトランジスタ１２１と、トランジスタ１１２に電流を供給するＰチャンネル型ＭＯＳトランジスタ１２２と、一端がトランジスタ１１１，１２１接続点Ａに接続され、他端がトランジスタ１１２，１２２の接続点Ｂに接続されたラッチ回路１３０と、イコライズ信号ＥＱに応答して接続点Ａ，Ｂを短絡するイコライズ回路１４０と、接続点Ａ，Ｂの電位差に基づいてデータバスＢＵＳを駆動するトライステートバッファ１５０によって構成されている。

ラッチ回路１３０は、フリップフロップ接続されたトランジスタ１３１〜１３４と、ラッチ動作を許可するトランジスタ１３５によって構成されている。トランジスタ１３５のゲート及びトライステートバッファ１５０には、差動アンプ活性化信号ＲＤＡＥＮが供給されている。これにより、差動アンプ活性化信号ＲＤＡＥＮが活性化すると、ラッチ回路１３０によるラッチ動作が行われるとともに、データバスＢＵＳへのリードデータの出力が行われる。

一方、電流制御回路６０は、起動信号ＲＤＳＴに応答して定電流Ｉを流すＮチャンネル型ＭＯＳトランジスタ６１と、トランジスタ６１に直列接続されたＰチャンネル型ＭＯＳトランジスタ６２と、Ｐチャンネル型ＭＯＳトランジスタ６２に対してカレントミラー接続されたＰチャンネル型ＭＯＳトランジスタ６３と、トランジスタ６３に直列接続されたＮチャンネル型ＭＯＳトランジスタ６４によって構成されている。

トランジスタ６２は、トランジスタ６１に対して直列接続されていることから、起動信号ＲＤＳＴが活性化すると、トランジスタ６２には定電流Ｉが流れる。また、トランジスタ６２，６３は、カレントミラー回路を構成していることから、トランジスタ６３にも定電流Ｉが流れる。さらに、トランジスタ６３，６４は直列接続されていることから、トランジスタ６４にも定電流Ｉが流れる。

また、差動アンプ１００に含まれるトランジスタ１２１，１２２のゲートは、電流制御回路６０に含まれるトランジスタ６２のゲート及びドレインに接続されている。このため、トランジスタ６２を入力トランジスタとし、トランジスタ１２１，１２２を出力トランジスタとするカレントミラー回路が構成される。したがって、トランジスタ１２１，１２２には、定電流Ｉ及びカレントミラー比で決まる電流Ｉｐが流れることになる。

同様に、差動アンプ１００に含まれるトランジスタ１１３のゲートは、電流制御回路６０に含まれるトランジスタ６４のゲート及びドレインに接続されている。このため、トランジスタ６４を入力トランジスタとし、トランジスタ１１３を出力トランジスタとするカレントミラー回路が構成される。したがって、トランジスタ１１３には、定電流Ｉ及びカレントミラー比で決まる電流Ｉｎが流れることになる。

以上が本実施形態による電流センス回路１０の回路構成である。次に、本実施形態による電流センス回路１０の動作について説明する。

図５は、本実施形態による電流センス回路１０の動作を説明するためのタイミング図である。

図５に示すように、時刻ｔ１において所定のワード線が選択されると、続く時刻ｔ２において、トランスファスイッチ選択信号Ｓ、センスアンプ活性化信号ＲＳＡＥＮ、プリチャージ信号ＰＲＥ，イコライズ信号ＥＱ、起動信号ＲＤＳＴが活性化する。これにより、選択されたメモリセルＭＣがトランスファラインＴＲＬに接続されるとともに、トランスファラインＴＲＬが基準電位ＶＲＥＦ１にプリチャージされる。この時、基準電位供給回路５０に含まれる容量素子５３も、トランジスタ５２を介して基準電位ＶＲＥＦ２に充電される。さらに、イコライズ回路２４がオンするため、差動アンプ１００の入力端１００ａ，１００ｂは、同電位（ＶＲＥＦ１＝ＶＲＥＦ２）とされる。

これにより、選択されたビット線がトランスファラインＴＲＬを介してプリチャージされる。しかしながら、図１を用いて説明したように、トランスファラインＴＲＬは複数のメモリマットに対して共用されていることから、寄生容量が比較的大きい。このため、差動アンプ１００の入力端１００ａの電位ＳＡＯＵＴは徐々に上昇する。

一方、電流制御回路６０においても、起動信号ＲＤＳＴの活性化により、定電流Ｉが流れる。このため、差動アンプ１００に含まれるトランジスタ１２１，１２２には電流Ｉｐが流れ、トランジスタ１１３には電流Ｉｎが流れる。但し、この期間においては、入力端１００ａの電位ＳＡＯＵＴと、入力端１００ｂの電位ＶＲＥＦ２が同電位であることから、トランジスタ１１１に流れる電流Ｉｎ１とトランジスタ１１２に流れる電流Ｉｎ２の値は実質的に一致する。また、イコライズ回路１４０により、接続点Ａ，Ｂの電位は同電位に保持されている。

時刻ｔ３になると、プリチャージ信号ＰＲＥが非活性化し、トランジスタ２３，５２がオフする。これにより、プリチャージ動作が完了し、トランスファラインＴＲＬへの電流供給は、トランジスタ２１，２２によってのみ行われることになる。トランジスタ２３がターンオフすると、トランジスタ２３のカップリング容量（ゲート−ドレイン間容量）によって、入力端１００ａの電位ＳＡＯＵＴが一時的に乱れるが、この期間においてはイコライズ回路２４がオンしていることから、ＳＡＯＵＴとＶＲＥＦ２の変動はコモンモードとなる。このため、トランジスタ１１１に流れる電流Ｉｎ１とトランジスタ１１２に流れる電流Ｉｎ２の値に差は生じない。また、トランジスタ５２のオフにより基準電位ＶＲＥＦ２の生成も停止するが、容量素子５３によってそのレベルは維持される。

時刻ｔ４になると、イコライズ信号ＥＱが非活性化する。これにより、差動アンプ１００の入力端１００ａ，１００ｂが切り離され、センス可能な状態となる。既に説明したとおり、トランジスタ４１，２２はカレントミラー回路を構成しており、したがってトランジスタ２２に流れる電流は基準電流Ｉｒｅｆである。このうち、メモリセルＭＣに流れる電流をＩｃｅｌとすると、差動アンプ１００の入力端１００ａに流れる電流は、Ｉｒｅｆ−Ｉｃｅｌで定義される。ここで、Ｉｒｅｆは定電流であることから、メモリセルＭＣに流れる電流Ｉｃｅｌによって、入力端１００ａの電位ＳＡＯＵＴが決まることになる。

したがって、メモリセルＭＣに含まれる相変化ＰＣがアモルファス状態（リセット状態）であれば、Ｉｃｅｌは相対的に少なくなることから電位ＳＡＯＵＴは上昇し、参照側となる入力端１００ｂの電位ＶＲＥＦ２よりも高くなる。逆に、メモリセルＭＣに含まれる相変化ＰＣが結晶状態（セット状態）であれば、Ｉｃｅｌは相対的に多くなることから電位ＳＡＯＵＴは低下し、参照側となる入力端１００ｂの電位ＶＲＥＦ２よりも低くなる。

このようにして、ＳＡＯＵＴとＶＲＥＦ２との間に有意の電位差が生じると、トランジスタ１１１に流れる電流Ｉｎ１とトランジスタ１１２に流れる電流Ｉｎ２の値に差が生じ、差動アンプ１００内の接続点Ａと接続点Ｂに大きな電位差が生じる。

その後、時刻ｔ５においてトランスファスイッチＴＳＷをオフとし、メモリセルＭＣからの読み出し動作を終了する。同時に、センスアンプ活性化信号ＲＳＡＥＮ及び起動信号ＲＤＳＴを非活性化するとともに、差動アンプ活性化信号ＲＤＡＥＮを活性化する。これにより、差動アンプ１００内の接続点Ａ，Ｂのレベルがラッチ回路１３０にラッチされ、トライステートバッファ１５０を介してデータバスＢＵＳに出力される。

このように、本実施形態による電流センス回路１０においては、プリチャージ動作中においてイコライズ回路２４をオン状態とし、プリチャージ動作が完了（時刻ｔ３）した後、イコライズ回路２４をオフさせていることから（時刻ｔ４）、センス動作が開始する時刻ｔ４において、入力端１００ａの電位ＳＡＯＵＴと、入力端１００ｂの電位ＶＲＥＦ２を同電位とすることが可能となる。これにより、センス動作を開始した後、速やかにＳＡＯＵＴとＶＲＥＦ２との間に有意の電位差が生じることから、センス期間である期間Ｔ０を短縮することが可能となる。

しかも、本実施形態では、差動アンプ１００の動作電流を電流制御回路６０によって制御していることから、ＳＡＯＵＴとＶＲＥＦ２の電位差を高感度にセンスすることも可能となる。つまり、プロセスばらつきなどによって、Ｐチャンネル型ＭＯＳトランジスタの駆動能力とＮチャンネル型ＭＯＳトランジスタの駆動能力に差が生じている場合であっても、駆動能力の差が自己整合的に補正される。

例えば、プロセスばらつきによって、Ｐチャンネル型ＭＯＳトランジスタの駆動能力が高く、Ｎチャンネル型ＭＯＳトランジスタの駆動能力が低くなっている場合、トランジスタ６２を流れる定電流Ｉは設計値よりも多くなる。これにより、基準電位ＲＤＳＴＰ、ＲＤＳＴＮの電位が設計値よりも高くなるため、差動アンプ１００を構成するトランジスタ１２１，１２２のゲート−ソース間電圧は設計値よりも低くなり、トランジスタ１１３のゲート−ソース間電圧は設計値よりも高くなる。その結果、電流Ｉｐ及び電流Ｉｎはほぼ設計値近傍に収斂する。逆のケース、つまり、Ｐチャンネル型ＭＯＳトランジスタの駆動能力が低く、Ｎチャンネル型ＭＯＳトランジスタの駆動能力が高くなっている場合も、同様にして電流Ｉｐ及び電流Ｉｎが設計値近傍に収斂する。

これに対し、アクティブ時にトランジスタ１１３，１２１，１２２のゲートに与える電位を固定してしまうと、プロセスばらつきなどによって駆動能力に差が生じた場合、ＳＡＯＵＴとＶＲＥＦ２の電位差にかかわらず、接続点Ａ，Ｂの電位がＶＤＤ近傍或いはＶＳＳ近傍に固定されることがある。このような場合、センス動作が不能となり、ラッチ回路１３０はリードデータをラッチすることができなくなる。

しかしながら、本実施形態ではこのような問題を生じることなく、プロセスばらつきによる駆動能力差が相殺されることから、正しいセンス動作を行うことが可能となる。しかも、本実施形態では、差動アンプ１００がイコライズ回路１４０を有していることから、センス動作前における接続点Ａ，Ｂの電位が一致する。これにより、より高速且つ正確なセンス動作を行うことが可能となる。

さらに、本実施形態では、参照側となる基準電位ＶＲＥＦ２のレベルを容量素子５３によって保持していることから、基準電位供給回路５０の消費電力を非常に少なくすることが可能である。しかも、容量素子５３とメモリセルＭＣを同一のソース電位ＶＳＳに接続していることから、ソース電位ＶＳＳが変動しても、ＳＡＯＵＴ及びＶＲＥＦ２に現れる変動はコモンモードとなる。その結果、ソース電位ＶＳＳが変動しても、正しくセンス動作を行うことが可能となる。

次に、本実施形態による半導体記憶装置の好ましいレイアウトについて説明する。

図６は、本実施形態による半導体記憶装置の好ましいレイアウトを説明するための模式図である。

図６に示す例では、半導体記憶装置を構成するＩＣチップ２００に４つのバンクが設けられており、１／２バンク当たり６４個のメモリマットＭＡＴを含んでいる。これら６４個のメモリマットＭＡＴは、２つのメモリマット群Ｇ１，Ｇ２に分類されており、メモリマット群Ｇ１，Ｇ２は図６に示すＸ方向に隣接して配置される。各メモリマット群Ｇ１，Ｇ２は、いずれもＸ方向に４個、Ｙ方向に８個の合計３２個のメモリマットＭＡＴからなる。

メモリマット群Ｇ１，Ｇ２のＹ方向における一方の端部（チップの周縁部側の端部）には、リファレンス電流源３０が配置されており、Ｙ方向における他方の端部（チップの中央部側）には、センスアンプ列３００及びリファレンスアンプ４０が配置されている。リファレンス電流源３０とリファレンスアンプ４０とを接続するリファレンス配線ＲＥＦは、Ｙ方向に延在し、メモリマット群Ｇ１，Ｇ２間に配置されている。

センスアンプ列３００は、メモリマットＭＡＴの列ごとに設けられた８つのセンスアンプ群３１０からなる。図６に示すように、一つのセンスアンプ群３１０には６４台のセンスアンプ２０が含まれている。したがって、１／２バンク当たり５１２台のセンスアンプ２０が備えられることになる。これら５１２台のセンスアンプ２０に対して、リファレンス電流源３０及びリファレンスアンプ４０は、それぞれ１個割り当てられる。

このように多数のセンスアンプ２０に対して１つのリファレンス電流源３０及びリファレンスアンプ４０を共用できる理由は、図３を用いて説明したように、カレントミラー回路によって生成される基準電位ＶＲＥＦＰを参照電位として使用しないからである。本実施形態では、基準電位ＶＲＥＦＰをトランジスタ２２のゲートに供給するのみであり、基準電位ＶＲＥＦＰを変動させる要因がほとんどないことから、多数のセンスアンプ２０に対して１つのリファレンス電流源３０及びリファレンスアンプ４０を共用することが可能となる。しかも、リファレンスアンプ４０に高い駆動能力が求められないことから、リファレンス電流Ｉｒｅｆの電流値を十分に小さく設定しても、基準電位ＶＲＥＦＰを安定させることが可能となる。これにより、消費電力を低減することが可能となる。

センスアンプ群３１０に含まれる６４台のセンスアンプ２０に対しては、１６台ごとに１つの基準電位供給回路５０が割り当てられている。これは、基準電位供給回路５０が生成する基準電位ＶＲＥＦ２は容量素子５３によって保持されるため、１つの基準電位供給回路５０にあまりに多数（例えば５１２台）のセンスアンプ２０を接続すると、基準電位ＶＲＥＦ２のレベルが変動するおそれがあるからである。この問題は、容量素子５３のキャパシタンスを大きく設定することによってある程度改善するが、基準電位供給回路５０とセンスアンプ２０との距離が遠いと、容量素子５３のキャパシタンスが大きくてもセンスアンプ２０に与えられる基準電位ＶＲＥＦ２はずれてしまう。他方、基準電位供給回路５０を個々のセンスアンプ２０に割り当てると、全体的な回路規模が大きくなってしまう。

このような観点から、本実施形態では、１６台のセンスアンプ２０に対して１個の基準電位供給回路５０を割り当てることにより、回路規模の増大を抑制しつつ、基準電位ＶＲＥＦ２の安定化を図っている。１個の基準電位供給回路５０を共用するセンスアンプ数については特に限定されないが、２台以上であって、且つ、１つのリファレンス電流源３０及びリファレンスアンプ４０を共用するセンスアンプ数（本例では５１２台）よりも少ない数に設定することが好ましい。さらに、センスアンプ群３１０を構成するセンスアンプ数（本例では６４台）と同じかそれ以下であることがより好ましく、センスアンプ群３１０を構成するセンスアンプ数の１／２〜１／８であることが特に好ましい。

また、電流制御回路６０についても、１６台のセンスアンプ２０に対して１個割り当てることが好ましい。これによれば、回路規模の増大を防止することが可能となる。同じ電流制御回路６０を共用する１６台のセンスアンプ２０は、同じ基準電位供給回路５０を共用する１６台のセンスアンプ２０と同じものであることが好ましい。

次に、本発明の好ましい他の実施形態について説明する。

図７は、本発明の好ましい他の実施形態による電流センス回路１２の主要部の構成を示す回路図であり、センスアンプ２６、リファレンス電流源３０、リファレンスアンプ４０及び基準電位供給回路５０からなる部分を示している。

図７に示すように、本実施形態による電流センス回路１２は、センスアンプ２０がセンスアンプ２６に置き換えられている点において、図３に示した電流センス回路１０と相違している。その他の点については、図３に示した電流センス回路１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

センスアンプ２６は、差動アンプ１００の入力端１００ｂに接続された切替回路２７を備えている。切替回路２７は、テストモード信号ＴＳに応答して、差動アンプ１００の入力端１００ｂを、容量素子５３又はカレントミラー回路の入力端に接続する回路である。「カレントミラー回路の入力端」とは、トランジスタ４１のゲート及びドレインである。かかる構成により、切替回路２７は、通常動作時においては差動アンプ１００の入力端１００ｂを容量素子５３に接続し、テスト動作時においては差動アンプ１００の入力端１００ｂをカレントミラー回路の入力端に接続する。テスト動作時において、差動アンプ１００の入力端１００ｂをカレントミラー回路の入力端に接続する意義は次の通りである。

半導体記憶装置の設計時、評価時及び製造時においては、種々の特性評価が行われる。このような特性評価の一つとして、メモリセルＭＣの抵抗値がメガΩオーダーである場合の特性評価が行われることがある。このような特性評価においては、ＳＡＯＵＴの変動が緩やかであるため、センス期間（図５に示すＴ０）を通常動作時に比べて十分に長く設定する必要がある。この時、差動アンプ１００の入力端１００ｂが基準電位供給回路５０に接続されていると、リークによって容量素子５３が保持している基準電位ＶＲＥＦ２が低下してしまい、正しい評価を行うことができなくなる。このようなケースにおいては、切替回路２７を用いて、差動アンプ１００の入力端１００ｂをカレントミラー回路の入力端に接続すれば、カレントミラー回路の駆動により、参照側となる基準電位ＶＲＥＦＰの電位を保持することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、本発明をＰＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類の半導体記憶装置に適用することも可能である。したがって、メモリセルＭＣに含まれる相変化記憶素子ＰＣの代わりに、他の記憶素子（例えばＲＲＡＭに用いられる可変抵抗素子）を用いても構わない。また、メモリセルが不揮発性であることも必須でなく、揮発性であっても構わない。

さらに、メモリセルが可変抵抗素子であることも必須ではないが、可変抵抗素子を用いたメモリセルは、ＤＲＡＭセルなどに比べてセンス動作に時間がかかることから、本発明はこのようなメモリセルを用いた半導体記憶装置への適用が非常に好適である。上述の通り、このようなタイプの半導体記憶装置においては、センスアンプの回路規模が非常に大きくなるため、ＤＲＡＭのようにビット線ごとにセンスアンプを設けることは現実的でないからである。

また、上記実施形態では、基準電位供給回路５０を用いて基準電位ＶＲＥＦ２を生成し、これを差動アンプ１００の入力端１００ｂに供給しているが、本発明がこれに限定されるものではなく、トランジスタ４１，２２からなるカレントミラー回路により生成される基準電位ＶＲＥＦＰを差動アンプ１００の入力端１００ｂに供給しても構わない。但し、上記実施形態の構成によれば、リファレンス電流Ｉｒｅｆを小さく設定することができることから、消費電力を低減することが可能となる。また、トランジスタ５２及び容量素子５３を削除し、トランジスタ５１から差動アンプ１００の入力端１００ｂに基準電位ＶＲＥＦ２が常時供給される構成としても構わない。

さらに、上記実施形態では、容量素子５３を用いて基準電位ＶＲＥＦ２の電位を保持しているが、本発明がこれに限定されるものではなく、例えば、容量素子５３の代わりに定電流を用いても構わない。但し、上記実施形態の構成によれば、消費電力を低減することが可能となる。

また、本発明において電流制御回路６０を用いることは必須でなく、アクティブ時においてトランジスタ１１３，１２１，１２２のゲートに与える電位を固定しても構わない。但し、電流制御回路６０を用いれば、プロセスばらつきなどによる駆動能力差が自己整合的に補正されることから、正しいセンス動作を行うことが可能となる。

また、上記実施形態では差動アンプ１００内にイコライズ回路１４０を設けているが、本発明においてイコライズ回路１４０を設けることは必須でない。但し、差動アンプ１００内にイコライズ回路１４０を設ければ、センス動作前における接続点Ａ，Ｂの電位が一致することから、高速且つ正確なセンス動作を行うことが可能となる。

また、上記実施形態では、１Ｉ／Ｏ当たり１本のトランスファラインＴＲＬ及びセンスアンプ２０（２６）を割り当てているが、１Ｉ／Ｏ当たり２本以上のトランスファラインＴＲＬ及びセンスアンプ２０（２６）を割り当て、これらを並列に動作させても構わない。これによれば、読み出しサイクルを短縮することが可能となる。

本発明の好ましい実施形態による半導体記憶装置の主要部の構造を示す図である。 メモリセルＭＣの回路図である。 電流センス回路１０の主要部の構成を示す回路図である。 差動アンプ１００及び電流制御回路６０の回路図である。 電流センス回路１０の動作を説明するためのタイミング図である。 図１に示す半導体記憶装置の好ましいレイアウトを説明するための模式図である。 本発明の好ましい他の実施形態による電流センス回路１２の主要部の構成を示す回路図である。 従来の電流センス回路１０ａの回路図である。 電流センス回路１０ａの動作を説明するためのタイミング図である。

符号の説明

１０，１２ 電流センス回路
２０，２６ センスアンプ
２１，２２，２５，３１，４１，６１〜６４ トランジスタ
２３ プリチャージトランジスタ（プリチャージ回路）
２４ イコライズ回路
２７ 切替回路
３０ リファレンス電流源
３２ 可変抵抗素子
３３ オペアンプ
４０ リファレンスアンプ
５０ 基準電位供給回路
５１ トランジスタ（基準電位生成回路）
５２ トランジスタ（スイッチ回路）
５３ 容量素子
６０ 電流制御回路
１００ 差動アンプ
１００ａ 差動アンプの一方の入力端
１００ｂ 差動アンプの他方の入力端
１１１〜１１３，１２１，１２２，１３１〜１３５ トランジスタ
１３０ ラッチ回路
１４０ イコライズ回路
１５０ トライステートバッファ
２００ ＩＣチップ
３００ センスアンプ列
３１０ センスアンプ群
ＢＬ ビット線
ＧＢＬ グローバルビット線
ＭＣ メモリセル
ＴＲＬ トランスファライン
ＴＳ テストモード信号
ＴＳＷ トランスファスイッチ

Claims (14)

1. メモリセルに流れるセル電流と、リファレンス電流源に流れるリファレンス電流との差を検出する電流センス回路であって、
   入力端に前記リファレンス電流源が接続されたカレントミラー回路と、
   一方の入力端に前記カレントミラー回路の出力端と前記メモリセルの電気的接続点の電位が供給され、他方の入力端に基準電位が供給される差動アンプと、
   イコライズ信号に応答して、前記差動アンプの前記一方の入力端と前記他方の入力端を短絡するイコライズ回路と、
   前記カレントミラー回路とは独立して設けられ前記基準電位を供給する基準電位供給回路と、を備え、
   前記差動アンプの前記他方の入力端は前記基準電位供給回路の出力に電気的に接続されていることを特徴とする電流センス回路。
2. プリチャージ信号に応答して、前記差動アンプの前記一方の入力端に前記基準電位を供給するプリチャージ回路をさらに備え、
   前記基準電位供給回路は、前記基準電位を発生する基準電位生成回路と、前記プリチャージ信号に応答して前記差動アンプの前記他方の入力端に前記基準電位を供給するスイッチ回路とを含むことを特徴とする請求項１に記載の電流センス回路。
3. 前記基準電位供給回路は、一端が前記差動アンプの前記他方の入力端に接続される容量素子をさらに含むことを特徴とする請求項１又は２に記載の電流センス回路。
4. 前記容量素子の他端と前記メモリセルのソースが同一の電源電位に接続されていることを特徴とする請求項３に記載の電流センス回路。
5. 前記差動アンプの前記他方の入力端を、前記容量素子の前記一端又は前記カレントミラー回路の前記入力端に接続する切替回路をさらに備えることを特徴とする請求項３又は４に記載の電流センス回路。
6. 前記切替回路は、通常動作時においては前記差動アンプの前記他方の入力端を前記容量素子の前記一端に接続し、テスト動作時においては前記差動アンプの前記他方の入力端を前記カレントミラー回路の前記入力端に接続することを特徴とする請求項５に記載の電流センス回路。
7. １つのリファレンス電流源に対して、少なくとも前記差動アンプ及び前記イコライズ回路を含むセンスアンプが複数台割り当てられていることを特徴とする請求項１乃至６のいずれか一項に記載の電流センス回路。
8. １つの基準電位供給回路に対して、前記センスアンプが複数台割り当てられていることを特徴とする請求項７に記載の電流センス回路。
9. １つのリファレンス電流源に対して割り当てられた前記センスアンプの数が、１つの基準電位供給回路に対して割り当てられた前記センスアンプの数よりも多いことを特徴とする請求項８に記載の電流センス回路。
10. 前記差動アンプは、ゲート電極が前記一方の入力端となる第１のＮチャンネル型ＭＯＳトランジスタと、ゲート電極が前記他方の入力端となる第２のＮチャンネル型ＭＯＳトランジスタと、前記第１及び第２のＮチャンネル型ＭＯＳトランジスタのソースに共通接続された第３のＮチャンネル型ＭＯＳトランジスタと、前記第１のＮチャンネル型ＭＯＳトランジスタに電流を供給する第１のＰチャンネル型ＭＯＳトランジスタと、前記第２のＮチャンネル型ＭＯＳトランジスタに電流を供給する第２のＰチャンネル型ＭＯＳトランジスタと、一端が前記第１のＮチャンネル型ＭＯＳトランジスタと前記第１のＰチャンネル型ＭＯＳトランジスタとの接続点に接続され、他端が前記第２のＮチャンネル型ＭＯＳトランジスタと前記第２のＰチャンネル型ＭＯＳトランジスタとの接続点に接続されたラッチ回路とを含むことを特徴とする請求項１乃至９のいずれか一項に記載の電流センス回路。
11. 定電流が供給される第３のＰチャンネル型ＭＯＳトランジスタと、前記第３のＰチャンネル型ＭＯＳトランジスタに対してカレントミラー接続された第４のＰチャンネル型ＭＯＳトランジスタと、前記第４のＰチャンネル型ＭＯＳトランジスタに直列接続された第４のＮチャンネル型ＭＯＳトランジスタとを含む電流制御回路をさらに備え、
    前記第１乃至第４のＰチャンネル型ＭＯＳトランジスタのゲートが共通接続されており、前記第３及び第４のＮチャンネル型ＭＯＳトランジスタのゲートが共通接続されていることを特徴とする請求項１０に記載の電流センス回路。
12. １つの電流制御回路に対して、少なくとも前記差動アンプ及び前記イコライズ回路を含むセンスアンプが複数台割り当てられていることを特徴とする請求項１１に記載の電流センス回路。
13. 保持するデータに応じて抵抗値の異なるメモリセルと、前記メモリセルに接続されたビット線と、リファレンス電流を流すリファレンス電流源と、前記ビット線を介して前記メモリセルに保持されたデータを読み出す電流センス回路とを備える半導体記憶装置であって、
    前記電流センス回路は、
    入力端に前記リファレンス電流源が接続されたカレントミラー回路と、
    一方の入力端に前記カレントミラー回路の出力端と前記メモリセルの電気的接続点の電位が供給され、他方の入力端に基準電位が供給される差動アンプと、
    イコライズ信号に応答して、前記差動アンプの前記一方の入力端と前記他方の入力端を短絡するイコライズ回路と、
    前記カレントミラー回路とは独立して設けられ前記基準電位を供給する基準電位供給回路と、を備え、
    前記差動アンプの前記他方の入力端は前記基準電位供給回路の出力に電気的に接続されていることを特徴とする半導体記憶装置。
14. 請求項１乃至１２のいずれか一項に記載の電流センス回路を備える半導体装置。

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