KR100882841B1 - 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리를 포함하는 메모리 시스템의 읽기 방법에 관한 것이다. 본 발명에 따른 메모리 시스템의 읽기 방법은 상기 플래시 메모리의 메인 페이지를 읽는 단계; 및 상기 메인 페이지에 발생한 비트 에러를 검출하고 정정하는 단계를 포함하되, 상기 메인 페이지를 읽는 단계와 병행하여, 상기 메인 페이지 이외의 더미 페이지를 읽고, 상기 더미 페이지에 발생한 비트 에러를 검출하는 것을 특징으로 한다. 본 발명에 의하면, 플래시 메모리의 특정 페이지를 반복해서 읽는 경우에, 종전에 검출하지 못했던 읽기 디스터번스로 인한 비트 에러를 검출할 수 있다.

Description

읽기 디스터번스로 인한 비트 에러를 검출할 수 있는 메모리 시스템 및 그것의 읽기 방법{MEMORY SYSTEM CAPABLE OF DETECTING BIT ERRORS DUE TO READ DISTURBANCE AND READ METHOD THEREOF}
도 1은 일반적인 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 3은 읽기 디스터번스로 인한 소프트 프로그램 현상을 설명하기 위한 도면이다.
도 4는 온 셀 및 오프 셀에 대응하는 문턱 전압 분포들을 보여주는 도면이다.
도 5는 읽기 사이클과 읽기 페일 사이의 상관관계를 보여주는 그래프이다.
도 6은 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.
도 7은 도 6에 도시된 메모리 시스템의 읽기 동작을 설명하기 위한 순서도이다.
도 8은 메인 페이지와 더미 페이지를 병행하여 읽는 경우에, 워드 라인에 가해지는 읽기 전압(Vread)의 수를 표시한 도표이다.
* 도면의 주요 부분에 대한 부호 설명 *
100; 메모리 시스템 110; 호스트
120; 메모리 컨트롤러 121; 호스트 인터페이스
122; 플래시 인터페이스 123; 중앙처리장치
124; ECC 회로 125; ROM
126; RAM
본 발명은 메모리 시스템에 관한 것으로, 좀 더 구체적으로는 읽기 디스터번스로 인해 발생한 비트 에러를 효율적으로 관리하는 메모리 시스템에 관한 것이다.
에러 검출 및 정정 기술들은 다양한 원인들로 인해 손상되는 데이터의 효율적인 복구를 제공한다. 예를 들면, 메모리에 데이터를 저장하는 과정에서 다양한 원인들로 인해서 데이터가 손상될 수 있고, 소오스에서 목적지로 데이터가 전송되는 데이터 전송 채널의 불안(perturbations)에 의해서 데이터가 손상될 수 있다.
손상된 데이터를 검출하고 정정하기 위한 다양한 방법들이 제안되고 있다. 잘 알려진 에러 검출 기술들은 RS 코드(Reed-Solomon code), 헤밍 코드(Hamming code), BCH(Bose-Chaudhuri-Hocquenghem) 코드, CRC(Cyclic Redundancy Code) 코드 등이 있다. 이러한 코드들을 이용하여 손상된 데이터를 검출하고 정정하는 것이 가능하다.
불 휘발성 메모리 장치가 사용되는 대부분의 응용 분야에 있어서, 데이터는 오류정정코드(error correcting code: ECC)라 불리는 값 (이하, ECC 데이터라 칭함)과 함께 플래시 메모리 장치에 저장된다. ECC 데이터는 플래시 메모리 장치의 읽기 동작시 발생하는 에러를 정정하기 위한 것이다. ECC 데이터를 이용하여 정정 가능한 비트 에러 수는 제한되어 있다. 읽기 동작시 생기는 비트 에러는 잘 알려진 블록 대체(block replacement)와 같은 별도의 구제 과정없이 에러 검출 및 정정 기술을 통해 정정될 수 있다.
도 1은 일반적인 플래시 메모리 장치를 보여주는 블록도이고, 도 2는 도 1에 도시된 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
일반적으로 플래시 메모리 장치는 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수의 메모리 블록들을 갖는다. 도 1에는 단지 하나의 메모리 블록(BLK0)이 도시되어 있다. 메모리 블록(BLK0)은 비트 라인들에 각각 연결된 스트링들(또는 낸드 스트링이라 불림)을 갖는다. 각 스트링은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(또는 메모리 셀 트랜지스터들)(MC0∼MCn-1)을 포함한다.
선택 트랜지스터들(SST, GST)의 게이트들은 대응하는 스트링 및 접지 선택 라인들(SSL, GSL)에 각각 연결된다. 메모리 셀 트랜지스터들(MC0∼MCn-1)의 제어 게이트들은 대응하는 워드 라인들(WL0∼WLn-1)에 각각 연결된다. 비트 라인들(BL0, BL1)에는 대응하는 페이지 버퍼들(PB)이 각각 연결되어 있다.
읽기 동작시, 도 2에 도시된 바와 같이, 선택된 워드 라인(예를 들면, WL0)은 0V의 전압으로 구동되고, 비선택된 워드 라인들(예를 들면, WL1~WLn-1)은 읽기 전압(Vread)으로 각각 구동된다. 이때, 스트링 및 접지 선택 라인들(SSL, GSL)은 읽기 전압(Vread)으로 각각 구동된다. 페이지 버퍼들(PB)은 대응하는 비트 라인들(BL0, BL1)로 감지 전류를 공급한다.
비트 라인들(BL0∼BLm-1)의 전압들은 선택된 워드 라인에 연결된 메모리 셀의 셀 상태들에 따라 결정된다. 예를 들면, 선택된 워드 라인에 연결된 메모리 셀이 온 셀인 경우, 비트 라인의 전압은 접지 전압으로 낮아진다. 이에 반해서, 선택된 워드 라인에 연결된 메모리 셀이 오프 셀인 경우, 비트 라인의 전압은 전원 전압으로 높아진다. 이후, 비트 라인들의 전압들이 셀 데이터로서 대응하는 페이지 버퍼들(PB)에 의해서 감지된다.
설명의 편의상, 비선택된 워드 라인에 연결된 메모리 셀은 비선택된 메모리 셀이라 칭하고, 선택된 워드 라인에 연결된 메모리 셀은 선택된 메모리 셀이라 칭한다.
앞서 언급된 바와 같이, 선택된 메모리 셀로부터 셀 데이터를 읽기 위해서는 비선택된 메모리 셀들의 워드 라인들에는 읽기 전압(Vread)이 인가된다. 여기서, 읽기 전압(Vread)은 오프 상태를 갖는 메모리 셀 트랜지스터를 턴 온시키기에 충분히 높은 전압이다.
읽기 동작 동안, 비선택된 메모리 셀 트랜지스터의 제어 게이트에는 읽기 전압(Vread)이 인가된다. 비선택된 메모리 셀 트랜지스터의 기판(또는 벌크)에는 접지 전압이 인가된다. 그리고 비선택된 메모리 셀 트랜지스터의 드레인에는 소정의 전압이 인가된다. 이러한 바이어스 조건은 레벨 차이를 제외하면 프로그램 동작의 바이어스 조건과 유사하다.
이러한 바이어스 조건 하에서, 도 3에 도시된 바와 같이, 읽기 동작 동안 기판에서 비선택된 메모리 셀 트랜지스터의 플로팅 게이트로 전자들이 주입될 수 있다. 즉, 온 상태(또는 소거 상태)를 갖는 비선택된 메모리 셀 트랜지스터가 읽기 동작의 바이어스 조건 하에서 소프트 프로그램되며, 이러한 현상은, 일반적으로, "읽기 디스터번스"라 불린다.
읽기 디스터번스로 인해서 온 상태(또는 소거 상태)를 갖는 메모리 셀의 문턱 전압이 점차 증가할 수 있다. 도 4의 점선으로 표시된 바와 같이, 온 상태를 갖는 메모리 셀의 문턱 전압은 읽기 동작의 반복에 따라 더욱 증가한다. 이는 온 상태를 갖는 메모리 셀이 오프 셀로 판별되게 한다. 즉, 읽기 디스터번스로 인한 문턱 전압 증가는 읽기 폐일(fail)을 야기할 수 있다.
앞서 언급된 바와 같이, 읽기 동작시 생기는 비트 에러는 잘 알려진 블록 대체와 같은 별도의 구제 과정없이 에러 검출 및 정정 기술을 통해 정정될 수 있다. 읽기 동작이 반복적으로 수행됨에 따라, 읽기 페일이 발생할 확률은, 도 5에 도시된 바와 같이, 점차 증가한다. 에러가 정정된 데이터에 있어서, 다음의 읽기 동작시 추가로 에러가 발생할 확률이 높다.
비트 에러 수가 허용되는 수를 초과하는 경우, 해당 블록은 배드 블록(bad block)으로 처리된다. 그리고 블록 대체 방식으로 알려진 별도의 구제 방식을 통해, 읽혀진 데이터를 포함하는 메모리 블록이 플래시 메모리 장치에 제공되는 여분의 메모리 블록(reserved memory block)으로 대체된다. 여기에서, 배드 블록은 프 로그램 및 소거 동작의 반복에 의해 웨어 아웃(wear out)된 것이 아니라, 읽기 디스터번스(read disturbance)에 의한 것이다. 따라서 배드 블록을 소거하고 재활용하면, 배드 블록을 정상적으로 다시 사용할 수 있다.
한편, 블록 내에서 특정한 몇 개의 페이지만을 반복적으로 읽는 경우에는 나머지 페이지에 대한 비트 에러의 검출이 어려워, 페이지 데이터가 손상되는 것을 방지하지 못하는 문제점이 있다.
예를 들어, MP3 플레이어를 통해 특정 페이지에 저장된 음악 파일만을 반복적으로 읽는 경우에, 선택되지 않은 나머지 페이지에는 계속적으로 읽기 전압(Vread)이 인가됨으로 인해 읽기 디스터번스 현상이 발생할 수 있다. 그렇지만, 선택된 특정 페이지에서는 읽기 디스터번스 현상이 발생하지 않기 때문에, 선택되지 않은 나머지 페이지에서 발생한 비트 에러를 검출하고 정정하지 못하는 문제점이 있다.
본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 특정 페이지를 반복해서 읽는 경우에 읽기 디스터번스로 인해 발생할 수 있는 비트 에러를 검출하고 정정하는 메모리 시스템 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명은 플래시 메모리를 포함하는 메모리 시스템의 읽기 방법에 관한 것이다. 본 발명에 따른 메모리 시스템의 읽기 방법은 상기 플래시 메모리의 메인 페 이지를 읽는 단계; 및 상기 메인 페이지에 발생한 비트 에러를 검출하고 정정하는 단계를 포함하되, 상기 메인 페이지를 읽는 단계와 병행하여, 상기 메인 페이지 이외의 더미 페이지를 읽고, 상기 더미 페이지에 발생한 비트 에러를 검출하는 것을 특징으로 한다.
실시 예로서, 상기 더미 페이지는 랜덤(random) 하게 선택되거나 순차적으로 선택된다. 상기 더미 페이지를 읽는 과정에서 ECC 알고리즘에 의해 검출된 비트 에러가 정정 범위를 넘는 경우에, 상기 더미 페이지를 포함하는 메모리 블록을 다른 메모리 블록으로 대체한다.
다른 실시 예로서, 상기 더미 페이지를 읽는 과정에서 ECC 알고리즘에 의해 검출된 비트 에러가 정정 범위를 넘는 경우에, 검출 결과를 저장 장치에 저장한다. 상기 검출 결과를 저장하는 저장 장치는 상기 플래시 메모리 내에 있거나 상기 플래시 메모리를 제어하는 메모리 컨트롤러 내에 있다. 상기 저장 장치에 저장된 검출 결과를 참조하여, 상기 더미 페이지를 포함하는 메모리 블록을 다른 메모리 블록으로 대체한다. 상기 메모리 블록의 대체는 파워 온(power on) 시에 수행될 수 있다.
본 발명에 따른 메모리 시스템의 읽기 방법의 다른 일면은 상기 플래시 메모리의 메인 페이지를 N(N은 자연수)번 반복해서 읽는지 여부를 판별하고, 상기 메인 페이지를 N번 반복해서 읽는 경우에, 그 이후의 읽기 동작부터는 상기 메인 페이지와 그 이외의 더미 페이지를 병행해서 읽는 것을 특징으로 한다.
본 발명에 따른 메모리 시스템은 복수의 페이지를 갖는 플래시 메모리; 및 상기 플래시 메모리의 동작을 제어하기 위한 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 플래시 메모리의 메인 페이지를 N(N은 자연수)번 반복해서 읽는지 여부를 판별하고, 상기 메인 페이지를 N번 반복해서 읽는 경우에 그 이후의 읽기 동작부터는 상기 메인 페이지와 그 이외의 더미 페이지를 병행해서 읽는다.
실시 예로서, 상기 플래시 메모리 및 상기 메모리 컨트롤러는 메모리 카드 형태로 구현될 수 있다.
도 6은 본 발명에 따른 메모리 시스템을 보여주는 블록도이다. 도 6을 참조하면, 본 발명에 따른 메모리 시스템(100)은 호스트(110), 메모리 컨트롤러(120), 그리고 플래시 메모리(130)를 포함한다.
도 6에서, 메모리 컨트롤러(120) 및 플래시 메모리(130)는 하나의 저장 장치 내에 포함될 수 있다. 이러한 저장 장치에는 USB 메모리 및 메모리 카드(MMC(Multi_Media Card), SD 카드, xD 카드, CF 카드, SIM 카드 등) 등과 같은 이동식 저장 장치도 포함된다. 또한, 이러한 저장 장치는 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, PMP, 게임기 등과 같은 호스트(110)에 접속되어 사용된다.
본 발명에 따른 메모리 시스템(100)은 호스트(110)가 플래시 메모리(130)의 하나 또는 그 이상의 특정 페이지(이하에서는, 메인 페이지라고 한다.)만을 반복적으로 읽는 경우에, 나머지 페이지(이하에서는, 더미 페이지라고 한다.)에서 발생하는 비트 에러를 검출 또는 정정하지 못하는 문제점을 해결하기 위한 것이다. 이러한 문제는 MP3 플레이어로 메인 페이지의 음악 파일을 반복해서 듣는 경우나, 게임 기를 사용하여 메인 페이지에 저장된 오락 프로그램을 반복해서 사용하는 경우에 주로 발생한다.
메모리 컨트롤러(120)는 호스트(110)의 요청에 따라, 플래시 메모리(130)의 메인 페이지(page_K)를 반복해서 읽는다. 메모리 컨트롤러(120)는 메인 페이지(page_K)를 읽는 것과 병행하여, 더미 페이지(page_I)를 읽는다. 여기에서, 메인 페이지(page_K)의 읽기 동작을 메인 읽기 동작(main read operation)이라 하고, 더미 페이지(page_I)의 읽기 동작을 더미 읽기 동작(dummy read operation)이라 한다. 도 6에서, 메인 페이지(page_K)와 더미 페이지(page_I)는 하나만 도시되어 있으나, 이보다 더 많은 수의 페이지들로 구성될 수도 있음은 자명하다.
도 6을 참조하면, 메모리 컨트롤러(120)는 호스트 인터페이스(121), 플래시 인터페이스(122), 중앙처리장치(123), ECC 회로(124), ROM(125), 그리고 버퍼 RAM(126)을 포함한다. 메모리 컨트롤러(120)는 호스트(110)로부터 메인 페이지(page_K)에 대한 읽기 요청을 입력받으면, 메인 페이지(page_K) 이외의 더미 페이지(page_I)를 선택하고, 메인 읽기 동작과 더미 읽기 동작을 병행한다. 메모리 컨트롤러(120)는 더미 페이지(page_I)를 랜덤(random)하게 선택할 수도 있고, 순차적으로 선택할 수도 있다.
호스트 인터페이스(121)는 호스트(110)와 인터페이스 하도록 구성되고, 플래시 인터페이스(122)는 플래시 메모리(130)와 인터페이스 하도록 구성된다. 중앙처리장치(123)는 호스트(110)의 요청에 응답하여 플래시 메모리(130)의 읽기 또는 쓰기 동작 등을 제어하도록 구성된다.
ECC 회로(124)는 플래시 메모리(130)로 전송되는 데이터(메인 데이터)를 이용하여, ECC 데이터를 생성한다. 그렇게 생성된 ECC 데이터는 플래시 메모리(130)의 스페어 영역(spare area)에 저장된다. ECC 회로(124)는 플래시 메모리(130)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(124)는 검출된 에러를 정정한다. 한편, ECC 회로(124)는 메모리 시스템(100)에 따라, 플래시 메모리(130) 내에 위치할 수도 있고, 메모리 컨트롤러(120) 밖에 위치할 수도 있다.
ROM(125)은 부트 코드 등과 같은 데이터를 저장하며, RAM(126)은 버퍼 메모리로 사용된다. RAM(126)은 플래시 메모리(130)로부터 읽혀진 데이터 또는 호스트(110)로부터 제공되는 데이터를 임시 저장한다. 또한, RAM(126)은 플래시 변환 레이어(Flash Translation Layer; FTL)를 저장한다. 플래시 변환 레이어(FTL)는 중앙처리장치(123)에 의해 운용된다. RAM(126)은 DRAM, SRAM 등으로 구현될 수 있다.
한편, RAM(126)은 읽기 에러 정보를 관리하는 데 필요한 테이블 정보를 저장할 수 있다. 이 테이블 정보는 메타(meta) 데이터로, 중앙처리장치(123) 제어 하에 플래시 메모리(130)의 메타 영역에 저장된다. 이 테이블 정보는 파워 업 시에 메타 영역으로부터 RAM(126)으로 복사된다.
계속해서 도 6을 참조하면, 플래시 메모리(130)는 셀 어레이(131) 및 제어 유닛(132)을 포함한다. 여기에서, 제어 유닛(132)은 당업자에게 잘 알려진 바와 같이, 로우 디코더, 칼럼 디코더, 페이지 버퍼, 비트 라인 선택 회로, 그리고 데이터 버퍼 등을 포함한다.
셀 어레이(131)는 복수의 메모리 블록(BLK0~BLKn)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(예를 들면, 32 pages, 64 pages)로 구성되며, 각각의 페이지는 하나의 워드 라인(WL)을 공유하는 복수의 메모리 셀(예를 들면, 512B, 2KB)로 구성된다. 낸드 플래시 메모리의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다. 여기에서, 플래시 메모리(130)는 하나의 메모리 셀에 싱글 비트 데이터(single bit data)를 저장할 수도 있고, 멀티 비트 데이터(multi bit data)를 저장할 수도 있다.
본 발명에 따른 메모리 시스템(100)은 플래시 메모리(130)의 메인 페이지(page_K)와 그것 이외의 더미 페이지(page_I)를 병행하여 읽는다. 메인 읽기 동작과 더미 읽기 동작을 병행함으로 인해, 플래시 메모리(130)의 메인 페이지(page_k)는 더미 페이지(page_I)와 마찬가지로 읽기 디스터번스 현상을 받게 된다. 또한, 본 발명은 ECC 알고리즘을 이용하여 더미 페이지(page_I)에서 발생한 읽기 디스터번스로 인한 비트 에러를 검출할 수 있다.
도 7은 도 6에 도시된 메모리 시스템의 읽기 방법의 실시 예를 보여주는 순서도이다. 도 6 및 도 7을 참조하며, 본 발명에 따른 메모리 시스템(100)의 읽기 방법이 설명된다. 도 7에서는, 메인 페이지(page_K)에 대한 메인 읽기 동작과 병행하여, 더미 페이지(page_I)에 대한 더미 읽기 동작(S200)이 수행된다.
먼저, 호스트(도 6 참조, 110)는 플래시 메모리의 메인 페이지(page_K)에 대한 읽기 요청을 한다. 메모리 컨트롤러(도 6 참조, 120)는 호스트의 읽기 요청에 응답하여, 메인 페이지(page_K)에 대한 읽기 동작을 수행한다.
S110 단계는 메인 페이지(page_K)에 대한 메인 읽기 동작을 보여준다. 메모리 컨트롤러(도 6 참조, 120)는 호스트(110)의 요청에 따라 메인 페이지(page_K)를 읽는다. 메모리 컨트롤러(120)는 메인 페이지(page_K)에 대한 읽기 동작과 병행하여, 더미 페이지(page_I)에 대한 읽기 동작을 수행한다. 더미 페이지(page_I)에 대한 읽기 동작은 S200 단계에서 설명된다.
S120 단계에서는, 메모리 컨트롤러(120)는 ECC 회로(124)를 사용하여, 메인 페이지(page_K)에 비트 에러가 발생했는지 여부를 판단한다. 만약 비트 에러가 발생하지 않았다면, 메모리 컨트롤러(120)는 메인 페이지(page_K)의 데이터를 호스트(110)로 전송한다(S160). 만약 비트 에러가 발생했다면, S130 단계가 수행된다.
S130 단계에서는, 비트 에러가 제 1 정정 범위(Limit_1)를 초과했는지 여부를 판단한다. 예를 들면, ECC 회로(124)의 제 1 정정 범위가 4비트라고 가정하면, S120 단계에서 발생한 비트 에러가 4비트를 초과하는지 여부를 판단한다. 제 1 정정 범위를 초과하지 않았다면, 비트 에러를 정정한다(S140). 제 1 정정 범위를 초과했다면, 읽기 교정(read reclamation) 동작을 수행한다(S150).
여기에서, 읽기 교정(read reclamation)이란 읽기 디스터번스 현상에 의해 손상된 페이지의 데이터를 복구하기 위하여, 손상된 페이지를 포함한 메모리 블록의 데이터를 다른 메모리 블록으로 옮기는 동작을 의미한다. 예를 들어, 도 6의 메모리 블록 BLK0의 메인 페이지(page_K)에 손상이 발생한 경우에, 메모리 블록 BLK0의 데이터를 다른 메모리 블록(예를 들면, BLK1)으로 복사하게 된다. 읽기 교정 동작은 페이지 데이터를 버퍼 RAM(126)으로 옮긴 다음에, 새로운 데이터 블록으로 복 사한다. 또한, 읽기 교정 동작은 낸드 플래시 메모리에서 일반적으로 사용되는 카피백 프로그램(copyback program) 동작도 포함한다.
S150 단계에서는, 읽기 교정 동작을 바로 수행할 수도 있고, 읽기 교정이 필요한 페이지를 표시(mark)해 두었다가 나중에 읽기 교정 동작을 수행할 수도 있다. 예를 들면, 읽기 교정 동작은 플래시 메모리를 사용하는 과정 중에 여유가 있는 시점이나 파워 온 시에 수행될 수 있다. 읽기 교정 동작을 마친 후에는 앞에서 언급한 S140 단계가 수행된다.
본 발명에 따른 메모리 시스템(100)은 메인 페이지(page_K)와 병행하여 더미 페이지(page_I)를 읽는다(S200). 여기에서, 더미 페이지(page_I)는 랜덤(random)하게 선택될 수도 있고, 순차적으로 선택될 수도 있다.
S210 단계에서는, 더미 페이지(page_I)에 대한 더미 읽기 동작이 수행된다. 여기에서, 더미 페이지(page_I)는 메인 페이지(page_K)와는 다른 페이지이다. S210 단계에서는, ECC 회로(124)를 사용하여, 비트 에러가 더미 페이지(page_I)에 발생했는지 여부를 판단한다. 만약 비트 에러가 발생하지 않았다면, 메모리 컨트롤러(120)는 더미 페이지(page_I)의 데이터를 호스트(110)로 전송한다(S160). 만약 비트 에러가 발생했다면, S230 단계가 수행된다.
S230 단계에서는, 비트 에러가 제 2 정정 범위(Limit_2)를 초과했는지 여부를 판단한다. 예를 들면, ECC 회로(도 6 참조, 124)의 제 2 정정 범위(Limit_2)가 3비트라고 가정하면, 비트 에러가 3비트를 초과하는지 여부를 판단한다. 제 2 정정 범위를 초과하지 않는다면, 비트 에러를 정정하지 않고 더미 페이지(page_I)를 호 스트(110)로 전송한다. 제 2 정정 범위를 초과하면, 읽기 교정(read reclamation) 동작을 수행한다(S240). 읽기 교정 동작은 S150 단계에서 설명한 것과 동일하게 수행된다.읽기 교정 동작(S240)이 수행된 다음에는, 앞에서 언급한 S160 단계가 수행된다.
한편, 본 발명에 따른 메모리 시스템의 읽기 방법은 메인 데이터(page_K)를 소정의 횟수만큼 반복하여 읽은 경우에, 더미 데이터(page_I)에 대한 읽기 동작이 수행될 수 있다. 예를 들면, 메인 페이지(page_K)를 N(N은 자연수)번 반복해서 읽은 경우에, 그 이후의 읽기 동작부터 메인 페이지(page_K)와 더미 페이지(page_I)를 병행해서 읽을 수 있다. 메인 읽기 동작과 더미 읽기 동작은 도 7에서 설명한 바와 같다.
본 발명에 따른 메모리 시스템 및 그것의 읽기 방법은 메인 페이지에 대한 반복적인 읽기 동작으로 인해 다른 페이지에서 발생하는 비트 에러를 감지하지 못하는 문제점을 해결하기 위한 것이다. 본 발명은 이를 위해 메인 페이지에 대한 읽기 동작과 병행하여 더미 페이지에 대한 읽기 동작을 수행한다. 본 발명에 의하면, 메인 페이지는 다른 페이지와 마찬가지로 읽기 디스터번스를 받게 된다. 그리고 본 발명은 다른 페이지에 대한 더미 읽기 동작을 수행하기 때문에, 다른 페이지에서 발생한 비트 에러를 검출할 수 있다.
도 8은 메인 페이지와 더미 페이지를 병행하여 읽는 경우에, 워드 라인에 가해지는 읽기 전압(Vread)의 수를 표시한 도표이다. 만약, 메인 페이지(page_K)만 반복해서 읽는다고 하면, 세 번의 읽기 동작 후에, 메인 페이지(page_K)에는 읽기 전압(Vread)이 한 번도 가해지지 않을 것이다. 그리고 메인 페이지(page_K)를 제외한 다른 페이지에는 읽기 전압이 세 번 가해질 것이다. 이는 다른 페이지에만 읽기 디스터번스로 인한 비트 에러가 발생하게 하는 요인이 된다. 그리고 다른 페이지는 실질적으로 읽기 동작이 수행되지 않기 때문에, 읽기 디스터번스로 인한 비트 에러를 검출할 수 없게 된다.
본 발명은 이러한 문제를 해결하기 위해, 도 8에서 보는 바와 같이 메인 페이지(page_K)와 더미 페이지(page_0, page_62, page_3)에 대한 읽기 동작을 병행한다.
제 1 사이클에서는, 메인 페이지(page_K)와 제 1 랜덤 페이지(page_0)에 대한 읽기 동작이 수행된다. 메인 읽기 동작이 수행되면, 메인 페이지(page_K)를 제외한 나머지 페이지에 읽기 전압(Vread)이 인가된다. 따라서, 도 8을 참조하면 메인 페이지(page_K)에는 0, 나머지 페이지에는 1이 표시되어 있다.
제 1 랜덤 페이지(page_0)에 대한 더미 읽기 동작이 수행되면, 제 1 랜덤 페이지(page_0)를 제외한 나머지 페이지에 읽기 전압(Vread)이 인가된다. 따라서, 도 8을 참조하면 메인 페이지(page_K) 및 제 1 랜덤 페이지(page_0)에는 1, 그 이외의 나머지 페이지에는 2가 표시되어 있다.
제 2 사이클에서는, 메인 페이지(page_K)와 제 2 랜덤 페이지(page_62)에 대한 읽기 동작이 수행된다. 메인 읽기 동작이 수행되면, 메인 페이지(page_K)를 제외한 나머지 페이지에 읽기 전압(Vread)이 인가된다. 따라서, 도 8을 참조하면 메인 페이지(page_K)에는 1, 제 1 랜덤 페이지(page_0)에는 2, 그 이외의 나머지 페 이지에는 3이 표시되어 있다.
제 2 랜덤 페이지(page_62)에 대한 더미 읽기 동작이 수행되면, 제 2 랜덤 페이지(page_62)를 제외한 나머지 페이지에 읽기 전압(Vread)이 인가된다. 따라서, 도 8을 참조하면 메인 페이지(page_K)에는 2, 제 1 및 제 2 랜덤 페이지(page_0, page_62)에는 3, 그 이외의 나머지 페이지에는 4가 표시되어 있다.
이와 같은 방식으로, 제 3 사이클에서 메인 페이지(page_K)와 제 3 랜덤 페이지(page_3)에 대한 읽기 동작이 수행된다. 제 3 랜덤 페이지(page_3)에 대한 더미 읽기 동작이 수행되면, 메인 페이지(page_K)는 세 번의 읽기 전압(Vread)을 입력받고, 제 1 내지 제 3 랜덤 페이지(page_0, page_62, page_3)는 다섯 번의 읽기 전압(Vread)을 입력받고, 그 이외의 나머지 페이지는 여섯 번의 읽기 전압(Vread)을 입력받는다.
본 발명에 의하면, 메인 페이지를 반복해서 읽는 경우에, 메인 페이지에도 읽기 전압(Vread)이 인가된다. 메인 페이지에 읽기 전압이 인가되기 때문에, 다른 페이지와 마찬가지로 메인 페이지도 읽기 디스터번스로 인한 영향을 받게 된다. 이러한 결과로 인해, 본 발명은 읽기 디스터번스로 인한 비트 에러를 검출하고 정정할 수 있다. 또한, 본 발명은 더미 페이지에 대한 읽기 동작이 병행하며 수행하기 때문에, 더미 페이지에서 발생한 비트 에러를 검출할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물 의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
본 발명에 의하면, 플래시 메모리의 특정 페이지를 반복해서 읽는 경우에, 종전에 검출하지 못했던 읽기 디스터번스로 인한 비트 에러를 검출할 수 있다.

Claims (30)

  1. 플래시 메모리를 포함하는 메모리 시스템의 읽기 방법에 있어서:
    상기 플래시 메모리의 메인 페이지를 읽는 단계; 및
    상기 메인 페이지에 발생한 비트 에러를 검출하고 정정하는 단계를 포함하되,
    상기 메인 페이지를 읽는 단계와 병행하여, 상기 메인 페이지 이외의 더미 페이지를 읽고, 상기 더미 페이지에 발생한 비트 에러를 검출하는 것을 특징으로 하는 읽기 방법.
  2. 제 1 항에 있어서,
    상기 더미 페이지는 랜덤(random) 하게 선택되는 읽기 방법.
  3. 제 1 항에 있어서,
    상기 더미 페이지는 순차적으로 선택되는 읽기 방법.
  4. 제 1 항에 있어서,
    상기 더미 페이지를 읽는 과정에서 ECC 알고리즘에 의해 검출된 비트 에러가 정정 범위를 넘는 경우에, 상기 더미 페이지를 포함하는 메모리 블록을 다른 메모리 블록으로 대체하는 읽기 방법.
  5. 제 1 항에 있어서,
    상기 더미 페이지를 읽는 과정에서 ECC 알고리즘에 의해 검출된 비트 에러가 정정 범위를 넘는 경우에, 검출 결과를 저장 장치에 저장하는 읽기 방법.
  6. 제 5 항에 있어서,
    상기 검출 결과를 저장하는 저장 장치는 상기 플래시 메모리 내에 있는 것을 특징으로 하는 읽기 방법.
  7. 제 5 항에 있어서,
    상기 검출 결과를 저장하는 저장 장치는 상기 플래시 메모리를 제어하는 메모리 컨트롤러 내에 있는 것을 특징으로 하는 읽기 방법.
  8. 제 7 항에 있어서,
    상기 검출 결과를 저장하는 저장 장치는 상기 메모리 컨트롤러 내의 버퍼 메모리에 저장되는 읽기 방법.
  9. 제 5 항에 있어서,
    상기 저장 장치에 저장된 검출 결과를 참조하여, 상기 더미 페이지를 포함하는 메모리 블록을 다른 메모리 블록으로 대체하는 읽기 방법.
  10. 제 9 항에 있어서,
    상기 메모리 블록의 대체는 파워 온(power on) 시에 수행되는 읽기 방법.
  11. 플래시 메모리를 포함하는 메모리 시스템의 읽기 방법에 있어서:
    상기 플래시 메모리의 메인 페이지를 N(N은 자연수)번 반복해서 읽는지 여부를 판별하고,
    상기 메인 페이지를 N번 반복해서 읽는 경우에, 그 이후의 읽기 동작부터는 상기 메인 페이지와 그 이외의 더미 페이지를 병행해서 읽는 것을 특징으로 하는 읽기 방법.
  12. 제 11 항에 있어서,
    상기 더미 페이지는 랜덤(random) 하게 선택되는 읽기 방법.
  13. 제 11 항에 있어서,
    상기 더미 페이지는 순차적으로 선택되는 읽기 방법.
  14. 제 11 항에 있어서,
    상기 더미 페이지를 읽는 과정에서 ECC 알고리즘에 의해 검출된 비트 에러가 정정 범위를 넘는 경우에, 상기 더미 페이지를 포함하는 메모리 블록을 다른 메모 리 블록으로 대체하는 읽기 방법.
  15. 제 11 항에 있어서,
    상기 더미 페이지를 읽는 과정에서 ECC 알고리즘에 의해 검출된 비트 에러가 정정 범위를 넘는 경우에, 검출 결과를 저장 장치에 저장하는 읽기 방법.
  16. 제 15 항에 있어서,
    상기 검출 결과를 저장하는 저장 장치는 상기 플래시 메모리 내에 있는 것을 특징으로 하는 읽기 방법.
  17. 제 15 항에 있어서,
    상기 검출 결과를 저장하는 저장 장치는 상기 플래시 메모리를 제어하는 메모리 컨트롤러 내에 있는 것을 특징으로 하는 읽기 방법.
  18. 제 17 항에 있어서,
    상기 검출 결과를 저장하는 저장 장치는 상기 메모리 컨트롤러 내의 버퍼 메모리에 저장되는 읽기 방법.
  19. 제 15 항에 있어서,
    상기 저장 장치에 저장된 검출 결과를 참조하여, 상기 더미 페이지를 포함하 는 메모리 블록을 다른 메모리 블록으로 대체하는 읽기 방법.
  20. 제 19 항에 있어서,
    상기 메모리 블록의 대체는 파워 온(power on) 시에 수행되는 읽기 방법.
  21. 복수의 페이지를 갖는 플래시 메모리; 및
    상기 플래시 메모리의 동작을 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상기 플래시 메모리의 메인 페이지를 N(N은 자연수)번 반복해서 읽는지 여부를 판별하고, 상기 메인 페이지를 N번 반복해서 읽는 경우에 그 이후의 읽기 동작부터는 상기 메인 페이지와 그 이외의 더미 페이지를 병행해서 읽는 메모리 시스템.
  22. 제 21 항에 있어서,
    상기 더미 페이지는 랜덤(random) 하게 선택되는 메모리 시스템.
  23. 제 21 항에 있어서,
    상기 더미 페이지는 순차적으로 선택되는 메모리 시스템.
  24. 제 21 항에 있어서,
    상기 더미 페이지를 읽는 과정에서 ECC 알고리즘에 의해 검출된 비트 에러가 정정 범위를 넘는 경우에, 상기 더미 페이지를 포함하는 메모리 블록을 다른 메모리 블록으로 대체하는 메모리 시스템.
  25. 제 21 항에 있어서,
    상기 더미 페이지를 읽는 과정에서 ECC 알고리즘에 의해 검출된 비트 에러가 정정 범위를 넘는 경우에, 검출 결과를 저장 장치에 저장하는 메모리 시스템.
  26. 제 25 항에 있어서,
    상기 검출 결과를 저장하는 저장 장치는 상기 플래시 메모리 내에 있는 것을 특징으로 하는 메모리 시스템.
  27. 제 25 항에 있어서,
    상기 검출 결과를 저장하는 저장 장치는 상기 메모리 컨트롤러 내에 있는 것을 특징으로 하는 메모리 시스템.
  28. 제 25 항에 있어서,
    상기 저장 장치에 저장된 검출 결과를 참조하여, 상기 더미 페이지를 포함하는 메모리 블록을 다른 메모리 블록으로 대체하는 메모리 시스템.
  29. 제 28 항에 있어서,
    상기 메모리 블록의 대체는 파워 온(power on) 시에 수행되는 메모리 시스템.
  30. 제 21 항에 있어서,
    상기 플래시 메모리 및 상기 메모리 컨트롤러는 메모리 카드로 구현되는 것을 특징으로 하는 메모리 시스템.
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