JP5138319B2 - メモリーシステム及び該動作方法。 - Google Patents
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Description
110 メモリーセルアレイ
120 読み込み/書き込みの回路
200 メモリーコントローラー
210 ホストインタフェース
220 フラッシュインタフェース
230 中央処理装置
240 ECC回路
250 バッファーRAM
Claims (41)
- 複数のメモリーブロックを持つフラッシュメモリー装置を含むメモリーシステムの動作方法に於いて、
(a)前記フラッシュメモリー装置の読み込み動作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する段階と、
(b)前記読み込みのエラーが読み込みによるディスターブに起因するものと判別された場合には、前記読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える段階とを含み、
前記読み込みのエラーが以前のデータの読み込みによるディスターブに起因するものである場合には、ディスターブに起因するエラーが発生されたメモリーブロックを空のメモリーブロックで置き換えた後に、置き換えられた前記空のメモリーブロックのエラーを訂正する事を特徴とするメモリーシステムの動作方法。 - 前記読み込みのエラーが発生したデータのエラービット数は前記メモリーシステムの許容可能なエラービット数以下である事を特徴とする請求項1に記載のメモリーシステムの動作方法。
- 前記読み込みのエラーが読み込みによるディスターブに起因しないものと判別される場合には、前記フラッシュメモリー装置から読み込まれたデータのエラーを訂正し、前記エラーが訂正されたデータを外部に出力する段階をもっと含む事を特徴とする請求項1に記載のメモリーシステムの動作方法。
- 前記(b)段階は、
前記読み込まれたデータのエラーを訂正し、前記エラーが訂正されたデータを外部に出力する段階と、
前記読み込みのエラーが発生されたメモリーブロックの読み込みのエラー情報をアップデートする段階と、
前記アップデートされた読み込みのエラー情報によって前記読み込みのエラーが発生されたメモリーブロックを空のメモリーブロックで置き換える段階とを含む事を特徴とする請求項1に記載のメモリーシステムの動作方法。 - 前記アップデートされた読み込みのエラー情報は前記フラッシュメモリー装置に格納される事を特徴とする請求項4に記載のメモリーシステムの動作方法。
- 前記空のメモリーブロックによる置き換えはパワーアップの時に前記フラッシュメモリー装置から読み込まれた読み込みのエラー情報に基づいて行われる事を特徴とする請求項5に記載のメモリーシステムの動作方法。
- 前記メモリーブロック等は第1領域と第2領域に区分され、前記第1領域のメモリーブロックは使用者データを格納するために使われ、前記第2領域のメモリーブロックは前記読み込みのエラー情報を格納するために使われる事を特徴とする請求項4に記載のメモリーシステムの動作方法。
- 前記空のメモリーブロックで置き換えられたメモリーブロックは消去された後に空のメモリーブロックに再指定される事を特徴とする請求項4に記載のメモリーシステムの動作方法。
- 前記読み込みのエラーが読み込みによるディスターブに起因するものか否かはエラーが発生するデータビットが論理「1」から論理「0」に変更されているか否かによって判別される事を特徴とする請求項1に記載のメモリーシステムの動作方法。
- 複数のメモリーブロックを持つフラッシュメモリー装置を含むメモリーシステムの動作方法に於いて、
パワーアップの時に前記フラッシュメモリー装置から読み込みのエラー情報をバッファーRAMにコピーする段階と、
前記バッファーRAMの読み込みのエラー情報に基づいて、訂正可能な読み込みのエラーが発生したメモリーブロックがあるか否かを判別する段階と、
訂正可能な読み込みのエラーが発生したメモリーブロックがあるものと判別される場合には、前記訂正可能な読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える段階を含み、
前記読み込みのエラーが以前のデータの読み込みによるディスターブに起因するものである場合には、ディスターブに起因するエラーが発生されたメモリーブロックを空のメモリーブロックで置き換えた後に、置き換えられた前記空のメモリーブロックのエラーを訂正する事を特徴とするメモリーシステムの動作方法。 - 前記読み込みのエラー情報は読み込み動作の時に生じたメモリーブロックの読み込みのエラーが読み込みによるディスターブに起因するものか否かを表す事を特徴とする請求項10に記載のメモリーシステムの動作方法。
- 前記メモリーブロックは第1領域と第2領域に区分され、前記第1領域のメモリーブロックは使用者データを格納するために使われ、前記第2領域のメモリーブロック等は前記読み込みのエラー情報を格納するために使われる事を特徴とする請求項11に記載のメモリーシステムの動作方法。
- 前記空のメモリーブロックで置き換えられたメモリーブロックは消去された後に空のメモリーブロックに再指定される事を特徴とする請求項11に記載のメモリーシステムの動作方法。
- 前記読み込みのエラーが読み込みによるディスターブに起因するものか否かはエラーが発生するデータビットが論理「1」から論理「0」に変更されているか否かによって判別される事を特徴とする請求項11に記載のメモリーシステムの動作方法。
- 訂正可能な読み込みのエラーが発生したメモリーブロックがないものと判別された場合に、外部から要求される動作を行う段階を更に含む事を特徴とする請求項11に記載のメモリーシステムの動作方法。
- 前記フラッシュメモリー装置の読み込み動作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する段階と、
前記読み込みのエラーが読み込みによるディスターブに起因するものと判別される場合には、前記読み込まれたデータのエラーを訂正し、前記エラーが訂正されたデータを外部に出力する段階と、
前記読み込みのエラーが発生したメモリーブロックの読み込みのエラー情報で前記バッファーRAMをアップデートする段階と、
前記アップデートされたバッファーRAMの読み込みのエラー情報を前記フラッシュメモリー装置に格納する事を特徴とする請求項10に記載のメモリーシステムの動作方法。 - 複数のメモリーブロックを含むフラッシュメモリー装置と、前記フラッシュメモリー装置を制御するメモリーコントローラーを含み、
前記メモリーコントローラーは前記フラッシュメモリー装置の読み込み動作の間に生じた読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する様に構成され、
前記読み込みのエラーが読み込みによるディスターブに起因するものと判別された場合には、前記メモリーコントローラーは、前記読み込みのエラーが発生したメモリーブロックが空のメモリーブロックで置き換えられる様に前記フラッシュメモリー装置を制御し、
前記読み込みのエラーが以前のデータの読み込みによるディスターブに起因するものである場合には、ディスターブに起因するエラーが発生されたメモリーブロックを空のメモリーブロックで置き換えた後に、置き換えられた前記空のメモリーブロックのエラーを訂正するメモリーシステム。 - 前記読み込みのエラーが発生したデータのエラービット数は前記メモリーコントローラーの許容可能なエラービット数以下である請求項17に記載のメモリーシステム。
- 前記読み込みのエラーが読み込みによるディスターブに起因しないものと判別された場合には、前記メモリーコントローラーは、前記フラッシュメモリー装置から読み込まれたデータのエラーを訂正し、前記エラーが訂正されたデータを外部に出力する様に構成された請求項17に記載のメモリーシステム。
- 前記メモリーコントローラーは前記フラッシュメモリー装置から読み込まれたデータを一時的に格納するように構成されたバッファーRAMを含む請求項17に記載のメモリーシステム。
- 前記メモリーコントローラーは前記読み込みのエラーが発生したメモリーブロックの読み込みのエラー情報を前記バッファーRAMに格納するように構成される請求項20に記載のメモリーシステム。
- 前記バッファーRAMに格納された読み込みのエラー情報は前記メモリーコントローラーによる制御によって前記フラッシュメモリー装置に格納される請求項21に記載のメモリーシステム。
- 前記メモリーコントローラーはパワーアップの時に前記フラッシュメモリー装置から出力される前記読み込みのエラー情報を前記バッファーRAMに格納するように構成される請求項22に記載のメモリーシステム。
- 前記メモリーコントローラーは前記バッファーRAMに格納された前記読み込みのエラー情報に基づいて、訂正可能な読み込みのエラーが発生したメモリーブロックがあるか否かを判別するように構成された請求項23に記載のメモリーシステム。
- 訂正可能な読み込みのエラーが発生したメモリーブロックがあるものと判別される場合に、前記メモリーコントローラーは前記訂正可能な読み込みのエラーが発生したメモリーブロックを空のメモリーブロックで置き換える様に前記フラッシュメモリー装置を制御する請求項24に記載のメモリーシステム。
- 前記空のメモリーブロックによる置き換えはパワーアップの時に前記フラッシュメモリー装置から読み込まれた読み込みのエラー情報に基づいて行われる請求項25に記載のメモリーシステム。
- 前記読み込みのエラー情報は読み込み動作の時に生じたメモリーブロックの読み込みのエラーが読み込みによるディスターブに起因するものか否かを表す請求項21に記載のメモリーシステム。
- 前記メモリーコントローラーはエラーが発生するデータビットが論理「1」から論理「0」に変更されているか否かに応じて前記読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する請求項21に記載のメモリーシステム。
- 前記メモリーブロックは第1領域と第2領域に区分され、前記第1領域のメモリーブロックは使用者データを格納するために使われ、前記第2領域のメモリーブロックは前記読み込みのエラー情報を格納するために使われる請求項26に記載のメモリーシステム。
- 前記フラッシュメモリー装置は単一ビットデータとマルチビットデータの中で何れか一つを格納する請求項17に記載のメモリーシステム。
- 前記空のメモリーブロックで置き換えられたメモリーブロックは前記メモリーコントローラーの制御によって消去された後に空のメモリーブロックに再指定される請求項17に記載のメモリーシステム。
- 複数のメモリーブロックを含むフラッシュメモリー装置と、
前記フラッシュメモリー装置を制御するメモリーコントローラーを含み、
前記メモリーコントローラーは、中央処理装置と、前記中央処理装置による制御によって前記フラッシュメモリー装置から読み込まれたデータを格納するバッファーRAMと、前記バッファーRAMから伝送されるデータに読み込みのエラーが発生しているか否かを検出するエラー検査の訂正回路を含み、
前記バッファーRAMから伝送されるデータに読み込みのエラーが発生した場合に、前記中央処理装置は、前記エラー検査の訂正回路の検出結果によって、前記読み込みのエラーが読み込みによるディスターブに起因するものか否かを判別する様に構成され、
前記読み込みのエラーが読み込みによるディスターブに起因するものと判別される場合には、前記中央処理装置は、前記読み込みのエラーが発生したメモリーブロックの読み込みのエラー情報を前記バッファーRAMに格納し、前記読み込みのエラーが以前のデータの読み込みによるディスターブに起因するものである場合には、ディスターブに起因するエラーが発生されたメモリーブロックを空のメモリーブロックで置き換えた後に、置き換えられた前記空のメモリーブロックのエラーを訂正するするメモリーシステム。 - 前記中央処理装置は、前記バッファーRAMの読み込みのエラー情報に基づいて、前記読み込みのエラーが発生したメモリーブロックが空のメモリーブロックで置き換えられる様に前記フラッシュメモリー装置を制御する請求項32に記載のメモリーシステム。
- 前記メモリーブロックは第1領域と第2領域に区分され、前記第1領域のメモリーブロックは使用者データを格納するために使われ、前記第2領域のメモリーブロックは前記読み込みのエラー情報を格納するために使われる請求項32に記載のメモリーシステム。
- 前記空のメモリーブロックによる置き換えはパワーアップの時に前記フラッシュメモリー装置から読み込まれた読み込みのエラー情報に基づいて行われる請求項34に記載のメモリーシステム。
- 前記中央処理装置は前記パワーアップの時に前記読み込みのエラー情報によって、訂正可能な読み込みのエラーが発生したメモリーブロックがあるか否かを判別する請求項35に記載のメモリーシステム。
- 訂正可能な読み込みのエラーが発生したメモリーブロックがあるものと判別される場合には、前記中央処理装置は、前記訂正可能な読み込みのエラーが発生したメモリーブロックが空のメモリーブロックで置き換えられる様に前記フラッシュメモリー装置を制御する請求項36に記載のメモリーシステム。
- 前記読み込みのエラーが発生したデータのエラービット数は前記エラー検査の訂正回路の許容可能なエラービット数以下である請求項32に記載のメモリーシステム。
- 前記中央処理装置は前記エラー検査の訂正回路の検出結果に基づいて、エラーが発生したデータビットが論理「1」から論理「0」に変更されているか否かを検出する様に構成される請求項32に記載のメモリーシステム。
- 前記読み込みのエラーが読み込みによるディスターブに起因するものか否かはエラーが発生したデータビットが論理「1」から論理「0」に変更されているか否かによって決定される請求項39に記載のメモリーシステム。
- 前記空のメモリーブロックで置き換えられたメモリーブロックは消去された後に空のメモリーブロックに再指定される請求項33に記載のメモリーシステム。
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