JPH1145587A - 半導体集積回路装置およびプログラム方法 - Google Patents
半導体集積回路装置およびプログラム方法Info
- Publication number
- JPH1145587A JPH1145587A JP19987897A JP19987897A JPH1145587A JP H1145587 A JPH1145587 A JP H1145587A JP 19987897 A JP19987897 A JP 19987897A JP 19987897 A JP19987897 A JP 19987897A JP H1145587 A JPH1145587 A JP H1145587A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- potential
- voltage
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ゲートディスターブ耐性を向上することがで
きる半導体集積回路装置、およびプログラム方法を提供
する。 【解決手段】 選択パルスに対して、プログラムパルス
を印加する毎(ステップs2)に、選択セルに接続され
たソース電位の変化を検知し、ソース電位をクランプす
る。ソース電位がオーバビット発生検知レベルV1を越
えていた場合には、選択セルと異なるページに存在し、
かつ選択セルと同一の副ビット線に接続された非選択セ
ルに対してしきい値電圧の変化を検出して(ステップs
10)、しきい値電圧を復元する。(ステップ11、1
2)。さらに、選択セルと同一のページに対して、しき
い値電圧を検証する(ステップ4)。
きる半導体集積回路装置、およびプログラム方法を提供
する。 【解決手段】 選択パルスに対して、プログラムパルス
を印加する毎(ステップs2)に、選択セルに接続され
たソース電位の変化を検知し、ソース電位をクランプす
る。ソース電位がオーバビット発生検知レベルV1を越
えていた場合には、選択セルと異なるページに存在し、
かつ選択セルと同一の副ビット線に接続された非選択セ
ルに対してしきい値電圧の変化を検出して(ステップs
10)、しきい値電圧を復元する。(ステップ11、1
2)。さらに、選択セルと同一のページに対して、しき
い値電圧を検証する(ステップ4)。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置、およびプログラム方法に関し、特に、電気的に書込
および消去が可能な不揮発性メモリを有する半導体集積
回路装置、およびそのプログラム方法に関する。
置、およびプログラム方法に関し、特に、電気的に書込
および消去が可能な不揮発性メモリを有する半導体集積
回路装置、およびそのプログラム方法に関する。
【0002】
【従来の技術】従来より、不揮発性半導体記憶装置の1
つとして、電気的に書込および消去が可能なフラッシュ
メモリがある。以下、不揮発性半導体記憶装置の一例と
して、DINOR(DIvided bit-line NOR)型のフラッ
シュメモリについて説明する。
つとして、電気的に書込および消去が可能なフラッシュ
メモリがある。以下、不揮発性半導体記憶装置の一例と
して、DINOR(DIvided bit-line NOR)型のフラッ
シュメモリについて説明する。
【0003】図9は、従来のフラッシュメモリに含まれ
るメモリブロックの基本構成を示す回路図である。フラ
ッシュメモリは、図示しないが、図9に示すメモリブロ
ック(以下、メモリブロック#1と記す)の他に、メモ
リブロック#1と同じ構成である複数のメモリブロック
#2〜#nを含む構成であってもよい。
るメモリブロックの基本構成を示す回路図である。フラ
ッシュメモリは、図示しないが、図9に示すメモリブロ
ック(以下、メモリブロック#1と記す)の他に、メモ
リブロック#1と同じ構成である複数のメモリブロック
#2〜#nを含む構成であってもよい。
【0004】図9に示すメモリブロック#1は、複数の
メモリセルMを含む。複数のメモリセルMは、セレクト
ゲート部SG(SG1、…、SG4)により複数のグル
ープに分割されている。
メモリセルMを含む。複数のメモリセルMは、セレクト
ゲート部SG(SG1、…、SG4)により複数のグル
ープに分割されている。
【0005】セレクトゲート部SGによってグループ化
された複数のメモリセルMの構成について説明する。
された複数のメモリセルMの構成について説明する。
【0006】複数のメモリセルMは、マトリックス状に
配置される。行方向に並ぶ複数のメモリセルは、それぞ
れ対応するワード線WL(WL1、…、WLm)に接続
され、さらに列方向に並ぶ複数のメモリセルは、それぞ
れ対応する副ビット線SBL(SBL1、…、SBL
n)に接続されている。各副ビット線SBLは、それぞ
れセレクトゲート部SG1を構成するトランジスタT0
を介して、主ビット線MBL(MBL1、…、MBL
n)に接続されている。
配置される。行方向に並ぶ複数のメモリセルは、それぞ
れ対応するワード線WL(WL1、…、WLm)に接続
され、さらに列方向に並ぶ複数のメモリセルは、それぞ
れ対応する副ビット線SBL(SBL1、…、SBL
n)に接続されている。各副ビット線SBLは、それぞ
れセレクトゲート部SG1を構成するトランジスタT0
を介して、主ビット線MBL(MBL1、…、MBL
n)に接続されている。
【0007】セレクトゲート部SG1によってグループ
化されたメモリセルMと、セレクトゲート部SG2、S
G3、またはSG4によってグループ化されたメモリセ
ルMとの関係を説明する。
化されたメモリセルMと、セレクトゲート部SG2、S
G3、またはSG4によってグループ化されたメモリセ
ルMとの関係を説明する。
【0008】各グループ間で主ビット線MBLは共通で
ある。さらに、セレクトゲート部SG1によるグループ
と、セレクトゲート部SG2によるグループとでは、ワ
ード線WL(WL1、…、WLm)は共通である(セレ
クトゲート部SG3とセレクトゲート部SG4との間で
も同様である)。これらのワード線WL(WL1、…、
WLm)は、共通のワード線ドライバラインWLD(W
LD1、…、WLDm)に接続されている。
ある。さらに、セレクトゲート部SG1によるグループ
と、セレクトゲート部SG2によるグループとでは、ワ
ード線WL(WL1、…、WLm)は共通である(セレ
クトゲート部SG3とセレクトゲート部SG4との間で
も同様である)。これらのワード線WL(WL1、…、
WLm)は、共通のワード線ドライバラインWLD(W
LD1、…、WLDm)に接続されている。
【0009】以下、簡単のため、セレクトゲート部をS
G、ワード線をWL、主ビット線をMBL、副ビット線
をSBL、およびワード線ドライバラインをWLDと記
す。
G、ワード線をWL、主ビット線をMBL、副ビット線
をSBL、およびワード線ドライバラインをWLDと記
す。
【0010】ワード線ドライバラインWLDのいずれか
一つがHレベルとなることにより、対応するワード線W
Lが選択状態になる。
一つがHレベルとなることにより、対応するワード線W
Lが選択状態になる。
【0011】いずれか一つのセレクトゲート部SG(S
G1〜SG4)によって選択されたグループ内にあっ
て、ワード線ドライバラインWLDによって選択された
ワード線WL上のメモリセルMの集まりをページと呼
ぶ。
G1〜SG4)によって選択されたグループ内にあっ
て、ワード線ドライバラインWLDによって選択された
ワード線WL上のメモリセルMの集まりをページと呼
ぶ。
【0012】ページを選択し、さらに1つの主ビット線
MBLを選択状態とすることより、書込の対象となるメ
モリセルMが選択される。なお、選択ページに属するメ
モリセルMに対してプログラムを行なうことを、ページ
プログラムと呼ぶ。
MBLを選択状態とすることより、書込の対象となるメ
モリセルMが選択される。なお、選択ページに属するメ
モリセルMに対してプログラムを行なうことを、ページ
プログラムと呼ぶ。
【0013】次に、従来のフラッシュメモリを構成する
メモリセルMへの情報の書込動作について説明する。メ
モリセルMへの書込は、そのしきい値電圧を変化させる
ことにより行なう。
メモリセルMへの情報の書込動作について説明する。メ
モリセルMへの書込は、そのしきい値電圧を変化させる
ことにより行なう。
【0014】図10は、メモリセルMのしきい値電圧の
分布を示す図である。図10に示すメモリセルMにおい
て、しきい値電圧がデプリージョンベリファイ電圧VD
Vからプログラムベリファイ電圧VPVの範囲にある状
態を、プログラム状態もしくはデータ”0”を記憶した
状態と呼ぶ。さらに、しきい値電圧がイレースベリファ
イ電圧VEVよりも高い状態を、イレース状態もしくは
データ”1”を記憶した状態と呼ぶ。なお、しきい値電
圧がデプリージョンベリファイ電圧VDVより低い状態
を、オーバプログラミング状態と呼ぶ(以下、この状態
のメモリセルMをオーバビットセルOPbitと称
す)。
分布を示す図である。図10に示すメモリセルMにおい
て、しきい値電圧がデプリージョンベリファイ電圧VD
Vからプログラムベリファイ電圧VPVの範囲にある状
態を、プログラム状態もしくはデータ”0”を記憶した
状態と呼ぶ。さらに、しきい値電圧がイレースベリファ
イ電圧VEVよりも高い状態を、イレース状態もしくは
データ”1”を記憶した状態と呼ぶ。なお、しきい値電
圧がデプリージョンベリファイ電圧VDVより低い状態
を、オーバプログラミング状態と呼ぶ(以下、この状態
のメモリセルMをオーバビットセルOPbitと称
す)。
【0015】メモリセルMをプログラム状態にする場合
は、しきい値電圧をVDV電圧〜VPV電圧の間にくる
ように制御し、メモリセルMをイレース状態態にする場
合は、しきい値電圧をVEV電圧より高くするように制
御する。
は、しきい値電圧をVDV電圧〜VPV電圧の間にくる
ように制御し、メモリセルMをイレース状態態にする場
合は、しきい値電圧をVEV電圧より高くするように制
御する。
【0016】以下、簡単のため、プログラムを行なうた
めに選択されたメモリセルMを選択セルM0とよび、そ
れ以外のメモリセルMを非選択セルM1と呼び。
めに選択されたメモリセルMを選択セルM0とよび、そ
れ以外のメモリセルMを非選択セルM1と呼び。
【0017】次に、選択セルM0についてのプログラム
方法、およびプログラムによって発生するディスターブ
について説明する。
方法、およびプログラムによって発生するディスターブ
について説明する。
【0018】図11は、選択セルM0の断面図とプログ
ラム時に印加される電圧印加条件とを表わす図である。
なお、非選択セルM1の基本構成について述べないが、
電圧印加条件を除き、その構成は選択セルM0と同じで
ある。
ラム時に印加される電圧印加条件とを表わす図である。
なお、非選択セルM1の基本構成について述べないが、
電圧印加条件を除き、その構成は選択セルM0と同じで
ある。
【0019】図11に示すように選択セルM0は、コン
トロールゲート電極層90、フローティングゲート層9
1、ドレイン領域92、およびソース領域93を含む。
ドレイン領域92およびソース領域93は、基板94上
に所定の間隔を隔てて形成されている。コントロールゲ
ート電極層90は、行方向にワード線WLと接続され
る。ドレイン領域92は、セレクトゲート部SGを介し
て、主ビット線MBLと接続される。さらに、ソース領
域93は、ソース線SLと接続される。
トロールゲート電極層90、フローティングゲート層9
1、ドレイン領域92、およびソース領域93を含む。
ドレイン領域92およびソース領域93は、基板94上
に所定の間隔を隔てて形成されている。コントロールゲ
ート電極層90は、行方向にワード線WLと接続され
る。ドレイン領域92は、セレクトゲート部SGを介し
て、主ビット線MBLと接続される。さらに、ソース領
域93は、ソース線SLと接続される。
【0020】プログラム時には、選択セルM0が接続さ
れるワード線WLを介して、コントロールゲート電極9
0に負の高電圧が印加される。またドレイン領域92に
は、セレクトゲート部SGを通じて、主ビット線MBL
から正の高電圧が印加される。なお、ソース領域93
は、フローティング状態にある。これにより、フローテ
ィングゲート電極層91に存在する電子が、トンネル現
象によりドレイン領域92に引抜かれる。この結果、し
きい値電圧の低い状態(データ”0”)になる。
れるワード線WLを介して、コントロールゲート電極9
0に負の高電圧が印加される。またドレイン領域92に
は、セレクトゲート部SGを通じて、主ビット線MBL
から正の高電圧が印加される。なお、ソース領域93
は、フローティング状態にある。これにより、フローテ
ィングゲート電極層91に存在する電子が、トンネル現
象によりドレイン領域92に引抜かれる。この結果、し
きい値電圧の低い状態(データ”0”)になる。
【0021】ところで、選択セルM0に電圧を印加した
場合、非選択セルM1に記憶されたデータがディスター
ブを受けることが知られている。ここで、ディスターブ
とは、選択セルM0への書込、消去または読出中に非選
択セルM1に印加される電圧が変動し、非選択セルM1
のしきい値電圧が変化することを意味する。
場合、非選択セルM1に記憶されたデータがディスター
ブを受けることが知られている。ここで、ディスターブ
とは、選択セルM0への書込、消去または読出中に非選
択セルM1に印加される電圧が変動し、非選択セルM1
のしきい値電圧が変化することを意味する。
【0022】次に、非選択セルM1で起こるゲートディ
スターブについて説明する。図12に、選択セルM0と
同一ワード線WLに接続される非選択セルM1(デー
タ”1”)に印加される電圧印加条件を示す。図12に
示すように非選択セルM1のドレイン領域92およびソ
ース領域93は、フローティング状態にある。また、コ
ントロールゲート電極層90は、選択セルM0と同様、
ワード線WLを介して負の高電圧が印加される。
スターブについて説明する。図12に、選択セルM0と
同一ワード線WLに接続される非選択セルM1(デー
タ”1”)に印加される電圧印加条件を示す。図12に
示すように非選択セルM1のドレイン領域92およびソ
ース領域93は、フローティング状態にある。また、コ
ントロールゲート電極層90は、選択セルM0と同様、
ワード線WLを介して負の高電圧が印加される。
【0023】この電圧印加条件のもとでは、非選択セル
M1のフローティングゲート電極層91から、電子が基
板94側に抜ける可能性がある。これは、非選択セルM
1が、しきい値電圧の高い状態(データ”1”)からし
きい値電圧の低い状態に移行することを意味する。この
ような電圧印加条件のもとで非選択セルM1が受けるデ
ィスターブを、特に、ゲートディスターブという。
M1のフローティングゲート電極層91から、電子が基
板94側に抜ける可能性がある。これは、非選択セルM
1が、しきい値電圧の高い状態(データ”1”)からし
きい値電圧の低い状態に移行することを意味する。この
ような電圧印加条件のもとで非選択セルM1が受けるデ
ィスターブを、特に、ゲートディスターブという。
【0024】このように、電気的に書込み、消去を行な
うメモリセルMにおいては、非選択セルM1において発
生するディスターブ問題を解決することが信頼性確保の
上で重要になる。
うメモリセルMにおいては、非選択セルM1において発
生するディスターブ問題を解決することが信頼性確保の
上で重要になる。
【0025】ところで、従来のフラッシュメモリにおい
ては、ゲートディスターブによってソース電位VSが上
昇し、さらにゲートディスターブ耐性が悪化するといっ
た問題があった。
ては、ゲートディスターブによってソース電位VSが上
昇し、さらにゲートディスターブ耐性が悪化するといっ
た問題があった。
【0026】以下、ソース電位VSとゲートディスター
ブ耐性との関係を説明する。図13は、ページプログラ
ム時の選択セルM0のドレイン電圧VDの経時変化を示
す図であり、図14は、ソース電位VSの経時変化を示
す図である。
ブ耐性との関係を説明する。図13は、ページプログラ
ム時の選択セルM0のドレイン電圧VDの経時変化を示
す図であり、図14は、ソース電位VSの経時変化を示
す図である。
【0027】図13〜図14に示すように、プログラム
パルスを印加する毎(時刻T1〜時刻T6)に、ドレイ
ン電位VDの変化とともにソース電位VSは上昇する。
パルスを印加する毎(時刻T1〜時刻T6)に、ドレイ
ン電位VDの変化とともにソース電位VSは上昇する。
【0028】ソース電位VSが上昇した場合、コントロ
ールゲート電極層90、ソース領域93間(図12)の
電界が高まる。この結果、ゲートディスターブが加速さ
れる可能性が高くなる。
ールゲート電極層90、ソース領域93間(図12)の
電界が高まる。この結果、ゲートディスターブが加速さ
れる可能性が高くなる。
【0029】図15は、オーバビットセルOPbitが
発生した場合のソース電位VSの経時変化を示す図であ
る。図15に示すように、ソース電位VSが上昇して
(時刻T1〜時刻T3)、オーバビットセルOPbit
が発生した(時刻T4)場合、さらに、プログラムパル
スを印加すると、オーバビットセルOPbitを介して
流れるリーク電流により、ソース電位VSが、ゲートデ
ィスターブ耐性の許容範囲上限Vdg. maxを越えて
しまう(時刻T5〜時刻T6)という問題が発生する。
発生した場合のソース電位VSの経時変化を示す図であ
る。図15に示すように、ソース電位VSが上昇して
(時刻T1〜時刻T3)、オーバビットセルOPbit
が発生した(時刻T4)場合、さらに、プログラムパル
スを印加すると、オーバビットセルOPbitを介して
流れるリーク電流により、ソース電位VSが、ゲートデ
ィスターブ耐性の許容範囲上限Vdg. maxを越えて
しまう(時刻T5〜時刻T6)という問題が発生する。
【0030】そこで、この問題を解決するために、ソー
ス電位VSがあるレベルを超えたときに、ソース電位V
Sをクランプすることが考えられる。しかしながら、ソ
ース電位VSをクランプする手法のみでは、下記に示す
問題が存在する。
ス電位VSがあるレベルを超えたときに、ソース電位V
Sをクランプすることが考えられる。しかしながら、ソ
ース電位VSをクランプする手法のみでは、下記に示す
問題が存在する。
【0031】すなわち、ソース電位VSをクランプすれ
ば、ソース電位VSはゲートディスターブ耐性の許容範
囲上限Vdg.maxを超えない。しかしながら、図1
6に示すように、オーバビットセルOPbitが存在す
る副ビット線SBLに接続される選択セルM0がプログ
ラムを完了するまで、ソース線SLに、クランプレベル
Vclampの電圧が印加し続けられる(時刻T4〜時
刻T6)ことになる。これは、ゲートディスターブスト
レス増大の要因となり、ゲートディスターブ耐性を悪化
させる可能性がある。
ば、ソース電位VSはゲートディスターブ耐性の許容範
囲上限Vdg.maxを超えない。しかしながら、図1
6に示すように、オーバビットセルOPbitが存在す
る副ビット線SBLに接続される選択セルM0がプログ
ラムを完了するまで、ソース線SLに、クランプレベル
Vclampの電圧が印加し続けられる(時刻T4〜時
刻T6)ことになる。これは、ゲートディスターブスト
レス増大の要因となり、ゲートディスターブ耐性を悪化
させる可能性がある。
【0032】これを防ぐ手段としては、クランプ電位V
clampを低く設定することが考えられる。しかし、
クランプ電位Vclampを低く設定すると、選択セル
M0のドレイン領域92(図11)に高電圧を印加して
いる回路に流れる負荷電流が増大するため、所望の高電
圧を発生できなくなるという問題が生じる。
clampを低く設定することが考えられる。しかし、
クランプ電位Vclampを低く設定すると、選択セル
M0のドレイン領域92(図11)に高電圧を印加して
いる回路に流れる負荷電流が増大するため、所望の高電
圧を発生できなくなるという問題が生じる。
【0033】また、従来のプログラムシーケンスP1に
おいは、発生したオーバビットセルOPbitに対して
消し戻し作業を施し、しきい値の復元作業を行なうこと
により、ゲートディスターブ耐性の悪化を防いでいる。
しかしながら、従来のプログラムシーケンスP1では、
下記に示す問題が存在する。
おいは、発生したオーバビットセルOPbitに対して
消し戻し作業を施し、しきい値の復元作業を行なうこと
により、ゲートディスターブ耐性の悪化を防いでいる。
しかしながら、従来のプログラムシーケンスP1では、
下記に示す問題が存在する。
【0034】従来のプログラムシーケンスP1(ページ
プログラムの場合)について説明する。
プログラムの場合)について説明する。
【0035】図17は、従来のプログラムシーケンスP
1を説明するためのフローチャートである。図17に示
すプログラムシーケンスP1は、シーケンス1(ステッ
プS1〜S3)、シーケンス2(ステップS4〜S6)
から構成される。
1を説明するためのフローチャートである。図17に示
すプログラムシーケンスP1は、シーケンス1(ステッ
プS1〜S3)、シーケンス2(ステップS4〜S6)
から構成される。
【0036】ステップS1では、選択セルM0にプログ
ラムパルスを印加する前に、プログラムベリファイを実
施する。ステップS2では、選択セルM0にプログラム
パルスを印加する。ステップS3では、選択セルM0に
対してプログラムベリファイを実施する。シーケンス1
を、選択ページの全てのメモリセルMに対して行なう。
ラムパルスを印加する前に、プログラムベリファイを実
施する。ステップS2では、選択セルM0にプログラム
パルスを印加する。ステップS3では、選択セルM0に
対してプログラムベリファイを実施する。シーケンス1
を、選択ページの全てのメモリセルMに対して行なう。
【0037】ステップS4では、選択ページについての
みデプリージョンベリファイを行ない、オーバプログラ
ム状態になっているオーバビットセルOPbitが検知
される。オーバビットセルOPbitが存在しない場合
には、選択ページのプログラムは終了する。
みデプリージョンベリファイを行ない、オーバプログラ
ム状態になっているオーバビットセルOPbitが検知
される。オーバビットセルOPbitが存在しない場合
には、選択ページのプログラムは終了する。
【0038】オーバビットセルOPbitが存在した場
合には、ステップS5においてオーバビットセルOPb
itに対して消戻作業を行なう。具体的には、オーバビ
ットセルOPbitに対してチャネルホットエレクトロ
ン注入を行なう。これにより、しきい値電圧をデプリー
ジョンベリファイ電圧VDVよりも高い状態にする。そ
してステップS6において、シーケンス1を実施し、し
きい値電圧をプログラムベリファイ電圧VPVよりも低
くする。
合には、ステップS5においてオーバビットセルOPb
itに対して消戻作業を行なう。具体的には、オーバビ
ットセルOPbitに対してチャネルホットエレクトロ
ン注入を行なう。これにより、しきい値電圧をデプリー
ジョンベリファイ電圧VDVよりも高い状態にする。そ
してステップS6において、シーケンス1を実施し、し
きい値電圧をプログラムベリファイ電圧VPVよりも低
くする。
【0039】
【発明が解決しようとする課題】しかしながら、前述し
たDINOR型の従来のフラッシュメモリにおいては、
ゲートディスターブは、選択ページに存在する非選択セ
ルM1のみならず異なるグループにおける同一ワード線
WLに接続される非選択セルM1で発生しうる。
たDINOR型の従来のフラッシュメモリにおいては、
ゲートディスターブは、選択ページに存在する非選択セ
ルM1のみならず異なるグループにおける同一ワード線
WLに接続される非選択セルM1で発生しうる。
【0040】したがって、従来のフラッシュメモリに対
して、従来のプログラムシーケンスを行なうと、選択ペ
ージ以外のページに存在するオーバビットセルOPbi
tが放置されたままになり、ゲートディスターブ耐性を
悪化させる可能性がある。
して、従来のプログラムシーケンスを行なうと、選択ペ
ージ以外のページに存在するオーバビットセルOPbi
tが放置されたままになり、ゲートディスターブ耐性を
悪化させる可能性がある。
【0041】そこで、本発明の目的は、上記に示した問
題を解決するためになされたものであり、ゲートディス
ターブ耐性の向上を可能とする半導体集積回路装置を提
供することにある。
題を解決するためになされたものであり、ゲートディス
ターブ耐性の向上を可能とする半導体集積回路装置を提
供することにある。
【0042】さらに、本発明のその他の目的は、ゲート
ディスターブ耐性の向上を可能とするプログラム手法を
提供することである。
ディスターブ耐性の向上を可能とするプログラム手法を
提供することである。
【0043】
【課題を解決するための手段】請求項1に係るプログラ
ム方法は、電気的に書込、読出および消去が可能な不揮
発性半導体メモリを含む半導体集積回路装置において、
不揮発性半導体メモリに書込を行なうためのプログラム
方法であって、不揮発性半導体メモリを構成する複数の
メモリセルのうち、いずれか一つのメモリセルを選択状
態にして、プログラムパルスを印加する印加ステップ
と、選択状態のメモリセルへのプログラムパルスの印加
時に、選択状態のメモリセルに接続されるソース線の電
位の変化を検知して、ソース線の電位をクランプするク
ランプステップと、クランプステップにおける検知結果
に基づき、選択状態のメモリセルと同一の副ビット線に
接続される非選択状態のメモリセルのしきい値電圧を復
元する復元ステップとを備える。
ム方法は、電気的に書込、読出および消去が可能な不揮
発性半導体メモリを含む半導体集積回路装置において、
不揮発性半導体メモリに書込を行なうためのプログラム
方法であって、不揮発性半導体メモリを構成する複数の
メモリセルのうち、いずれか一つのメモリセルを選択状
態にして、プログラムパルスを印加する印加ステップ
と、選択状態のメモリセルへのプログラムパルスの印加
時に、選択状態のメモリセルに接続されるソース線の電
位の変化を検知して、ソース線の電位をクランプするク
ランプステップと、クランプステップにおける検知結果
に基づき、選択状態のメモリセルと同一の副ビット線に
接続される非選択状態のメモリセルのしきい値電圧を復
元する復元ステップとを備える。
【0044】請求項2に係るプログラム方法は、請求項
1に係るプログラム方法であって、クランプステップ
は、オーバビットの発生を検知するための基準電圧を発
生する基準電圧発生ステップと、選択状態のメモリセル
に接続されるソース線の電位と、基準電圧の電位とを比
較して制御信号を出力する比較ステップと、所定のクラ
ンプ電圧を発生する電圧供給ステップと、比較ステップ
の結果に従い、選択状態のメモリセルに接続される前記
ソース線に、所定のクランプ電圧を供給する供給ステッ
プとを備え、さらに、選択状態のメモリセルへのプログ
ラムパルスの印加後であって、次のプログラムパルスの
印加前に、比較ステップから出力される制御信号に基づ
き、非選択状態のメモリセルのしきい値電圧の変化を検
出する検出ステップと、検出ステップの検出結果に基づ
き、復元ステップを動作させる制御ステップとを備え
る。
1に係るプログラム方法であって、クランプステップ
は、オーバビットの発生を検知するための基準電圧を発
生する基準電圧発生ステップと、選択状態のメモリセル
に接続されるソース線の電位と、基準電圧の電位とを比
較して制御信号を出力する比較ステップと、所定のクラ
ンプ電圧を発生する電圧供給ステップと、比較ステップ
の結果に従い、選択状態のメモリセルに接続される前記
ソース線に、所定のクランプ電圧を供給する供給ステッ
プとを備え、さらに、選択状態のメモリセルへのプログ
ラムパルスの印加後であって、次のプログラムパルスの
印加前に、比較ステップから出力される制御信号に基づ
き、非選択状態のメモリセルのしきい値電圧の変化を検
出する検出ステップと、検出ステップの検出結果に基づ
き、復元ステップを動作させる制御ステップとを備え
る。
【0045】請求項3に係るプログラム方法は、請求項
2に係るプログラム方法であって、不揮発性半導体メモ
リは、複数のメモリセルがページ単位でグループ分割さ
れたDINOR型のフラッシュメモリであって、選択状
態のメモリセルと、非選択状態のメモリセルとは、異な
るページに存在し、さらに、いずれか1つのページを選
択して、選択されたぺージに存在する複数のメモリセル
のそれぞれへのプログラムパルスの印加毎に、クランプ
ステップと、復元ステップとを実施するよう制御するペ
ージ制御ステップを備える。
2に係るプログラム方法であって、不揮発性半導体メモ
リは、複数のメモリセルがページ単位でグループ分割さ
れたDINOR型のフラッシュメモリであって、選択状
態のメモリセルと、非選択状態のメモリセルとは、異な
るページに存在し、さらに、いずれか1つのページを選
択して、選択されたぺージに存在する複数のメモリセル
のそれぞれへのプログラムパルスの印加毎に、クランプ
ステップと、復元ステップとを実施するよう制御するペ
ージ制御ステップを備える。
【0046】請求項4に係る半導体集積回路装置は、電
気的に書込、読出および消去が可能な不揮発性半導体メ
モリを含む半導体集積回路装置であって、不揮発性半導
体メモリを構成する複数のメモリセルのうち、いずれか
1つのメモリセルを選択状態にするデコード回路と、デ
コード回路に従い、選択状態のメモリセルに書込を行な
う書込手段と、複数のメモリセルに接続される複数のソ
ース線と、選択状態のメモリセルへの書込時に、選択状
態のメモリセルに接続されるソース線の電位の変化を検
知して、ソース線の電位をクランプするクランプ手段
と、クランプ手段における検知結果に従い、選択状態の
メモリセルと同一の副ビット線に接続される非選択状態
のメモリセルのしきい値を復元する復元手段とを含む。
気的に書込、読出および消去が可能な不揮発性半導体メ
モリを含む半導体集積回路装置であって、不揮発性半導
体メモリを構成する複数のメモリセルのうち、いずれか
1つのメモリセルを選択状態にするデコード回路と、デ
コード回路に従い、選択状態のメモリセルに書込を行な
う書込手段と、複数のメモリセルに接続される複数のソ
ース線と、選択状態のメモリセルへの書込時に、選択状
態のメモリセルに接続されるソース線の電位の変化を検
知して、ソース線の電位をクランプするクランプ手段
と、クランプ手段における検知結果に従い、選択状態の
メモリセルと同一の副ビット線に接続される非選択状態
のメモリセルのしきい値を復元する復元手段とを含む。
【0047】請求項5に係る半導体集積回路装置は、請
求項4に係る半導体集積回路装置であって、クランプ手
段は、オーバビットの発生を検知するための基準電圧を
発生する基準電圧発生手段と、選択状態のメモリセルに
接続されるソース線の電位と、基準電圧発生手段から出
力される基準電圧の電位とを比較して制御信号を出力す
る比較手段と、所定のクランプ電圧を発生する電圧供給
手段と、制御信号に従い、選択状態のメモリセルに接続
されるソース線と、電圧供給手段とを電気的に接続する
スイッチ手段とを備え、さらに、選択状態のメモリセル
への書込後であって、次の書込前に、比較手段から出力
される制御信号に基づき、非選択状態のメモリセルのし
きい値電圧の変化を検出する検出手段と、検出手段の検
出結果に基づき、復元手段を動作させる制御手段を備え
る。
求項4に係る半導体集積回路装置であって、クランプ手
段は、オーバビットの発生を検知するための基準電圧を
発生する基準電圧発生手段と、選択状態のメモリセルに
接続されるソース線の電位と、基準電圧発生手段から出
力される基準電圧の電位とを比較して制御信号を出力す
る比較手段と、所定のクランプ電圧を発生する電圧供給
手段と、制御信号に従い、選択状態のメモリセルに接続
されるソース線と、電圧供給手段とを電気的に接続する
スイッチ手段とを備え、さらに、選択状態のメモリセル
への書込後であって、次の書込前に、比較手段から出力
される制御信号に基づき、非選択状態のメモリセルのし
きい値電圧の変化を検出する検出手段と、検出手段の検
出結果に基づき、復元手段を動作させる制御手段を備え
る。
【0048】請求項6に係る半導体集積回路装置は、請
求項5に係る半導体集積回路装置であって、電圧供給手
段は、P型基板がスイッチ手段と接続され、N型基板が
接地電位に接続される第1のPNダイオードを含む。
求項5に係る半導体集積回路装置であって、電圧供給手
段は、P型基板がスイッチ手段と接続され、N型基板が
接地電位に接続される第1のPNダイオードを含む。
【0049】請求項7に係る半導体集積回路装置は、請
求項5に係る半導体集積回路装置であって、電圧供給手
段は、P型基板がスイッチ手段と接続され、N型基板が
正の第1の電源電位に接続される第2のPNダイオード
を含む。
求項5に係る半導体集積回路装置であって、電圧供給手
段は、P型基板がスイッチ手段と接続され、N型基板が
正の第1の電源電位に接続される第2のPNダイオード
を含む。
【0050】請求項8に係る半導体集積回路装置は、請
求項5に係る半導体集積回路装置であって、電圧供給手
段は、スイッチ手段と接地電位との間に接続され、ゲー
ト電極が接地電位に接続され、かつ基板が正の第2の電
源電圧に接続されるPMOSトランジスタを含む。
求項5に係る半導体集積回路装置であって、電圧供給手
段は、スイッチ手段と接地電位との間に接続され、ゲー
ト電極が接地電位に接続され、かつ基板が正の第2の電
源電圧に接続されるPMOSトランジスタを含む。
【0051】請求項9に係る半導体集積回路装置は、請
求項5に係る半導体集積回路装置であって、電圧供給手
段は、スイッチ手段と接地電位との間にダイオード接続
され、かつ基板が接地電位に接続される第1のNMOS
トランジスタを含む。
求項5に係る半導体集積回路装置であって、電圧供給手
段は、スイッチ手段と接地電位との間にダイオード接続
され、かつ基板が接地電位に接続される第1のNMOS
トランジスタを含む。
【0052】請求項10に係る半導体集積回路装置は、
請求項5に係る半導体集積回路装置であって、電圧供給
手段は、スイッチ手段と接地電位との間にダイオード接
続され、かつ基板が負の第3の電源電圧に接続される第
2のNMOSトランジスタを含む。
請求項5に係る半導体集積回路装置であって、電圧供給
手段は、スイッチ手段と接地電位との間にダイオード接
続され、かつ基板が負の第3の電源電圧に接続される第
2のNMOSトランジスタを含む。
【0053】請求項11に係る半導体集積回路装置は、
請求項6〜10のいずれかに係る半導体集積回路装置で
あって、不揮発性半導体メモリは、複数のメモリセルが
ページ単位でグループ分割されたDINOR型のフラッ
シュメモリであって、選択状態のメモリセルと、非選択
状態のメモリセルとは、異なるページに存在し、さら
に、いずれか1つのページを選択して、選択されたぺー
ジに存在する複数のメモリセルのそれぞれへのプログラ
ムパルスの印加毎に、クランプ手段と、復元手段とを実
施するよう制御するページ制御手段を備える。
請求項6〜10のいずれかに係る半導体集積回路装置で
あって、不揮発性半導体メモリは、複数のメモリセルが
ページ単位でグループ分割されたDINOR型のフラッ
シュメモリであって、選択状態のメモリセルと、非選択
状態のメモリセルとは、異なるページに存在し、さら
に、いずれか1つのページを選択して、選択されたぺー
ジに存在する複数のメモリセルのそれぞれへのプログラ
ムパルスの印加毎に、クランプ手段と、復元手段とを実
施するよう制御するページ制御手段を備える。
【0054】
【発明の実施の形態】以下、本発明の実施の形態を図を
用いて説明する。なお、同じ構成要素には、同じ符号、
記号を付し、その説明は繰返さない。
用いて説明する。なお、同じ構成要素には、同じ符号、
記号を付し、その説明は繰返さない。
【0055】[実施の形態1]図1は、本発明の実施の
形態1における半導体記集積回路装置100の構成を概
略的に示すブロック図である。
形態1における半導体記集積回路装置100の構成を概
略的に示すブロック図である。
【0056】以下、本発明の実施の形態1の半導体集積
回路装置100について説明する。本発明の実施の形態
1の半導体集積回路装置100は、メモリブロック#1
〜#n、およびソース電位クランプ回路1を備える。メ
モリブロック#1〜#nは、不揮発性の半導体メモリで
あって、その構成は図9に示す従来のフラッシュメモリ
で説明したとおりである。
回路装置100について説明する。本発明の実施の形態
1の半導体集積回路装置100は、メモリブロック#1
〜#n、およびソース電位クランプ回路1を備える。メ
モリブロック#1〜#nは、不揮発性の半導体メモリで
あって、その構成は図9に示す従来のフラッシュメモリ
で説明したとおりである。
【0057】ソース電位クランプ回路1は、各メモリブ
ロック#1〜#nのソース線SL(図においては、SL
1、…、SLn)に接続される。ソース電位クランプ回
路1は、プログラム時に、選択セルM0に接続されるソ
ース線SLのソース電位VSの変化を検知する。検知し
た結果として、制御信号CNTが出力される。
ロック#1〜#nのソース線SL(図においては、SL
1、…、SLn)に接続される。ソース電位クランプ回
路1は、プログラム時に、選択セルM0に接続されるソ
ース線SLのソース電位VSの変化を検知する。検知し
た結果として、制御信号CNTが出力される。
【0058】半導体集積回路装置100はさらに、コマ
ンドポート50、CPU51、ROM52、周辺回路5
3およびレジスタ群54を備える。
ンドポート50、CPU51、ROM52、周辺回路5
3およびレジスタ群54を備える。
【0059】コマンドポート50は、外部から入力した
コマンドをデコードする。CPU51は、デコードされ
たコマンドに従い、ROM52のデータを読出し、レジ
スタ群54にセットする。
コマンドをデコードする。CPU51は、デコードされ
たコマンドに従い、ROM52のデータを読出し、レジ
スタ群54にセットする。
【0060】周辺回路53は、後述するレジスタ群54
にセットされた値に基づき、その状態を変化させる。書
込、読出、または消去動作時には、周辺回路53の状態
に応じて、メモリブロック#1〜#nの中から対象とな
るメモリセルMが1つ選択される。
にセットされた値に基づき、その状態を変化させる。書
込、読出、または消去動作時には、周辺回路53の状態
に応じて、メモリブロック#1〜#nの中から対象とな
るメモリセルMが1つ選択される。
【0061】ROM52には、従来のプログラムシーケ
ンスP1を実現するためのシーケンス1、2、および本
発明の実施の形態1におけるプログラムシーケンスP0
を実施するためのシーケンス0に関する手順が格納され
ている。
ンスP1を実現するためのシーケンス1、2、および本
発明の実施の形態1におけるプログラムシーケンスP0
を実施するためのシーケンス0に関する手順が格納され
ている。
【0062】外部からメモリセルMのプログラムを指示
するコマンドが入力されると、コマンドポート50によ
ってデコードされ、CPU51は、シーケンス1を読出
す。周辺回路53の状態に応じて、メモリブロック#1
〜#nの中から対象となるメモリセルMが1つ選択され
る。そして、選択セルM0にプログラムパルスが印加さ
れる。
するコマンドが入力されると、コマンドポート50によ
ってデコードされ、CPU51は、シーケンス1を読出
す。周辺回路53の状態に応じて、メモリブロック#1
〜#nの中から対象となるメモリセルMが1つ選択され
る。そして、選択セルM0にプログラムパルスが印加さ
れる。
【0063】CPU51は、ソース電位クランプ回路1
から出力されるHレベルの制御信号CNTを受けると、
従来のシーケンス1を中断し、本発明の実施の形態1の
シーケンス0を実施するための手順を読出す。これによ
り、選択セルM0と同一副ビット線SBLに接続される
非選択セルに対して、後述するシーケンス0が実施され
る。さらに、シーケンス1に復帰し、シーケンス1終了
後には、従来のシーケンス2が実施される。
から出力されるHレベルの制御信号CNTを受けると、
従来のシーケンス1を中断し、本発明の実施の形態1の
シーケンス0を実施するための手順を読出す。これによ
り、選択セルM0と同一副ビット線SBLに接続される
非選択セルに対して、後述するシーケンス0が実施され
る。さらに、シーケンス1に復帰し、シーケンス1終了
後には、従来のシーケンス2が実施される。
【0064】次に、本発明の実施の形態1におけるソー
ス電位クランプ回路1について説明する。
ス電位クランプ回路1について説明する。
【0065】図2は、本発明の実施の形態1におけるソ
ース電位クランプ回路1の基本構成を示す図である。図
に示す記号SL1〜SLnは、各メモリブロック#1〜
#nにおけるソース線SLを示す。
ース電位クランプ回路1の基本構成を示す図である。図
に示す記号SL1〜SLnは、各メモリブロック#1〜
#nにおけるソース線SLを示す。
【0066】ソース電位クランプ回路1は、プログラム
時にソース電位VSの変化を検知し、ソース電位VSを
クランプする。また、検出結果は、CPU51(図1)
に送られる。
時にソース電位VSの変化を検知し、ソース電位VSを
クランプする。また、検出結果は、CPU51(図1)
に送られる。
【0067】図2を参照して、ソース電位クランプ回路
1は、セレクタ11、基準電圧発生回路12、コンパレ
ータ13、NMOSトランジスタNT1、およびPNダ
イオード14を備える。
1は、セレクタ11、基準電圧発生回路12、コンパレ
ータ13、NMOSトランジスタNT1、およびPNダ
イオード14を備える。
【0068】セレクタ11は、プログラム対象とされる
1つのメモリブロック#1〜#nに対応するソース線S
LをノードN1と接続する。コンパレータ13は、ノー
ドN1の電位と基準電圧発生回路12の出力とを比較す
る。比較結果として、コンパレータ13から、制御信号
CNTが出力される。NMOSトランジスタNT1は、
セレクタ11の出力と、後述するPNダイオード14の
P型基板との間に接続され、さらにゲート電極にコンパ
レータ13の出力である制御信号CNTを受ける。NM
OSトランジスタNT1の基板は、接地電位VSSと接
続される。NMOSトランジスタNT1は、コンパレー
タ13の出力である制御信号CNTに従って導通する。
PNダイオード14のN型基板は、接地電位VSSと接
続される。PNダイオード14の拡散電位をVdと記
す。
1つのメモリブロック#1〜#nに対応するソース線S
LをノードN1と接続する。コンパレータ13は、ノー
ドN1の電位と基準電圧発生回路12の出力とを比較す
る。比較結果として、コンパレータ13から、制御信号
CNTが出力される。NMOSトランジスタNT1は、
セレクタ11の出力と、後述するPNダイオード14の
P型基板との間に接続され、さらにゲート電極にコンパ
レータ13の出力である制御信号CNTを受ける。NM
OSトランジスタNT1の基板は、接地電位VSSと接
続される。NMOSトランジスタNT1は、コンパレー
タ13の出力である制御信号CNTに従って導通する。
PNダイオード14のN型基板は、接地電位VSSと接
続される。PNダイオード14の拡散電位をVdと記
す。
【0069】基準電圧発生回路12は、オーバビットセ
ルOPbitを検出するための基準電圧を発生する。基
準電圧の電位を、以下、オーバビット発生検知レベルV
1と呼ぶ。オーバビット発生検知レベルV1は、オーバ
ビットセルOPbitが存在しない場合のソース電位V
Sよりも高く、ソース電位VSのクランプレベルVcl
ampよりも低く設定する。
ルOPbitを検出するための基準電圧を発生する。基
準電圧の電位を、以下、オーバビット発生検知レベルV
1と呼ぶ。オーバビット発生検知レベルV1は、オーバ
ビットセルOPbitが存在しない場合のソース電位V
Sよりも高く、ソース電位VSのクランプレベルVcl
ampよりも低く設定する。
【0070】次に、本発明の実施の形態1におけるソー
ス電位クランプ回路1の動作について説明する。メモリ
ブロック#1にプログラムパルスが印加されているもの
とする。ソース線SL1のソース電位VSは、プログラ
ムパルスの印加に伴い上昇する。
ス電位クランプ回路1の動作について説明する。メモリ
ブロック#1にプログラムパルスが印加されているもの
とする。ソース線SL1のソース電位VSは、プログラ
ムパルスの印加に伴い上昇する。
【0071】セレクタ11は、プログラムパルスが印加
されているメモリブロック#1のソース線SL1をノー
ドN1と接続する。基準電圧発生回路12は、オーバビ
ット発生検知レベルV1の電圧をコンパレータ13に供
給する。コンパレータ13は、ノードN1と接続状態に
あるソース線SL1のソース電圧VSと、オーバビット
発生検知レベルV1とを比較する。
されているメモリブロック#1のソース線SL1をノー
ドN1と接続する。基準電圧発生回路12は、オーバビ
ット発生検知レベルV1の電圧をコンパレータ13に供
給する。コンパレータ13は、ノードN1と接続状態に
あるソース線SL1のソース電圧VSと、オーバビット
発生検知レベルV1とを比較する。
【0072】ソース電位VSが、オーバビット発生検知
レベルV1よりも低い場合について説明する。コンパレ
ータ13は、Lレベルの制御信号CNTを出力する。N
MOSトランジスタNT1は非導通状態であり、ソース
線SL1のソース電位VSは変化しない。
レベルV1よりも低い場合について説明する。コンパレ
ータ13は、Lレベルの制御信号CNTを出力する。N
MOSトランジスタNT1は非導通状態であり、ソース
線SL1のソース電位VSは変化しない。
【0073】次に、ソース電位VSが、オーバービット
発生検知レベルV1よりも高くなった場合について説明
する。コンパレータ13は、Hレベルの制御信号CNT
を出力する。NMOSトランジスタNT1は導通状態に
なる。これにより、ソース線SL1は、PNダイオード
14と接続状態になる。ソース線SL1のソース電位V
Sが、拡散電位Vd以下の場合、ソース電位VSは、保
持される。ソース電位VSが、拡散電位Vdより高くな
ると、ソース線SL1の電位VSは、拡散電位Vdに固
定される。
発生検知レベルV1よりも高くなった場合について説明
する。コンパレータ13は、Hレベルの制御信号CNT
を出力する。NMOSトランジスタNT1は導通状態に
なる。これにより、ソース線SL1は、PNダイオード
14と接続状態になる。ソース線SL1のソース電位V
Sが、拡散電位Vd以下の場合、ソース電位VSは、保
持される。ソース電位VSが、拡散電位Vdより高くな
ると、ソース線SL1の電位VSは、拡散電位Vdに固
定される。
【0074】これにより、ソース線SL1のソース電位
VSの上限は、PNダイオード14の拡散電位Vdレベ
ルに抑えられる。すなわち、PNダイオード14の拡散
電位Vdが、ソース電位VSのクランプレベルVcla
mpとなる。
VSの上限は、PNダイオード14の拡散電位Vdレベ
ルに抑えられる。すなわち、PNダイオード14の拡散
電位Vdが、ソース電位VSのクランプレベルVcla
mpとなる。
【0075】このように構成することにより、ゲートデ
ィスターブの原因となるソース電位VSの上昇を抑える
ことができる。
ィスターブの原因となるソース電位VSの上昇を抑える
ことができる。
【0076】次に、本発明の実施の形態1における選択
ページについてのプログラムシーケンスP0について説
明する。
ページについてのプログラムシーケンスP0について説
明する。
【0077】図3は、本発明の実施の形態1におけるプ
ログラムシーケンスP0を説明するためのフローチャー
トである。
ログラムシーケンスP0を説明するためのフローチャー
トである。
【0078】プログラムシーケンスP0は、従来のシー
ケンス1(ステップS1〜S3)、シーケンス2(ステ
ップS4〜S6)に加えて、さらに非選択ページについ
てのデプリージョンベリファイに関するシーケンス0
(ステップS10〜ステップS12)から構成される。
ケンス1(ステップS1〜S3)、シーケンス2(ステ
ップS4〜S6)に加えて、さらに非選択ページについ
てのデプリージョンベリファイに関するシーケンス0
(ステップS10〜ステップS12)から構成される。
【0079】ソース電位クランプ回路1からLレベルの
制御信号CNTが出力された場合について説明する。こ
の場合は、従来のプログラムシーケンスP1と同様に、
選択ページに存在するメモリセルMに対してシーケンス
1が実施される。
制御信号CNTが出力された場合について説明する。こ
の場合は、従来のプログラムシーケンスP1と同様に、
選択ページに存在するメモリセルMに対してシーケンス
1が実施される。
【0080】プログラムパルス印加時に、ソース電位ク
ランプ回路1からHレベルの制御信号CNTが出力され
た場合について説明する。Hレベルの制御信号CNTを
受けたCPU51(図1)は、シーケンス0を読出す。
これにより、シーケンス1が中断される。
ランプ回路1からHレベルの制御信号CNTが出力され
た場合について説明する。Hレベルの制御信号CNTを
受けたCPU51(図1)は、シーケンス0を読出す。
これにより、シーケンス1が中断される。
【0081】シーケンス0では、選択ビットM0と同一
の副ビット線SBLに接続される非選択ビットM1につ
いて、デプリージョンベリファイが実施される(ステッ
プS10)。
の副ビット線SBLに接続される非選択ビットM1につ
いて、デプリージョンベリファイが実施される(ステッ
プS10)。
【0082】デプリージョンベリファイが合格であった
場合には、中断されていたシーケンス1におけるプログ
ラムベリファイ(ステップS3)に復帰する。また、デ
プリージョンベリファイが不合格であった場合は、消戻
作業を行ない(ステップS11)、シーケンス1を実施
する(ステップS12)。選択ビットM0と同一の副ビ
ット線SBLに存在するオーバビットセルOPbitの
しきい値電圧が、高い状態に復帰する。シーケンス1の
実施後は、プログラムベリファイ(ステップS3)に復
帰する。
場合には、中断されていたシーケンス1におけるプログ
ラムベリファイ(ステップS3)に復帰する。また、デ
プリージョンベリファイが不合格であった場合は、消戻
作業を行ない(ステップS11)、シーケンス1を実施
する(ステップS12)。選択ビットM0と同一の副ビ
ット線SBLに存在するオーバビットセルOPbitの
しきい値電圧が、高い状態に復帰する。シーケンス1の
実施後は、プログラムベリファイ(ステップS3)に復
帰する。
【0083】選択ページに対して、シーケンス1、0が
行なわれる。選択ページに対して、シーケンス1、0が
行なわれた後、シーケンス2において、選択ページに対
するデプリージョンベリファイが行なわれる。
行なわれる。選択ページに対して、シーケンス1、0が
行なわれた後、シーケンス2において、選択ページに対
するデプリージョンベリファイが行なわれる。
【0084】次に、本発明の実施の形態1におけるソー
ス電位VSの変化について説明する。
ス電位VSの変化について説明する。
【0085】図4は、本発明の実施の形態1の半導体集
積回路装置100における選択セルに接続されるソース
電位VSの変化を示すタイミングチャートである。
積回路装置100における選択セルに接続されるソース
電位VSの変化を示すタイミングチャートである。
【0086】時刻T1〜時刻T3では、選択セルM0に
プログラムパルスを印加する毎にソース電位VSが上昇
する。
プログラムパルスを印加する毎にソース電位VSが上昇
する。
【0087】時刻T4で、ソース電位VSは、オーバー
ビット発生検知レベルV1を超える。さらにソース電位
VSは上昇するが、時刻T5において、ソース電位クラ
ンプ回路1により、ソース電位VSはクランプレベルV
clampにクランプされる。
ビット発生検知レベルV1を超える。さらにソース電位
VSは上昇するが、時刻T5において、ソース電位クラ
ンプ回路1により、ソース電位VSはクランプレベルV
clampにクランプされる。
【0088】この時点で、前述したシーケンス0が実施
される。この結果、次のプログラムパルスが印加される
(時刻T6)までに、選択セルM0と同一副ビット線S
BLに接続される非選択セルM1中のオーバビットセル
OPbitのしきい値電圧が、正常な範囲に復帰する。
したがって、時刻T6においては、ソース電位VSは、
オーバビット発生検知レベルV1を下回るレベルとな
る。
される。この結果、次のプログラムパルスが印加される
(時刻T6)までに、選択セルM0と同一副ビット線S
BLに接続される非選択セルM1中のオーバビットセル
OPbitのしきい値電圧が、正常な範囲に復帰する。
したがって、時刻T6においては、ソース電位VSは、
オーバビット発生検知レベルV1を下回るレベルとな
る。
【0089】以上のように構成することにより、プログ
ラム時に、ソース電位VSをクランプすることができ
る。さらにソース電位VSがオーバビット発生検出レベ
ルを越えた場合は、プログラム作業を中断して、選択ペ
ージと同一副ビット線SBLに接続される非選択セルM
1に対して、オーバビットセルOPbitのしきい値電
圧を正常に戻すことができる。これにより、ゲートディ
スターブ耐性を改善することが可能となる。
ラム時に、ソース電位VSをクランプすることができ
る。さらにソース電位VSがオーバビット発生検出レベ
ルを越えた場合は、プログラム作業を中断して、選択ペ
ージと同一副ビット線SBLに接続される非選択セルM
1に対して、オーバビットセルOPbitのしきい値電
圧を正常に戻すことができる。これにより、ゲートディ
スターブ耐性を改善することが可能となる。
【0090】[実施の形態2]図5は、本発明の実施の
形態2におけるソース電位クランプ回路2の基本構成を
示す図である。
形態2におけるソース電位クランプ回路2の基本構成を
示す図である。
【0091】図5を参照して、ソース電位クランプ回路
2は、セレクタ11、基準電圧発生回路12、コンパレ
ータ13、NMOSトランジスタNT1、および、Vn
w制御型PNダイオード15を備える。
2は、セレクタ11、基準電圧発生回路12、コンパレ
ータ13、NMOSトランジスタNT1、および、Vn
w制御型PNダイオード15を備える。
【0092】Vnw制御型PNダイオード15のP型基
板は、NMOSトランジスタNT1と接続され、N型基
板は、電源電位Vnw(>0ボルト)と接続される。
板は、NMOSトランジスタNT1と接続され、N型基
板は、電源電位Vnw(>0ボルト)と接続される。
【0093】これにより、ソース電位VSの上限は、P
Nダイオード15の拡散電位Vdに対して、(Vd+V
nw)レベルに抑えられる。すなわち、PNダイオード
15の拡散電位VdにVnwレベルを加えたレベルが、
ソース電位VSのクランプレベルVclampとなる。
Nダイオード15の拡散電位Vdに対して、(Vd+V
nw)レベルに抑えられる。すなわち、PNダイオード
15の拡散電位VdにVnwレベルを加えたレベルが、
ソース電位VSのクランプレベルVclampとなる。
【0094】このように構成することにより、ゲートデ
ィスターブを加速する原因となるソース電位VSの上昇
を抑えることができる。
ィスターブを加速する原因となるソース電位VSの上昇
を抑えることができる。
【0095】なお、ソース電位クランプ回路2は、実施
の形態1におけるソース電位クランプ回路1と異なり、
Vnwレベルを変化させることによりソース電位クラン
プレベルVclampを変化させることができる。
の形態1におけるソース電位クランプ回路1と異なり、
Vnwレベルを変化させることによりソース電位クラン
プレベルVclampを変化させることができる。
【0096】この結果、PNダイオード15のプロセス
のばらつきに基づく、拡散電位Vdの変動を抑え、クラ
ンプレベルVclampの変動を抑制することができ
る。
のばらつきに基づく、拡散電位Vdの変動を抑え、クラ
ンプレベルVclampの変動を抑制することができ
る。
【0097】なお、半導体集積回路100において、図
1に示すソース電位クランプ回路1代わって、ソース電
位クランプ回路2を用いることにより、同様にソース電
位VSの上昇を抑えることができる。さらに、ソース電
位クランプ回路2から出力される制御信号CNTに従
い、図3に示すプログラムシーケンスP0が実行され
る。
1に示すソース電位クランプ回路1代わって、ソース電
位クランプ回路2を用いることにより、同様にソース電
位VSの上昇を抑えることができる。さらに、ソース電
位クランプ回路2から出力される制御信号CNTに従
い、図3に示すプログラムシーケンスP0が実行され
る。
【0098】この結果、ゲートディスターブ耐性を改善
することが可能となる。 [実施の形態3]図6は、本発明の実施の形態3におけ
るソース電位クランプ回路3の基本構成を示す図であ
る。
することが可能となる。 [実施の形態3]図6は、本発明の実施の形態3におけ
るソース電位クランプ回路3の基本構成を示す図であ
る。
【0099】図6を参照して、ソース電位クランプ回路
3は、セレクタ11、基準電圧発生回路12、コンパレ
ータ13、NMOSトランジスタNT1、およびPMO
SトランジスタP1を備える。
3は、セレクタ11、基準電圧発生回路12、コンパレ
ータ13、NMOSトランジスタNT1、およびPMO
SトランジスタP1を備える。
【0100】PMOSトランジスタP1は、NMOSト
ランジスタNT1と、接地電位VSSとの間に接続され
る。また、PMOSトランジスタPT1のゲート電極
は、接地VSSに接続される。さらに、PMOSトラン
ジスタPT1の基板は、電源電圧VCC(>0ボルト)
と接続される。
ランジスタNT1と、接地電位VSSとの間に接続され
る。また、PMOSトランジスタPT1のゲート電極
は、接地VSSに接続される。さらに、PMOSトラン
ジスタPT1の基板は、電源電圧VCC(>0ボルト)
と接続される。
【0101】これにより、ソース電位VSの上限は、P
MOSトランジスタPT1のしきい値電圧Vthpに抑
えられる。すなわち、PMOSトランジスタPT1のし
きい値電圧Vthpが、ソース電位VSのクランプレベ
ルVclampとなる。
MOSトランジスタPT1のしきい値電圧Vthpに抑
えられる。すなわち、PMOSトランジスタPT1のし
きい値電圧Vthpが、ソース電位VSのクランプレベ
ルVclampとなる。
【0102】このように構成することにより、ソース電
位VSの上昇を抑え、ソース電位の上昇に基づく、オー
バビットセルOPbitの発生を防止することができ
る。
位VSの上昇を抑え、ソース電位の上昇に基づく、オー
バビットセルOPbitの発生を防止することができ
る。
【0103】なお、半導体集積回路100において、図
1に示すソース電位クランプ回路1代わって、ソース電
位クランプ回路3を用いることにより、同様にソース電
位VSの上昇を抑えることができる。さらに、ソース電
位クランプ回路3から出力される制御信号CNTに従
い、図3に示すプログラムシーケンスP0が実行され
る。
1に示すソース電位クランプ回路1代わって、ソース電
位クランプ回路3を用いることにより、同様にソース電
位VSの上昇を抑えることができる。さらに、ソース電
位クランプ回路3から出力される制御信号CNTに従
い、図3に示すプログラムシーケンスP0が実行され
る。
【0104】この結果、ゲートディスターブ耐性を改善
することが可能となる。 [実施の形態4]図7は、本発明の実施の形態4におけ
るソース電位クランプ回路4の基本構成を示す図であ
る。
することが可能となる。 [実施の形態4]図7は、本発明の実施の形態4におけ
るソース電位クランプ回路4の基本構成を示す図であ
る。
【0105】図7を参照して、ソース電位クランプ回路
4は、セレクタ11、基準電圧発生回路12、コンパレ
ータ13、NMOSトランジスタNT1、およびNMO
SトランジスタNT2を備える。
4は、セレクタ11、基準電圧発生回路12、コンパレ
ータ13、NMOSトランジスタNT1、およびNMO
SトランジスタNT2を備える。
【0106】NMOSトランジスタNT2の一方の導通
端子、およびゲート電極は、NMOSトランジスタNT
1と接続される。また、NMOSトランジスタNT1の
他方の導通端子は、接地電位VSSに接続される。さら
に、NMOSトランジスタNT2の基板は、接地電位V
SSと接続される。
端子、およびゲート電極は、NMOSトランジスタNT
1と接続される。また、NMOSトランジスタNT1の
他方の導通端子は、接地電位VSSに接続される。さら
に、NMOSトランジスタNT2の基板は、接地電位V
SSと接続される。
【0107】これにより、ソース電位VSの上限は、N
MOSトランジスタNT2のしきい値電圧Vthnに抑
えられる。すなわち、NMOSトランジスタNT2のし
きい値電圧Vthnが、ソース電位VSのクランプレベ
ルVclampとなる。
MOSトランジスタNT2のしきい値電圧Vthnに抑
えられる。すなわち、NMOSトランジスタNT2のし
きい値電圧Vthnが、ソース電位VSのクランプレベ
ルVclampとなる。
【0108】このように構成することにより、ソース電
位VSの上昇を抑え、ソース電位の上昇に基づく、オー
バビットセルOPbitの発生を防止することができ
る。なお、半導体集積回路100において、図1に示す
ソース電位クランプ回路1代わって、ソース電位クラン
プ回路4を用いることにより、同様にソース電位VSの
上昇を抑えることができる。さらに、ソース電位クラン
プ回路4から出力される制御信号CNTに従い、図3に
示すプログラムシーケンスP0が実行される。
位VSの上昇を抑え、ソース電位の上昇に基づく、オー
バビットセルOPbitの発生を防止することができ
る。なお、半導体集積回路100において、図1に示す
ソース電位クランプ回路1代わって、ソース電位クラン
プ回路4を用いることにより、同様にソース電位VSの
上昇を抑えることができる。さらに、ソース電位クラン
プ回路4から出力される制御信号CNTに従い、図3に
示すプログラムシーケンスP0が実行される。
【0109】この結果、ゲートディスターブ耐性を改善
することが可能となる。 [実施の形態5]図8は、本発明の実施の形態5におけ
るソース電位クランプ回路5の基本構成を示す図であ
る。
することが可能となる。 [実施の形態5]図8は、本発明の実施の形態5におけ
るソース電位クランプ回路5の基本構成を示す図であ
る。
【0110】図8に示すソース電位クランプ回路5は、
セレクタ11、基準電圧発生回路12、コンパレータ1
3、NMOSトランジスタNT1、およびNMOSトラ
ンジスタNT3を備える。NMOSトランジスタNT3
の一方の導通端子、およびゲート電極は、NMOSトラ
ンジスタNT1と接続される。また、NMOSトランジ
スタNT3の他方の導通端子は、接地電位VSSとに接
続される。さらに、NMOSトランジスタNT3の基板
は、電源電位VBB(<0ボルト)と接続される。
セレクタ11、基準電圧発生回路12、コンパレータ1
3、NMOSトランジスタNT1、およびNMOSトラ
ンジスタNT3を備える。NMOSトランジスタNT3
の一方の導通端子、およびゲート電極は、NMOSトラ
ンジスタNT1と接続される。また、NMOSトランジ
スタNT3の他方の導通端子は、接地電位VSSとに接
続される。さらに、NMOSトランジスタNT3の基板
は、電源電位VBB(<0ボルト)と接続される。
【0111】これにより、ソース電位VSのクランプレ
ベルVclampは、NMOSトランジスタNT3のし
きい値電圧Vthnとなり、さらに、VBBレベルを変
化させることにより、しきい値電圧Vthnを変化させ
ることができる。
ベルVclampは、NMOSトランジスタNT3のし
きい値電圧Vthnとなり、さらに、VBBレベルを変
化させることにより、しきい値電圧Vthnを変化させ
ることができる。
【0112】この結果、NMOSトランジスタNT3の
プロセスのばらつきに起因するしきい値電圧Vthnの
変動を抑制し、クランプレベルVclampの変動を抑
制することができる。
プロセスのばらつきに起因するしきい値電圧Vthnの
変動を抑制し、クランプレベルVclampの変動を抑
制することができる。
【0113】なお、半導体集積回路100において、図
1に示すソース電位クランプ回路1代わって、ソース電
位クランプ回路5を用いることにより、同様にソース電
位VSの上昇を抑えることができる。さらに、ソース電
位クランプ回路5から出力される制御信号CNTに従
い、図3に示すプログラムシーケンスP0が実行され
る。
1に示すソース電位クランプ回路1代わって、ソース電
位クランプ回路5を用いることにより、同様にソース電
位VSの上昇を抑えることができる。さらに、ソース電
位クランプ回路5から出力される制御信号CNTに従
い、図3に示すプログラムシーケンスP0が実行され
る。
【0114】この結果、ゲートディスターブ耐性を改善
することが可能となる。
することが可能となる。
【0115】
【発明の効果】以上のように、請求項1に係るプログラ
ム方法によれば、ゲートディスターブ耐性の悪化の原因
となるソース電位の上昇を抑制することができ、かつゲ
ートディスターブによる、選択状態のメモリセルと同一
の副ビット線に接続される非選択状態のメモリセルのし
きい値電圧を復元することができるので、ゲートディス
ターブ耐性を改善することが可能となる。
ム方法によれば、ゲートディスターブ耐性の悪化の原因
となるソース電位の上昇を抑制することができ、かつゲ
ートディスターブによる、選択状態のメモリセルと同一
の副ビット線に接続される非選択状態のメモリセルのし
きい値電圧を復元することができるので、ゲートディス
ターブ耐性を改善することが可能となる。
【0116】また、請求項2に係るプログラム方法によ
れば、選択パルスへのプログラムパルスの印加毎に、ソ
ース電位をクランプし、かつ非選択状態のメモリセルの
しきい値電圧を復元することができるので、ゲートディ
スターブ耐性を改善することが可能となる。
れば、選択パルスへのプログラムパルスの印加毎に、ソ
ース電位をクランプし、かつ非選択状態のメモリセルの
しきい値電圧を復元することができるので、ゲートディ
スターブ耐性を改善することが可能となる。
【0117】また、請求項3に係るプログラム方法によ
れば、メモリセルがページ単位でグループ分割されてい
るDINOR型のフラッシュメモリにおいて、ページ単
位で上記プログラム方法が実施できるので、ページプロ
グラムにおけるゲートディスターブ耐性を改善すること
が可能となり、フラッシュメモリの信頼性を確保するこ
とができる。
れば、メモリセルがページ単位でグループ分割されてい
るDINOR型のフラッシュメモリにおいて、ページ単
位で上記プログラム方法が実施できるので、ページプロ
グラムにおけるゲートディスターブ耐性を改善すること
が可能となり、フラッシュメモリの信頼性を確保するこ
とができる。
【0118】さらに、請求項4に係る半導体集積回路装
置によれば、ゲートディスターブ耐性の悪化の原因とな
るソース電位の上昇を抑制することができ、かつゲート
ディスターブによる、選択状態のメモリセルと同一の副
ビット線に接続される非選択状態のメモリセルのしきい
値電圧を復元することができるので、ゲートディスター
ブ耐性を改善することが可能となる。
置によれば、ゲートディスターブ耐性の悪化の原因とな
るソース電位の上昇を抑制することができ、かつゲート
ディスターブによる、選択状態のメモリセルと同一の副
ビット線に接続される非選択状態のメモリセルのしきい
値電圧を復元することができるので、ゲートディスター
ブ耐性を改善することが可能となる。
【0119】また、請求項5に係る半導体集積回路装置
によれば、選択パルスへのプログラムパルスの印加毎
に、ソース電位をクランプし、かつ非選択状態のメモリ
セルのしきい値電圧を復元することができるので、ゲー
トディスターブ耐性を改善することが可能となる。
によれば、選択パルスへのプログラムパルスの印加毎
に、ソース電位をクランプし、かつ非選択状態のメモリ
セルのしきい値電圧を復元することができるので、ゲー
トディスターブ耐性を改善することが可能となる。
【0120】また、請求項6記載の半導体集積回路装置
によれば、PNダイオードを用いてソース電位をクラン
プすることができる。
によれば、PNダイオードを用いてソース電位をクラン
プすることができる。
【0121】また、請求項7記載の半導体集積回路装置
によれば、N型基板に正の電源電位を受けるPNダイオ
ードを用いることにより、ソース電位をクランプするこ
とができ、かつPNダイオードのばらつきによらずクラ
ンプ電位の変動を抑えることができる。
によれば、N型基板に正の電源電位を受けるPNダイオ
ードを用いることにより、ソース電位をクランプするこ
とができ、かつPNダイオードのばらつきによらずクラ
ンプ電位の変動を抑えることができる。
【0122】また、請求項8に係る半導体集積回路装置
によれば、PMOSトランジスタを用いてソース電位を
クランプすることができる。
によれば、PMOSトランジスタを用いてソース電位を
クランプすることができる。
【0123】また、請求項9に係る半導体集積回路装置
によれば、NMOSトランジスタを用いてソース電位を
クランプすることができる。
によれば、NMOSトランジスタを用いてソース電位を
クランプすることができる。
【0124】また、請求項10記載の半導体集積回路装
置によれば、基板に負の電源電位を受けるNMOSトラ
ンジスタを用いることにより、ソース電位をクランプす
ることができ、かつNMOSトランジスタのばらつきに
よらずクランプ電位の変動を抑えることができる。
置によれば、基板に負の電源電位を受けるNMOSトラ
ンジスタを用いることにより、ソース電位をクランプす
ることができ、かつNMOSトランジスタのばらつきに
よらずクランプ電位の変動を抑えることができる。
【0125】さらに、請求項11記載の半導体集積回路
装置によれば、メモリセルがページ単位でグループ分割
されているDINOR型のフラッシュメモリにおいて、
ページ単位でソース電位をクランプし、かつ非選択状態
のメモリセルのしきい値電圧を復元することができるの
で、ページプログラムにおけるゲートディスターブ耐性
を改善することが可能となり、フラッシュメモリの信頼
性を確保することができる。
装置によれば、メモリセルがページ単位でグループ分割
されているDINOR型のフラッシュメモリにおいて、
ページ単位でソース電位をクランプし、かつ非選択状態
のメモリセルのしきい値電圧を復元することができるの
で、ページプログラムにおけるゲートディスターブ耐性
を改善することが可能となり、フラッシュメモリの信頼
性を確保することができる。
【図1】 本発明の実施の形態1における半導体記集積
回路装置100の構成を概略的に示すブロック図であ
る。
回路装置100の構成を概略的に示すブロック図であ
る。
【図2】 本発明の実施の形態1におけるソース電位ク
ランプ回路1の基本構成を示す図である。
ランプ回路1の基本構成を示す図である。
【図3】 本発明の実施の形態1におけるプログラムシ
ーケンスP0を説明するためのフローチャートである。
ーケンスP0を説明するためのフローチャートである。
【図4】 本発明の実施の形態1の半導体集積回路装置
200における選択セルに接続されるソース電位VSの
変化を示すタイミングチャートである。
200における選択セルに接続されるソース電位VSの
変化を示すタイミングチャートである。
【図5】 本発明の実施の形態2におけるソース電位ク
ランプ回路2の基本構成を示す図である。
ランプ回路2の基本構成を示す図である。
【図6】 本発明の実施の形態3におけるソース電位ク
ランプ回路3の基本構成を示す図である。
ランプ回路3の基本構成を示す図である。
【図7】 本発明の実施の形態4におけるソース電位ク
ランプ回路4の基本構成を示す図である。
ランプ回路4の基本構成を示す図である。
【図8】 本発明の実施の形態5におけるソース電位ク
ランプ回路5の基本構成を示す図である。
ランプ回路5の基本構成を示す図である。
【図9】 従来のフラッシュメモリに含まれるメモリブ
ロックの基本構成を示す回路図である。
ロックの基本構成を示す回路図である。
【図10】 メモリセルMのしきい値電圧の分布を示す
図である。
図である。
【図11】 選択セルM0の断面図とプログラム時に印
加される電圧印加条件とを表わす図である。
加される電圧印加条件とを表わす図である。
【図12】 選択セルM0と同一ワード線WLに接続さ
れる非選択セルM1(データ”1”)に印加される電圧
印加条件を示す図である。
れる非選択セルM1(データ”1”)に印加される電圧
印加条件を示す図である。
【図13】 ページプログラム時の選択セルM0のドレ
イン電圧VDの経時変化を示す図である。
イン電圧VDの経時変化を示す図である。
【図14】 ページプログラム時のソース電位VSの経
時変化を示す図である。
時変化を示す図である。
【図15】 オーバビットセルOPbitが発生した場
合のソース電位VSの経時変化を示す図である。
合のソース電位VSの経時変化を示す図である。
【図16】 ページプログラム時において、ソース電位
VSをクランプした場合の経時変化を示す図である。
VSをクランプした場合の経時変化を示す図である。
【図17】 従来のプログラムシーケンスP1を説明す
るためのフローチャートである。
るためのフローチャートである。
1, 2, 3, 4, 5 ソース電位クランプ回路、11
セレクタ、12 基準電圧発生回路、13 コンパレー
タ、50 コマンドポート、51 CPU、52 RO
M、53 周辺回路、54 レジスタ群、NT1〜NT
3 NMOSトランジスタ、PT1 PMOSトランジ
スタ、#1〜#n メモリブロック、14〜15 PN
ダイオード、M, M0, M1 メモリセル、MBL 主
ビット線、SBL 副ビット線、WLD ワード線、S
G セレクトゲート部、WLDワード線ドライバライ
ン、SL ソース線、100 半導体集積回路装置。
セレクタ、12 基準電圧発生回路、13 コンパレー
タ、50 コマンドポート、51 CPU、52 RO
M、53 周辺回路、54 レジスタ群、NT1〜NT
3 NMOSトランジスタ、PT1 PMOSトランジ
スタ、#1〜#n メモリブロック、14〜15 PN
ダイオード、M, M0, M1 メモリセル、MBL 主
ビット線、SBL 副ビット線、WLD ワード線、S
G セレクトゲート部、WLDワード線ドライバライ
ン、SL ソース線、100 半導体集積回路装置。
Claims (11)
- 【請求項1】 電気的に書込、読出および消去が可能な
不揮発性半導体メモリを含む半導体集積回路装置におい
て、前記不揮発性半導体メモリに書込を行なうためのプ
ログラム方法であって、 前記不揮発性半導体メモリを構成する複数のメモリセル
のうち、いずれか一つのメモリセルを選択状態にして、
プログラムパルスを印加する印加ステップと、 前記選択状態のメモリセルへのプログラムパルスの印加
時に、前記選択状態のメモリセルに接続されるソース線
の電位の変化を検知して、前記ソース線の電位をクラン
プするクランプステップと、 前記クランプステップにおける検知結果に基づき、前記
選択状態のメモリセルと同一の副ビット線に接続される
非選択状態のメモリセルのしきい値電圧を復元する復元
ステップとを備える、プログラム方法。 - 【請求項2】 前記クランプステップは、 オーバビットの発生を検知するための基準電圧を発生す
る基準電圧発生ステップと、 前記選択状態のメモリセルに接続される前記ソース線の
電位と、前記基準電圧の電位とを比較して制御信号を出
力する比較ステップと、 所定のクランプ電圧を発生する電圧供給ステップと、 前記比較ステップの結果に従い、前記選択状態のメモリ
セルに接続される前記ソース線に、前記所定のクランプ
電圧を供給する供給ステップとを備え、 さらに、前記選択状態のメモリセルへのプログラムパル
スの印加後であって、次のプログラムパルスの印加前
に、前記比較ステップから出力される制御信号に基づ
き、前記非選択状態のメモリセルのしきい値電圧の変化
を検出する検出ステップと、 前記検出ステップの検出結果に基づき、前記復元ステッ
プを動作させる制御ステップとを備える、請求項1記載
のプログラム方法。 - 【請求項3】 前記不揮発性半導体メモリは、前記複数
のメモリセルがページ単位でグループ分割されたDIN
OR型のフラッシュメモリであって、 前記選択状態のメモリセルと、前記非選択状態のメモリ
セルとは、異なる前記ページに存在し、 さらに、いずれか1つの前記ページを選択して、前記選
択されたぺージに存在する複数の前記メモリセルのそれ
ぞれへのプログラムパルスの印加毎に、前記クランプス
テップと、前記復元ステップとを実施するよう制御する
ページ制御ステップを備える、請求項2記載のプログラ
ム方法。 - 【請求項4】 電気的に書込、読出および消去が可能な
不揮発性半導体メモリを含む半導体集積回路装置であっ
て、 前記不揮発性半導体メモリを構成する複数のメモリセル
のうち、いずれか1つのメモリセルを選択状態にするデ
コード回路と、 前記デコード回路に従い、前記選択状態のメモリセルに
書込を行なう書込手段と、 前記複数のメモリセルに接続される複数のソース線と、 前記選択状態のメモリセルへの書込時に、前記選択状態
のメモリセルに接続されるソース線の電位の変化を検知
して、前記ソース線の電位をクランプするクランプ手段
と、 前記クランプ手段における前記検知結果に従い、前記選
択状態のメモリセルと同一の副ビット線に接続される非
選択状態のメモリセルのしきい値を復元する復元手段と
を含む、半導体集積回路装置。 - 【請求項5】 前記クランプ手段は、 オーバビットの発生を検知するための基準電圧を発生す
る基準電圧発生手段と、 前記選択状態のメモリセルに接続されるソース線の電位
と、前記基準電圧発生手段から出力される基準電圧の電
位とを比較して制御信号を出力する比較手段と、 所定のクランプ電圧を発生する電圧供給手段と、 前記制御信号に従い、前記選択状態のメモリセルに接続
されるソース線と、前記電圧供給手段とを電気的に接続
するスイッチ手段とを備え、 さらに、前記選択状態のメモリセルへの書込後であっ
て、次の書込前に、前記比較手段から出力される制御信
号に基づき、前記非選択状態のメモリセルのしきい値電
圧の変化を検出する検出手段と、 前記検出手段の検出結果に基づき、前記復元手段を動作
させる制御手段を備える、請求項4記載の半導体集積回
路装置。 - 【請求項6】 前記電圧供給手段は、 P型基板が前記スイッチ手段と接続され、N型基板が接
地電位に接続される第1のPNダイオードを含む、請求
項5記載の半導体集積回路装置。 - 【請求項7】 前記電圧供給手段は、 P型基板が前記スイッチ手段と接続され、N型基板が正
の第1の電源電位に接続される第2のPNダイオードを
含む、請求項5記載の半導体集積回路装置。 - 【請求項8】 前記電圧供給手段は、 前記スイッチ手段と接地電位との間に接続され、ゲート
電極が接地電位に接続され、かつ基板が正の第2の電源
電圧に接続されるPMOSトランジスタを含む、請求項
5記載の半導体集積回路装置。 - 【請求項9】 前記電圧供給手段は、 前記スイッチ手段と接地電位との間にダイオード接続さ
れ、かつ基板が接地電位に接続される第1のNMOSト
ランジスタを含む、請求項5記載の半導体集積回路装
置。 - 【請求項10】 前記電圧供給手段は、 前記スイッチ手段と接地電位との間にダイオード接続さ
れ、かつ基板が負の第3の電源電圧に接続される第2の
NMOSトランジスタを含む、請求項5記載の半導体集
積回路装置。 - 【請求項11】 前記不揮発性半導体メモリは、前記複
数のメモリセルがページ単位でグループ分割されたDI
NOR型のフラッシュメモリであって、 前記選択状態のメモリセルと、前記非選択状態のメモリ
セルとは、異なる前記ページに存在し、 さらに、いずれか1つの前記ページを選択して、前記選
択されたぺージに存在する複数の前記メモリセルのそれ
ぞれへのプログラムパルスの印加毎に、前記クランプ手
段と、前記復元手段とを実施するよう制御するページ制
御手段を備える、請求項6〜10のいずれか記載の半導
体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19987897A JPH1145587A (ja) | 1997-07-25 | 1997-07-25 | 半導体集積回路装置およびプログラム方法 |
US09/015,626 US5943266A (en) | 1997-07-25 | 1998-01-29 | Semiconductor integrated circuit device employing a programming circuit having increased immunity to gate disturbance and method of programming therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19987897A JPH1145587A (ja) | 1997-07-25 | 1997-07-25 | 半導体集積回路装置およびプログラム方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1145587A true JPH1145587A (ja) | 1999-02-16 |
Family
ID=16415127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19987897A Withdrawn JPH1145587A (ja) | 1997-07-25 | 1997-07-25 | 半導体集積回路装置およびプログラム方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5943266A (ja) |
JP (1) | JPH1145587A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006001058A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 半導体装置及びソース電圧制御方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6011721A (en) * | 1998-08-12 | 2000-01-04 | Advanced Micro Devices | Method for sensing state of erasure of a flash electrically erasable programmable read-only memory (EEPROM) |
US6950336B2 (en) * | 2000-05-03 | 2005-09-27 | Emosyn America, Inc. | Method and apparatus for emulating an electrically erasable programmable read only memory (EEPROM) using non-volatile floating gate memory cells |
US6400603B1 (en) | 2000-05-03 | 2002-06-04 | Advanced Technology Materials, Inc. | Electronically-eraseable programmable read-only memory having reduced-page-size program and erase |
ITMI20011232A1 (it) * | 2001-06-12 | 2002-12-12 | St Microelectronics Srl | Metodo di riprogrammazione successiva ad una operazione di cancellazione di una matrice di celle di memoria non volatile, in particolare di |
EP1331644B1 (en) * | 2001-12-28 | 2007-03-14 | STMicroelectronics S.r.l. | Regulation method for the source voltage in a nonvolatile memory cell during programming and corresponding program circuit |
JP2006228277A (ja) * | 2005-02-15 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
WO2008047416A1 (fr) * | 2006-10-18 | 2008-04-24 | Spansion Llc | Circuit de détection de tension |
KR100882841B1 (ko) * | 2007-06-19 | 2009-02-10 | 삼성전자주식회사 | 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법 |
US9471418B2 (en) | 2007-06-19 | 2016-10-18 | Samsung Electronics Co., Ltd. | Memory system that detects bit errors due to read disturbance and methods thereof |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3513189B2 (ja) * | 1993-05-26 | 2004-03-31 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置 |
JPH0945094A (ja) * | 1995-07-31 | 1997-02-14 | Nkk Corp | 不揮発性半導体記憶装置 |
US5748538A (en) * | 1996-06-17 | 1998-05-05 | Aplus Integrated Circuits, Inc. | OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array |
US5742543A (en) * | 1996-08-19 | 1998-04-21 | Intel Corporation | Flash memory device having a page mode of operation |
-
1997
- 1997-07-25 JP JP19987897A patent/JPH1145587A/ja not_active Withdrawn
-
1998
- 1998-01-29 US US09/015,626 patent/US5943266A/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006001058A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 半導体装置及びソース電圧制御方法 |
US7206232B2 (en) | 2004-06-25 | 2007-04-17 | Spansion Llc | Semiconductor device and source voltage control method |
JPWO2006001058A1 (ja) * | 2004-06-25 | 2008-07-31 | スパンション エルエルシー | 半導体装置及びソース電圧制御方法 |
JP4680195B2 (ja) * | 2004-06-25 | 2011-05-11 | スパンション エルエルシー | 半導体装置及びソース電圧制御方法 |
Also Published As
Publication number | Publication date |
---|---|
US5943266A (en) | 1999-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6252803B1 (en) | Automatic program disturb with intelligent soft programming for flash cells | |
US6498752B1 (en) | Three step write process used for a nonvolatile NOR type EEPROM memory | |
US20070279999A1 (en) | Nonvolatile semiconductor memory device and method of operating the same which stably perform erase operation | |
US20050207259A1 (en) | Non-volatile semiconductor memory device and writing method therefor | |
JP2006012367A (ja) | 不揮発性半導体記憶装置 | |
US7643350B2 (en) | Nonvolatile semiconductor memory device and method of writing data into the same | |
JP3702229B2 (ja) | 半導体記憶装置 | |
KR20070003639A (ko) | 임계치 전압의 상위를 이용하여 데이터를 기억하는 메모리셀을 포함한 반도체 기억 장치 | |
US5847995A (en) | Nonvolatile semiconductor memory device having a plurality of blocks provided on a plurality of electrically isolated wells | |
US20050052908A1 (en) | Nonvolatile semiconductor memory device having reduced erasing time | |
US6580644B1 (en) | Flash memory device capable of checking memory cells for failure characteristics | |
JP3974778B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ消去方法 | |
JP2007172718A (ja) | 不揮発性半導体記憶装置 | |
KR20050022274A (ko) | 반도체 집적회로 | |
US7206232B2 (en) | Semiconductor device and source voltage control method | |
KR100491912B1 (ko) | 불휘발성 반도체 메모리 | |
JP2004171686A (ja) | 不揮発性半導体記憶装置およびそのデータ消去方法 | |
JP3615009B2 (ja) | 半導体記憶装置 | |
JP5300771B2 (ja) | 不揮発性半導体記憶装置 | |
JP2012155798A (ja) | 不揮発性半導体記憶装置 | |
JPH1145587A (ja) | 半導体集積回路装置およびプログラム方法 | |
JP2007026519A (ja) | 半導体装置 | |
US6515910B1 (en) | Bit-by-bit Vt-correction operation for nonvolatile semiconductor one-transistor cell, nor-type flash EEPROM | |
TWI614602B (zh) | 非揮發性半導體儲存裝置 | |
US5657272A (en) | Non-volatile semiconductor memory and data erasing method for the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |