KR100876567B1

KR100876567B1 - 반도체 장치 및 그 테스트 방법

Info

Publication number: KR100876567B1
Application number: KR1020060099962A
Authority: KR
Inventors: 신고 사카이
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2005-10-14
Filing date: 2006-10-13
Publication date: 2008-12-31
Also published as: DE602006014485D1; KR20070041400A; US7940071B2; US20070091701A1; EP1777534B1; EP1777534A1; JP2007108055A; JP4955250B2

Abstract

과제

기능 테스트에 의해 전류원의 동작 확인을 가능하게 하는 장치의 제공.

해결 수단

제 1, 제 2 입력 신호 (CIB0, CIT0), (CIB90, CIT90) 를 차동 입력으로 하는 제 1, 제 2 차동쌍 (MN31, MN32), (MN33, MN34) 을 구비하고, 제 1, 제 2 차동쌍의 출력쌍은 공통 접속되어 부하 회로 (R1, R2) 에 접속되고 차동 출력 단자 (OUTT, OUTB) 에 접속되며, 제 1 내지 제 4 전류원 (MN1 ∼ MN4) 과 제 1 내지 제 4 스위치쌍 (MN11, MN21), (MN12, MN22), (MN13, MN23), (MN14, MN24) 을 구비하고, 제 1 내지 제 N 스위치쌍의 각 일방의 스위치는, 일단은 각각 상기 제 1 내지 제 4 전류원에 접속되고, 타단은 상기 제 1 차동쌍에 공통 접속되며, 제 1 내지 제 4 스위치쌍의 각 타방의 스위치는, 일단은 각각 상기 제 1 내지 제 4 전류원에 접속되고, 타단은 상기 제 2 차동쌍에 공통 접속되며, 상기 제 1 내지 제 N 스위치쌍의 제어 단자에는 제어 신호 (PICT [3:0], PICB [4:0]) 가 각각 접속되고, 제어 신호에 패턴을 인가하여, 출력 신호와 기대치를 비교하는 기능 테스트에 의해 전류원의 동작 확인을 가능하게 하고 있다.

반도체 장치

Description

반도체 장치 및 그 테스트 방법{SEMICONDUCTOR DEVICE AND TEST METHOD OF THE SAME}

도 1 은, 본 발명의 일 실시예의 구성을 나타내는 도.

도 2 는, 본 발명의 일 실시예의 접속 구성의 일례를 나타내는 도.

도 3 은, 본 발명의 일 실시예의 접속 구성의 다른 예를 나타내는 도.

도 4 는, 위상 인터포레이터의 테스트 회로의 비교예를 나타내는 도.

도 5(a) 는 DAC 의 전형예의 구성을 나타내고, 도 5(b) 는 테스트 회로를 구비한 구성을 나타내는 도.

도 6 은, 전형적인 위상 인터포레이터의 구성을 나타내는 도.

부호의 설명

101: 셀렉터

102: 테스트 단자

I1, I2, I3: 정전류원

MN0, MN1 ∼ MN4, MN11 ∼ MN14, MN21 ∼ MN24, MN31 ∼ MN34: NMOS 트랜지스터

MP1: PMOS 트랜지스터

R1, R2: 저항

본 발명은 반도체 장치, 특히 테스트에 적합한 구성의 장치와 테스트 방법에 관한 것이다.

도 6 에, 위상 인터포레이터의 전형적인 구성예를 나타낸다. 위상 인터포레이터는 2개의 입력 신호의 위상차를 제어 신호에 기초하여 내분한 위상에 대응하는 위상의 출력 신호를 출력하는 것이다. 또한, 도 6 에는, 2개의 입력 신호의 위상차를 4개의 구간으로 분할하고, 제어 신호에 따라서 어느 한 위상에 대응하는 출력 신호를 출력하는 구성이 나타나 있다.

도 6 을 참조하면, 이 위상 인터포레이터는, 제 1 차동 입력 신호 (위상 0도) (CIB0, CIT0) 를 차동 입력으로 하는 제 1 차동쌍 (NMOS 트랜지스터쌍 (MN31, MN32)) 과 제 2 차동 입력 신호 (위상 90도) (CIB90, CIT90) 를 차동 입력으로 하는 제 2 차동쌍 (NMOS 트랜지스터쌍 (MN33, MN34)) 을 구비하고, 제 1 차동쌍 (MN31, MN32) 과 제 2 차동쌍 (MN33, MN34) 의 출력쌍은, 공통 접속되어 부하 저항 (「출력 저항」이라고도 한다) (R1, R2) 에 접속됨과 함께, 차동 출력 단자 (OUTB, OUTT) 에 접속되어 있다. 또한, 제 1 내지 제 4 전류원 (NMOS 트랜지스터 (MN1 ∼ MN4)) 을 구비하고 있다. 제 1 내지 제 4 전류원을 구성하는 NMOS 트랜지스터 (MN1 ∼ MN4) 의 게이트는, 정전류원 (I1) 에 드레인과 게이트가 접속되고 소스가 접지된 NMOS 트랜지스터 (MN0) 의 게이트에 공통 접속되어 커런트 미러를 구성 하고 있다. 또한, 이하의 설명에서는, 제 1 내지 제 4 전류원 (MN1 ∼ MN4) 의 전류는 NMOS 트랜지스터 (MN0) 의 드레인 전류와 동일한 미러 전류로 되어 있지만, 제 1 내지 제 4 전류원 (MN1 ∼ MN4) 의 전류는 가중되어 있어도 된다. 또, 도 6 에서는, 제 1 내지 제 4 전류원 (MN1 ∼ MN4) 이 도시되어 있지만, 전류원의 수는 4개로 제한되는 것은 아니다.

또한, 위상 인터포레이터는, 제 1 내지 제 4 전류원 (MN1 ∼ MN4) 에, 각각 소스가 공통 접속된 NMOS 트랜지스터쌍으로 이루어지는 제 1 내지 제 4 스위치쌍 (MN11, MN21), (MN12, MN22), (MN13, MN23), (MN14, MN24) 을 구비하고 있다. 제 1 내지 제 4 스위치쌍의 일방의 트랜지스터 (MN11, MN12, MN13, MN14) 의 드레인은, 제 1 차동쌍 (MN31, MN32) 의 공통 소스에 공통으로 접속되고, 제 1 내지 제 4 스위치쌍의 타방 트랜지스터 (MN21, MN22, MN23, MN24) 의 드레인은, 제 2 차동쌍 (MN33, MN34) 의 공통 소스에 공통으로 접속되어 있다.

제 1 내지 제 4 스위치쌍의 일방의 트랜지스터 (MN11, MN12, MN13, MN14) 의 게이트에는, 제어 신호 (PICT0, PICT1, PICT2, PICT3) 가 각각 접속되고, 제 1 내지 제 4 스위치쌍의 타방의 트랜지스터 (MN21, MN22, MN23, MN24) 의 게이트에는, (PICT0, PICT1, PICT2, PICT3) 을 인버터 (INV) 에 의해 반전한 신호인 제어 신호 (PICB0, PICB1, PICB2, PICB3) 가 각각 접속되어 있다. 제어 신호를 각각 차동 입력하는 제 1 내지 제 4 스위치쌍의 각각은, 스위치쌍의 일방이 ON 일 때 타방은 OFF 로 제어된다.

4비트의 제어 신호 (PIC [3:0]) (도 6 에서는, (PICT0, PICT1, PICT2, PICT3) 을 PIC [3:0] 로 나타내고 있다) 에 의해, 제 1 내지 제 4 스위치쌍의 트랜지스터쌍 (MN11, MN21), (MN12, MN22), (MN13, MN23), (MN14, MN24) 의 ON·OFF 를 제어하고 (단, 트랜지스터쌍의 일방이 ON 일 때 타방은 OFF), 제 1 차동쌍 (MN31, MN32), 제 2 차동쌍 (MN33, MN34) 의 구동 전류를 가변시킴으로써, 2개의 차동 입력 신호 (CIT0, CIB0) (CIT90, CIB90) 의 위상차를 내분한다.

예를 들어, (PICT0, PICT1, PICT2, PICT3) = (1, 1, 1, 1), 따라서 (PICB0, PICB1, PICB2, PICB3) = (0, 0, 0, 0) 일 때, 제 1 차동쌍 (MN31, MN32) 의 공통 소스에만 구동 전류 (전류원 (MN1, MN2, MN3, MN4) 의 전류의 합) 가 공급되고, 차동 출력 신호는 차동 입력 신호 (CIT0, CIB0) 에 대응한 위상으로 출력된다. (PICB0, PICB1, PICB2, PICB3) = (1, 1, 1, 1), (PICT0, PICT1, PICT2, PICT3) = (0, 0, 0, 0) 일 때, 제 2 차동쌍 (MN33, MN34) 의 공통 소스에만 구동 전류 (전류원 (MN1, MN2, MN3, MN4) 의 전류의 합) 가 공급되고, 차동 출력 신호는 90도의 차동 입력 신호 (CIT90, CIB90) 에 대응한 위상으로 출력된다. 제어 신호 (PIC [3:0]) 의 다른 조합의 경우, 차동 입력 신호 (CIT0, CIB0) 와 차동 입력 신호 (CIT90, CIB90) 의 위상차를 내분한 위상에 대응하는 차동 출력 신호가 출력된다.

즉, 0도와 90도의 입력 신호를 입력하고, 4개의 전류원 (MN1, MN2, MN3, MN4) 의 가중을 가변 제어함으로써, 22.5도 간격으로 0도와 90도를 4등분한 출력 신호가 생성된다. 일례로, (PICT0, PICT1, PICT2, PICT3) = (1, 0, 0, 0), (PICB0, PICB1, PICB2, PICB3) = (0, 1, 1, 1) 로 함으로써, 제 1 차동쌍 (MN31, MN32) 의 공통 소스는 ON 상태의 트랜지스터 (MN11) 를 통하여, 전류원 (MN1) 에 접속되고, 제 2 차동쌍 (MN33, MN34) 의 공통 소스는 ON 상태의 트랜지스터 (MN22, MN23, MN24) 를 통하여 전류원 (MN2, MN3, MN4) 에 접속된다. 이 때문에, 0도 클록을 입력하는 제 1 차동쌍 (MN31, MN32) 의 구동 전류 (전류원 (MN1) 의 전류) 와, 90도 클록을 입력하는 제 2 차동쌍 (MN33, MN34) 의 구동 전류 (전류원 (MN2, MN3, MN4) 의 전류의 합) 의 비율 (전류의 비) 은 1:3 이 되어, 0도와 90도를 1:3 으로 내분한 67.5도의 클록이 출력된다.

이와 같이, 통상 동작에 있어서는, 위상 인터포레이터에서는, 복수의 전류원의 전류 패스는 모두 항상 ON 되어 있고 (제 1 내지 제 4 스위치쌍의 각각에 대하여 NMOS 트랜지스터쌍의 일방은 ON, 타방은 OFF), 전류원을 구성하는 개개의 트랜지스터가 각각 ON 되어 있는지, OFF 되어 있는지는 알 수 없다. 즉, 복수의 전류원의 하나하나를 개별적으로 동작 확인할 수 없다.

그래서, 도 6 에 나타난 위상 인터포레이터의 전류원의 동작을 확인하기 위한 구성으로서, 예를 들어 도 4 에 나타낸 것과 같은 회로 구성을 상정해 본다. 또한, 도 4 는 본 발명과 대비되는 비교예를 구성하는 도이고, 대비를 위해 본 발명자가 작도한 것이다. 도 4 를 참조하면, 제 1 차동쌍 (MN31, MN32) 의 공통 소스·노드 (제 1 내지 제 4 스위치쌍의 트랜지스터 (MN11, MN12, MN13, MN14) 의 공통 드레인) 와 제 2 차동쌍 (MN33, MN34) 의 공통 소스·노드 (제 1 내지 제 4 스위치쌍의 트랜지스터 (MN21, MN22, MN23, MN24) 의 공통 드레인) 는, 셀렉터 (101) 의 제 1, 제 2 입력 단자에 접속되고, 셀렉터 (101) 에서 선택된 신호선은 테스트 단자 (102) 에 접속된다. 도 4 에 나타낸 구성에 있어서, 예를 들어, 전류원 (MN1) 과 트랜지스터 (MN11) 의 패스를 테스트하는 경우, 예를 들어, (PICT0, PICT1, PICT2, PICT3) = (1, 0, 0, 0) 으로 하고, 셀렉터 (101) 에서는, 제 1 차동쌍 (MN31, MN32) 의 공통 소스·노드를 선택하여, 테스트 단자 (102) 에 흐르는 전류를 전류계 (테스트의 전류 측정 회로) 로 측정한다. 전류 측정을 실시할 때, 차동 입력 신호 (CIT0, CIB0) 는 (0, 0) 으로 하고, 제 1 차동쌍의 트랜지스터쌍 (MN31, MN32) 을 함께 OFF 상태로 한다. 전류원 (MN1) 과 트랜지스터 (MN21) 의 패스를 테스트하는 경우, (PICB0, PICB1, PICB2, PICB3) = (1, 0, 0, 0) 으로 하고 (따라서 PIC [3:0] = 1110), 셀렉터 (101) 에서는, 제 2 차동쌍 (MN33, MN34) 의 공통 소스·노드를 선택하고, 테스트 단자 (102) 에 흐르는 전류를 전류계 (테스트 전류 측정 회로) 로 측정한다. 다른 전류원 (MN2 내지 MN4) 의 테스트의 경우도 동일하다.

그런데, 도 4 에 나타나는 구성의 경우, 테스트 단자 전용 패드 (102) 가 필요하게 되어, 면적이 증가한다. 이것은, 테스트에 있어서 전류 측정을 실시하기 때문에, 다른 패드와 공용할 수 없어, 전용 패드가 필요하게 되기 때문이다.

또, 테스트 시간이 길어진다. 즉, 검사 대상의 전류원의 선택을 제어 신호 (PIC) 에 의해 실시하고, 테스트용 신호 (전류원 전류) 를 추출할 필요가 있기 때문이다. 그리고, 전류 측정 등의 DC 측정은 시간을 요한다. 또한, 1개의 회로에 대하여 복수의 전류원이 형성되어 있고, 여러 차례 전류 측정을 실시할 필요가 있어, 테스트 시간은 더욱 증대된다. 이 결과, 테스트 비용의 증대를 초 래하여, 제품 코스트의 저감을 어렵게 하고 있다.

본원에서 개시되는 발명은, 상기 과제를 해결하기 위해 대략 이하의 구성으로 된다.

본 발명의 일 양태에 관련되는 장치는, 복수의 전류 패스가 입력 디지털 신호에 응답하여 전류의 ON·OFF 를 제어하는 복수의 스위치 소자를 각각 구비하고, ON 상태의 상기 전류 패스에 흐르는 전류의 합성치에 대응한 신호를 출력 단자로부터 출력하는 반도체 장치로서, 상기 복수의 스위치 소자는 상기 입력 디지털 신호에 의해, 각각 개별적으로 ON·OFF 제어가 자유롭게 되고, 테스트시에는, 상기 입력 디지털 신호에 의해 상기 스위치 소자의 ON·OFF 를 제어하고, 상기 출력 단자로부터 논리 신호를 추출하고, 그 논리 신호를 기대치와 일치하는지 비교하는 기능적 테스트로, 상기 전류 패스의 동작 확인을 자유롭게 하고 있다.

본 발명의 다른 양태에 관련되는 반도체 장치는, 제 1 입력 신호를 차동 입력으로 하는 제 1 차동쌍과, 제 2 입력 신호를 차동 입력으로 하는 제 2 차동쌍과, 부하 회로와, 제 1 내지 제 N (단, N 은 2 이상의 양의 정수) 전류원과, 각각이 1쌍의 스위치를 갖는 제 1 내지 제 N 스위치쌍을 구비하고, 상기 제 1 및 제 2 차동쌍의 출력쌍은 공통 접속되어 상기 부하 회로에 접속됨과 함께, 공통 접속된 상기 출력쌍의 적어도 일방이 출력 단자에 접속되며, 상기 제 1 내지 제 N 스위치쌍의 각 일방의 스위치는, 일단이 각각 상기 제 1 내지 제 N 전류원에 접속되고, 타단은 상기 제 1 차동쌍에 공통 접속되며, 상기 제 1 내지 제 N 스위치쌍의 각 타방의 스 위치는 일단이 각각 상기 제 1 내지 제 N 전류원에 접속되고, 타단은 상기 제 2 차동쌍에 공통 접속되며, 상기 제 1 내지 제 N 스위치쌍의 제어 단자에는 각각 개별적으로 값의 설정이 자유로운 2N개의 제어 신호가 공급된다.

본 발명에 관련된 방법은, 상기 반도체 장치의 테스트시에, 상기 제 1 내지 제 N 스위치쌍의 차동 입력 단자에 대하여, 상기 2N개의 제어 신호에 의해 테스트 장치로부터 인가 패턴을 공급하고, 상기 출력 단자로부터의 출력 신호가 기대치와 일치하는지, 상기 테스트 장치에서 판정하는 기능적 테스트 공정을 포함하며, 테스트시에 상기 출력 단자로부터의 출력 신호가 기대치와 일치하는지 판정하는 기능적 테스트로, 검사 대상의 전류원, 상기 제 1 및 제 2 차동쌍, 상기 제 1 내지 제 N 스위치쌍 중 적어도 1개의 동작 확인을 가능하게 하고 있다.

본 발명의 다른 양태에 관련된 장치는, 입력 디지털 신호에 응답하여 ON·OFF 제어되고, 출력이 공통 접속된 복수의 전류원과, 상기 공통 접속된 상기 복수의 전류원의 출력과 제 1 전원 사이에 직렬 형태로 접속되어 이루어지는, 저항 및 스위치와, 테스트/통상 동작의 동작 모드를 제어하는 테스트 제어 신호와 상기 입력 디지털 신호를 입력하고, 상기 스위치의 ON·OFF 를 제어하는 논리 회로를 구비하고, 상기 공통 접속된 상기 복수의 전류원의 출력은 출력 단자에 접속되고, 테스트시에는, 상기 논리 회로는 상기 입력 디지털 신호의 값에 따라서 상기 스위치 소자를 ON·OFF 제어하고, 상기 출력 신호로서 논리 레벨의 신호를 출력하여, 기능적 테스트에 의해 상기 전류원의 동작 확인을 자유롭게 하게 된다. 본 발명에 있어서, 상기 복수의 전류원 각각이, 상기 입력 디지털 신호로 ON·OFF 되는 스위치 와 정전류원과의 직렬회로를 상기 출력 단자와 제 2 전원 사이에 구비하고 있다. 본 발명에 있어서, 통상 동작시에는, 상기 논리 회로는 상기 스위치를 ON 상태로 하고, 상기 출력 단자로부터 상기 입력 디지털 신호에 따른 레벨의 신호 (아날로그 신호) 가 출력된다.

발명을 실시하기 위한 최선의 형태

상기한 본 발명에 대해 더욱 상세하게 설명하기 위해, 첨부 도면을 참조하여 설명한다. 도 1 은, 본 발명의 일 실시형태의 구성을 나타내는 도이다. 도 1 에 있어서, 도 6 과 동일한 요소에는 동일한 참조 부호가 붙여져 있다. 도 1 을 참조하면, 본 발명의 일 실시형태에 있어서, 제 1 내지 제 4 스위치쌍의 일방의 NMOS 트랜지스터 (MN11, MN12, MN13, MN14) 의 게이트에 각각 접속되는 제어 신호 (PCT0, PICT1, PICT2, PICT3) 를 구비하고, 제 1 내지 제 4 스위치쌍의 타방의 NMOS 트랜지스터 (MN21, MN22, MN23, MN24) 의 게이트에 각각 접속되는 제어 신호 (PICB0, PICB1, PICB2, PICB3) 를 구비하고 있다. 4비트의 제어 신호 (PICT [3:0]) 와 4비트의 제어 신호 (PICB [3:0]) 에 의해, NMOS 트랜지스터 (MN11, MN12, MN13, MN14, MN21, MN22, MN23, MN24) 가, 각각 개별적으로 ON·OFF 제어가 자유롭게 된다. 이러한 구성의 본 발명에 의하면, 도 4 에 나타낸 것과 같은, 전류 측정용 전용 패드를 필요로 하지 않는다.

또한, 본 발명의 일 실시형태에 있어서, 통상 동작시에는 제어 신호 (PICB [3:0]) 의 각 비트에는 PICT [3:0] 의 각 비트를 각각 반전한 신호가 공급되고, 제 1 내지 제 4 스위치쌍 (MN1, MN21), (MN12, MN22), (MN13, MN23), (MN14, MN24) 은, 도 6 과 동일하게, 스위치쌍의 일방의 트랜지스터가 ON 일 때 타방의 트랜지스터는 OFF 로 제어되는 차동 스위치로서 기능한다.

통상 동작시, 예를 들어, (PICT0, PICT1, PICT2, PICT3) = (1, 0, 0, 0), (PICB0, PICB1, PICB2, PICB3) = (0, 1, 1, 1) 로 함으로써, 0도 클록과 90도 클록의 비율 (전류의 비) 이 1:3 이 되어, 67.5도의 클록이 출력된다 (도 2 참조). 이와 같이, 위상 인터포레이터에서는, 복수의 전류원은 모두 항상 ON 되어 있어, 전류원을 구성하는 개개의 트랜지스터가 각각 ON 되어 있는지, OFF 되어 있는지는 확인할 수 없다.

그래서 본 실시예에서는, 테스트시에 제어 신호 (PICT [3:0]) 와 제어 신호 (PICB [3:0]) 의 설정에 의해 하기와 같은 상태를 만들어, 전류원 및 전류 패스의 고장을 검출할 수 있다. 또한, 테스터에서는, 차동 출력 신호 (OUTT, OUTB) 의 일방 또는 양방을 대응하는 기대치와 비교함으로써 패스/페일을 판정한다.

[1] (PICT0, PICT1, PICT2, PICT3) = (1, 1, 1, 1), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 0, 0, 0) 인 경우, 트랜지스터 (MN11, MN12, MN13, MN14) 가 ON 되고, 트랜지스터 (MN21, MN22, MN23, MN24) 는 OFF 되며, 제 1 차동쌍 (MN31, MN32) 은 전류원 (MN1, MN2, MN3, MN4) 에 의해 구동된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함으로써, 제 1 차동쌍 (MN31, MN32) 의 동작 확인을 실시할 수 있다.

[2] (PICT0, PICT1, PICT2, PICT3) = (0, 0, 0, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (1, 1, 1, 1) 인 경우, 트랜지스터 (MN21, MN22, MN23, MN24) 가 ON 되고, 트랜지스터 (MN11, MN12, MN13, MN14) 가 OFF 되며, 제 2 차동쌍 (MN33, MN34) 은 전류원 (MN1, MN2, MN3, MN4) 에 의해 구동된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함으로써, 제 2 차동쌍 (MN33, MN34) 의 동작 확인을 실시할 수 있다.

[3] (PICT0, PICT1, PICT2, PICT3) = (1, 0, 0, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 0, 0, 0) 인 경우, 제 1 스위치쌍의 트랜지스터 (MN11) 가 ON 되고, 다른 스위치는 모두 OFF 된다. 이 때, 제 1 차동쌍 (MN31, MN32) 에만 구동 전류가 공급된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함으로써, 전류원 (MN1), 트랜지스터 (MN11) 의 동작 확인을 실시할 수 있다. 즉, 전류원 (MN1) 및/또는 트랜지스터 (MN11) 가 불량일 때, 기능적 테스트에서 페일된다.

[4] (PICT0, PICT1, PICT2, PICT3) = (0, 1, 0, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 0, 0, 0) 인 경우, 제 2 스위치쌍의 트랜지스터 (MN12) 가 ON 되고, 다른 스위치는 모두 OFF 된다. 이 때, 제 1 차동쌍 (MN31, MN32) 에만 구동 전류가 공급된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함으로써, 전류원 (MN2), 트랜지스터 (MN12) 의 동작 확인을 실시할 수 있다.

[5] (PICT0, PICT1, PICT2, PICT3) = (0, 0, 1, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 0, 0, 0) 인 경우, 제 3 스위치쌍의 트랜지스터 (MN13) 가 ON 되고, 다른 스위치는 모두 OFF 된다. 이 때, 제 1 차동쌍 (MN31, MN32) 에만 구동 전류가 공급된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교 함으로써, 전류원 (MN3), 트랜지스터 (MN13) 의 동작 확인을 실시할 수 있다.

[6] (PICT0, PICT1, PICT2, PICT3) = (0, 0, 0, 1), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 0, 0, 0) 인 경우, 제 4 스위치쌍의 트랜지스터 (MN14) 가 ON 되고, 다른 스위치는 모두 OFF 된다. 이 때, 제 1 차동쌍 (MN31, MN32) 에만 구동 전류가 공급된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함으로써, 전류원 (MN4), 트랜지스터 (MN14) 의 동작 확인을 실시할 수 있다.

[7] (PICT0, PICT1, PICT2, PICT3) = (0, 0, 0, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (1, 0, 0, 0) 인 경우, 제 1 스위치쌍의 트랜지스터 (MN21) 가 ON 되고, 다른 스위치는 모두 OFF 된다. 이 때, 제 2 차동쌍 (MN33, MN34) 에만 구동 전류가 공급된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함으로써, 전류원 (MN1), 트랜지스터 (MN21) 의 동작 확인을 실시할 수 있다.

[8] (PICT0, PICT1, PICT2, PICT3) = (0, 0, 0, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 1, 0, 0) 인 경우, 제 2 스위치쌍의 트랜지스터 (MN22) 가 ON 되고, 다른 스위치는 모두 OFF 된다. 이 때, 제 2 차동쌍 (MN33, MN34) 에만 구동 전류가 공급된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함으로써, 전류원 (MN2), 트랜지스터 (MN22) 의 동작 확인을 실시할 수 있다.

[9] (PICT0, PICT1, PICT2, PICT3) = (0, 0, 0, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 0, 1, 0) 인 경우, 제 3 스위치쌍의 트랜지스터 (MN23) 가 ON 되고, 다른 스위치는 모두 OFF 된다. 이 때, 제 2 차동쌍 (MN33, MN34) 에만 구동 전류가 공급된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함 으로써, 전류원 (MN3), 트랜지스터 (MN23) 의 동작 확인을 실시할 수 있다.

[10] (PICT0, PICT1, PICT2, PICT3) = (0, 0, 0, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 0, 0, 1) 인 경우, 제 4 스위치쌍의 트랜지스터 (MN24) 가 ON 되고, 다른 스위치는 모두 OFF 된다. 이 때, 제 2 차동쌍 (MN33, MN34) 에만 구동 전류가 공급된다. 차동 출력 신호 (OUTT, OUTB) 의 값을 기대치와 비교함으로써, 전류원 (MN4), 트랜지스터 (MN24) 의 동작 확인을 실시할 수 있다.

[11] (PICT0, PICT1, PICT2, PICT3) = (0, 0, 0, 0), 또한, (PICB0, PICB1, PICB2, PICB3) = (0, 0, 0, 0) 인 경우, 제 1 내지 제 4 스위치쌍은 모두 OFF 된다. 제 1 차동쌍 (MN31, MN32), 제 2 차동쌍 (MN33, MN34) 에는 구동 전류가 공급되지 않아, 비활성화 상태가 된다. 차동 출력 신호 (OUTT, OUTB) 는 동상으로 High 레벨 (전원 전위 Vdd) 이 되어, 전류원 (MN1 ∼ MN4), 스위치 (MN11 ∼ 14, MN21 ∼ 24) 의 동작 확인을 실시할 수 있다. 예를 들어, 스위치 (MN11) 등이 단락되어 있는 경우, 차동 출력 신호 (OUTT, OUTB) 는 동상이 아니며, 차동 신호가 출력된다. 이 때문에, 기능적 테스트에 의해 기대치와의 비교에 의해 불량을 검출할 수 있다.

또한, 상기 상태 [3] 내지 [10] 에 있어서, 제 1 차동쌍 (MN31, MN32), 제 2 차동쌍 (MN33, MN34) 에 공급되는 구동 전류의 전류치는, 통상 동작시에 공급되는 전류치의 1/4 이 된다. 통상 상태와 비교하여 출력 파형의 진폭은 1/4 이 된다. 즉, 전술한 것처럼, 통상 동작시에는 제 1 내지 제 4 스위치는 차동 스위치로서 기능하고, 제 1 차동쌍 (MN31, MN32) 과 제 2 차동쌍 (MN33, MN34) 에 공급 되는 구동 전류의 합계는, 전류원 (MN1, MN2, MN3, MN4) 의 전류합이 된다. 한 편, 상기 상태 (3) ∼ (10) 의 경우, 제 1 차동쌍 (MN31, MN32), 제 2 차동쌍 (MN33, MN34) 에는, 선택된 1개의 전류원으로부터의 전류에 의해 구동된다.

그래서, 본 실시예에 있어서는, 테스트시에 있어서의 출력 진폭을 늘리기 위해, 도 3 에 나타내는 바와 같이, 커런트 미러의 참조 전류를 공급하는 전류원 (I1) 의 전류량을 4배 등으로 늘리는 제어를 실시해도 된다.

본 실시예에 의하면, 제어 신호 (PICT [3:0] 와 PICB [3:0]) 에 의해, 복수 스위치쌍의 트랜지스터를 각각 독립적으로 ON·OFF 제어하고, 위상 인터포레이터의 출력 신호를 기대치의 논리치와 비교하는 기능적 테스트를 실시함으로써, 전류원 트랜지스터의 고장을 검출할 수 있다. 또한, 기능적 테스트에 있어서, 테스트 사이클에 있어서의 콤퍼레이터의 비교 타이밍 (스트로브 위치) 등을 엄밀하게 지정하는 기능적 테스트가 아니라, 저속 테스트 레이트로 출력 신호의 논리 레벨을 비교하는 테스트 (「loose Functional Test」라고도 한다) 가 행해진다.

또한, 도 4 에 나타난 비교예의 경우, 전류원의 전류를 측정할 수는 있으나, 측정 레인지의 설정, 릴레이의 전환, 출력 신호의 안정화 시간 (WAIT 시간) 등, 전류계에 의한 측정은 시간을 필요로 한다.

이에 대해서, 본 실시예에 의하면, 제어 신호 (PICT [3:0] 와 PICB [3:0]) 에 대하여, 테스터측에서 포스 패턴을 준비하고, 그 패턴에 대응하여 출력 신호의 기대치를 준비해서, 기능적 테스트에서 각각의 전류 패스의 동작을 확인할 수 있다. 또한, 본 실시예에 있어서, 테스터측에 있어서 기능적 테스트의 콤퍼레이 터의 비교 타이밍을 스위핑하는 마진 테스트 등에 의한 AC 파라메트릭 테스트를 실시해도 됨은 물론이다.

다음으로, 본 발명의 다른 실시예에 대해 설명한다. 도 5(a) 는, DA 변환기 (DAC) 의 전형적인 구성의 일례를 나타내는 도이다. 또한, 도 5(a), 도 5(b) 에서는, 간단하게 하기 위해 3비트의 DAC 가 나타나 있지만, 본 발명은 3비트의 DAC 로 한정되는 것이 아님은 물론이다. 도 5(a) 에 나타나는 바와 같이, 소스가 정전류원 (I1, I2, I3) 에 각각 접속되고, 드레인이 저항 (R1) 의 일단에 공통 접속되고, 게이트에 3비트 DAC 제어 신호 (입력 디지털 신호) 가 각각 접속된 3개의 NMOS 트랜지스터 (MN1, MN2, MN3) 를 구비하고, NMOS 트랜지스터 (MN1, MN2, MN3) 의 공통 드레인으로부터 출력 신호가 추출된다. NMOS 트랜지스터 (MN1, MN2, MN3) 의 공통 드레인은, 전압 측정용 전용 단자 (전용 패드) 에 접속되어 있다. 또한, 정전류원 (I1, I2, I3) 의 전류치는, 예를 들어, 1:2:4 로 가중되어 있는 구성으로 해도 된다. 통상 동작시에는, DAC 제어 신호 (입력 디지털 신호) 에 의해, 트랜지스터 (MN1, MN2, MN3) 가 ON·OFF 제어되고, ON 상태로 된 트랜지스터에 접속되는 정전류원 전류가 흘러, 전원 전위로부터 저항 (R1) 에 흐르는 전류합 (정전류원 (I1, I2, I3) 중의 트랜지스터 (MN1, MN2, MN3) 중 ON 된 트랜지스터에 접속되는 정전류원 전류의 합) 에 의한 전압 강하를 공제한 만큼의 전압이, 전력 아날로그 전압으로서 출력된다. 도 5(a) 의 DAC 의 테스트시에는, DAC 제어 신호에 의해, 트랜지스터 (MN1, MN2, MN3) 를 ON·OFF 제어함으로써, 테스트 단자로부터 출력되는 전압의 측정 (아날로그 전압 측정) 이 실시된다.

도 5(b) 는, 본 발명에 의한 DAC 의 일 실시예의 구성을 나타내는 도이다. 도 5(b) 를 참조하면, 이 DAC 는 도 5(a) 의 구성에 추가하여, 저항 (R1) 과 전원 사이에 PMOS 트랜지스터 (MP1) 를 구비하고, 테스트, 통상 동작의 제어를 실시하는 테스트 제어 신호와 3비트 DAC 제어 신호 (입력 디지털 신호) 를 입력하고, PMOS 트랜지스터 (MP1) 의 게이트 전위를 제어함으로써, PMOS 트랜지스터 (MP1) 의 ON·OFF 를 제어하는 로직 회로 (Logic) 를 구비하고 있다. 도 5(b) 에 나타나는 바와 같이, 본 실시예에 있어서는, 도 5(a) 의 테스트 단자 (패드) 는 불필요해진다.

도 5(b) 의 DAC 에 있어서, 로직 회로 (Logic) 는, 테스트 제어 신호가 통상 동작을 나타낼 때에는 PMOS 트랜지스터 (MP1) 의 게이트 전위를 LOW 레벨로 하고, PMOS 트랜지스터 (MP1) 를 ON 상태로 하여, 도 5(a) 의 DAC 와 동일하게 동작한다.

테스트 제어 신호가 테스트를 나타낼 때에는, 3비트 DAC 제어 신호 (입력 디지털 신호) 의 값에 기초하여, 로직 회로 (Logic) 는 PMOS 트랜지스터 (MP1) 의 ON·OFF 를 제어하고, 출력 신호로부터 HIGH 레벨 (전원 전위), LOW 레벨 (GND 전위) 이 출력되도록 제어한다. 예를 들어, DAC 제어 신호의 설정치에 의해, 트랜지스터 (MN1, MN2, MN3) 가 모두 OFF 일 때에는, PMOS 트랜지스터 (MP1) 를 ON 으로 함으로써 출력 신호는 HIGH 레벨 (전원 전위) 이 출력되고, 도시하지 않은 테스터에서 출력 신호가 HIGH 레벨 (기대치) 인 것을 확인한다. 트랜지스터 (MN1, MN2, MN3) 가 불량인 경우, 출력 신호는 기대치와 일치하지 않고, 페일된다.

또, DAC 제어 신호의 설정치에 의해, 트랜지스터 (MN1, MN2, MN3) 중 적어도 1개가 ON 일 때에는, PMOS 트랜지스터 (MP1) 를 OFF 시킴으로써, 출력 신호는 LOW 레벨 (GND 전위) 이 출력되고, 도시하지 않은 테스터에서 출력 신호가 LOW 레벨인 것을 확인한다. 예를 들어, DAC 제어 신호에 의해 ON 으로 설정된 트랜지스터가 ON 되지 않는 경우, 출력 신호는 LOW 레벨 (GND 전위) 로 되지 않고, 페일된다.

또한, 상기 실시예에 있어서, 전류, 전압의 측정이 디바이스의 테스트 항목으로 규정되어 있는 등의 경우에 있어서는, 전류 또는 전압 측정용 테스트 단자 (패드) 를 겸비해도 됨은 물론이다. 예를 들어, 도 1 에 나타난 본 실시예에 있어서, 전류원의 전류치를 테스터의 전류계를 이용하여 측정하는 경우에는, 도 4 에 나타낸 테스트 단자를 겸비한다. 기본적으로는, 전류 경로의 트랜지스터의 동작 확인을 기능적 테스트에서 실시하여 패스/페일을 선별하지만, 테스트 플로우에 있어서 DC 측정 (전류 측정) 이 필수인 경우, 도 4 의 테스트 단자 (패드) 로부터 전류의 측정을 실시한다. 또, 도 5(b) 의 구성에 있어서, 도 5(a) 의 테스트 단자를 구비한 구성으로 해도 된다.

또한, 상기 실시예에서는, 위상 인터포레이터, DAC 에 기초하여 본 발명의 반도체 장치를 설명했지만, 본 발명은 위상 인터포레이터, DAC 로 제한되는 것은 아니다. 이상, 본 발명을 상기 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예의 구성에만 제한되는 것은 아니고, 본 발명의 범위내에서 당업자라면 이뤄낼 수 있을 각종 변형, 수정을 포함하는 것은 물론이다.

본 발명에 의하면, 테스트의 고속화를 가능하게 한다.

본 발명에 의하면, 전용 테스트 패드를 필요로 하지 않아, 회로 면적의 증대, 테스트 비용의 삭감을 가능하게 한다.

Claims

복수의 전류 패스가, 입력 디지털 신호에 응답하여 전류의 ON·OFF 를 제어하는 복수의 스위치 소자를 각각 구비하고, ON 상태의 상기 전류 패스에 흐르는 전류의 합성치에 대응한 신호를 출력 단자로부터 출력하는 반도체 장치로서,

상기 입력 디지털 신호에 의해 상기 복수의 스위치 소자를 각각 개별적으로 ON·OFF 제어할 수 있고, 테스트시에는, 상기 입력 디지털 신호에 의해 상기 복수의 스위치 소자의 ON·OFF 를 제어하고, 상기 출력 단자로부터 논리 신호를 추출하고, 상기 논리 신호를 기대치와 일치하는지 비교하는 기능적 테스트로, 상기 복수의 전류 패스 각각의 동작 여부를 확인할 수 있는 수단을 구비하는 것을 특징으로 하는 반도체 장치.
제 1 입력 신호를 차동 입력으로 하는 제 1 차동쌍,

제 2 입력 신호를 차동 입력으로 하는 제 2 차동쌍,

부하 회로,

제 1 내지 제 N (단, N 은 2 이상의 양의 정수) 의 전류원, 및

각각이 1쌍의 스위치를 갖는 제 1 내지 제 N 스위치쌍을 구비하고,

상기 제 1 및 제 2 차동쌍의 출력쌍은 공통 접속되고, 상기 부하 회로에 접속됨과 함께, 공통 접속된 상기 출력쌍의 적어도 일방이 출력 단자에 접속되며,

상기 제 1 내지 제 N 스위치쌍의 각 일방의 스위치는 일단이 각각 상기 제 1 내지 제 N 전류원에 접속되고, 타단은 상기 제 1 차동쌍에 공통 접속되며,

상기 제 1 내지 제 N 스위치쌍의 각 타방의 스위치는 일단이 각각 상기 제 1 내지 제 N 전류원에 접속되고, 타단은 상기 제 2 차동쌍에 공통 접속되며,

상기 제 1 내지 제 N 스위치쌍의 제어 단자에는, 각각 개별적으로 값의 설정 이 자유로운 2N 개의 제어 신호가 공급되는 것을 특징으로 하는 반도체 장치.
제 2 항에 있어서,

테스트시에, 상기 출력 단자로부터의 출력 신호가 기대치와 일치하는지 판정하는 기능 테스트로, 검사 대상의 전류원, 상기 제 1 및 제 2 차동쌍, 상기 제 1 내지 제 N 스위치쌍 중 적어도 1개의 동작 여부의 확인을 가능하게 하여 이루어지는 것을 특징으로 하는 반도체 장치.
제 2 항에 있어서,

통상 동작시에는, 상기 제 1 내지 제 N 스위치쌍의 각 스위치쌍은, 상기 제어 신호에 의해 일방의 스위치가 ON 일 때 타방의 스위치는 OFF 로 설정되는 것을 특징으로 하는 반도체 장치.
제 2 항에 있어서,

상기 제 1 및 제 2 차동쌍의 출력쌍의 공통 접속점과 상기 부하 회로의 접속점이 차동 출력 단자에 접속되어 있는 것을 특징으로 하는 반도체 장치.
제 2 항에 있어서,

상기 제 1 입력 신호와 상기 제 2 입력 신호의 위상차를 상기 제어 신호에 의해 규정되는 내분비로 내분한 위상 출력 신호가, 상기 출력 단자로부터 출력되는 것을 특징으로 하는 반도체 장치.
입력 디지털 신호에 응답하여 ON·OFF 제어되고, 출력이 공통 접속된 복수의 전류원,

상기 공통 접속된 상기 복수의 전류원의 출력과 제 1 전원 사이에 직렬 형태로 접속되어 이루어지는, 저항 및 스위치, 및

테스트/통상 동작의 동작 모드를 제어하는 테스트 제어 신호와 상기 입력 디지털 신호를 입력하여, 상기 스위치의 ON·OFF 를 각각 개별적으로 제어하는 논리 회로를 구비하고,

상기 공통 접속된 상기 복수의 전류원의 출력은 출력 단자에 접속되고,

테스트시에는, 상기 논리 회로는, 상기 입력 디지털 신호의 값에 따라서 상기 스위치 소자를 각각 개별적으로 ON·OFF 제어하고, 상기 출력 신호로서 논리 레벨의 신호를 출력하여, 기능적 테스트에 의해 상기 복수의 전류원 각각의 동작 여부를 확인할 수 있도록 이루어지는 것을 특징으로 하는 반도체 장치.
제 7 항에 있어서,

상기 복수의 전류원 각각이, 상기 입력 디지털 신호에 의해 ON·OFF 되는 스 위치와 정전류원과의 직렬 회로를, 상기 출력 단자와 제 2 전원 사이에 구비하고 있는 것을 특징으로 하는 반도체 장치.
제 7 항에 있어서,

통상 동작시에는, 상기 논리 회로는 상기 스위치를 ON 상태로 하고, 상기 출력 단자로부터 상기 입력 디지털 신호에 따른 레벨의 신호가 출력되는 것을 특징으로 하는 반도체 장치.
제 1 입력 신호를 차동 입력으로 하는 제 1 차동쌍,

제 2 입력 신호를 차동 입력으로 하는 제 2 차동쌍,

부하 회로,

제 1 내지 제 N (단, N 은 2 이상의 양의 정수) 전류원, 및

각각이 1쌍의 스위치를 갖는 제 1 내지 제 N 스위치쌍을 구비하고,

상기 제 1 및 제 2 차동쌍의 출력쌍은 공통 접속되고, 상기 부하 회로에 접속됨과 함께 공통 접속된 상기 출력쌍의 적어도 일방이 출력 단자에 접속되며,

상기 제 1 내지 제 N 스위치쌍의 각 일방의 스위치는 일단이 각각 상기 제 1 내지 제 N 전류원에 접속되고, 타단은 상기 제 1 차동쌍에 공통 접속되며,

상기 제 1 내지 제 N 스위치쌍의 각 타방의 스위치는 일단이 각각 상기 제 1 내지 제 N 전류원에 접속되고, 타단은 상기 제 2 차동쌍에 공통 접속되며,

상기 제 1 내지 제 N 스위치쌍의 제어 단자에는, 각각 개별적으로 값의 설정 이 자유로운 2N개의 제어 신호가 공급되는 반도체 장치의 테스트 방법으로서,

테스트시에, 상기 제 1 내지 제 N 스위치쌍의 제어 단자에 대해, 상기 2N개의 제어 신호에 의해 테스트 장치로부터 인가 패턴을 공급하고, 상기 출력 단자로부터의 출력 신호가 기대치와 일치하는지, 상기 테스트 장치에 의해 판정하는 기능 테스트 공정을 포함하고,

기능 테스트로, 검사 대상의 전류원, 상기 제 1 및 제 2 차동쌍, 상기 제 1 내지 제 N 스위치쌍 중 적어도 1개의 동작 확인을 가능하게 하여 이루어지는 것을 특징으로 하는 반도체 장치의 테스트 방법.