JP3857696B2 - 半導体集積回路およびその検査方法 - Google Patents
半導体集積回路およびその検査方法 Download PDFInfo
- Publication number
- JP3857696B2 JP3857696B2 JP2004067206A JP2004067206A JP3857696B2 JP 3857696 B2 JP3857696 B2 JP 3857696B2 JP 2004067206 A JP2004067206 A JP 2004067206A JP 2004067206 A JP2004067206 A JP 2004067206A JP 3857696 B2 JP3857696 B2 JP 3857696B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- circuit
- comparison result
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31716—Testing of input or output with loop-back
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
PLLから供給されたクロック信号に基づき、受信データを与えられて受信処理を行う受信機と、前記クロック信号に基づき、送信データを与えられて送信処理を行う送信機とを備え、前記送信機が出力したデータを試験用に前記受信機に与えるループバック機能を有し、
前記受信機がCDR回路として、
入力データと復元クロックとを与えられて位相を比較し、復元データと、シリアルな形態で位相比較結果を出力する位相比較器と、
前記位相比較器から前記位相比較結果を与えられ、シリアル/パラレル変換を行ってパラレルな形態で前記位相比較結果を出力するシリアル−パラレル変換回路と、
前記シリアル−パラレル変換回路から前記位相比較結果を与えられ、所定期間内において前記位相比較結果に平均化処理を行って出力するディジタルフィルタと、
前記ディジタルフィルタから前記位相比較結果を与えられ、前記復元クロックの位相を制御するための制御信号を出力する制御回路と、
前記クロック信号を与えられ、前記制御信号に基いて前記復元クロックを生成する位相分割器と、
を有する負帰還ループによって、前記入力データと前記復元クロックの位相が一致するように制御し、
さらに前記CDR回路は、
前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力する信号出力回路と、
前記信号出力回路から出力された前記信号の所定期間内のパルス数をカウントして第1のカウント値を出力する第1のカウンタと、
前記ディジタルフィルタから出力された、平均化処理が施された前記位相比較結果のパルス数をカウントして第2のカウント値を出力する第2のカウンタと、
前記第1のカウント値と前記第2のカウント値とを与えられて比較し、前記信号がもたらす位相のずれを吸収する能力の有無を判定する信号処理回路と、
を有することを特徴とする。
前記CDR回路がロックした状態において、前記信号出力回路を用いて、前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力するステップと、
前記信号処理回路を用いて、前記信号がもたらす位相のずれを前記負帰還ループが吸収する能力の有無を判定するステップと、
を備えることを特徴とする。
図1に、本発明の実施の形態1による半導体集積回路における受信機に含まれるCDR回路の構成を示す。尚、送受信機としての構成は図6に示された構成と同様であり、ループバック試験を行う際には図9に示されたように送信機50から出力されたテスト信号が受信機51に入力される。
図4に、本発明の実施の形態2の回路構成を示す。
図5に、本発明の実施の形態3の回路構成を示す。
12 シリアル−パラレル変換器
13 ディジタルフィルタ
14 制御回路
15 位相分割器
16 信号処理回路
17 信号出力回路
18a〜18c カウンタ
19 データエラー検出器
50 送信機(TX)
51 受信機(RX)
52 PLL
53 参照周波数源
61 位相比較器
62 シリアル−パラレル変換器
63 ディジタルフィルタ
64 制御回路
65 位相分割器
Claims (5)
- PLLから供給されたクロック信号に基づき、受信データを与えられて受信処理を行う受信機と、前記クロック信号に基づき、送信データを与えられて送信処理を行う送信機とを備え、前記送信機が出力したデータを試験用に前記受信機に与えるループバック機能を有し、
前記受信機がクロック−データ−リカバリ(以下、CDRという)回路として、
入力データと復元クロックとを与えられて位相を比較し、復元データと、シリアルな形態で位相比較結果を出力する位相比較器と、
前記位相比較器から前記位相比較結果を与えられ、シリアル/パラレル変換を行ってパラレルな形態で前記位相比較結果を出力するシリアル−パラレル変換回路と、
前記シリアル−パラレル変換回路から前記位相比較結果を与えられ、所定期間内において前記位相比較結果に平均化処理を行って出力するディジタルフィルタと、
前記ディジタルフィルタから前記位相比較結果を与えられ、前記復元クロックの位相を制御するための制御信号を出力する制御回路と、
前記クロック信号を与えられ、前記制御信号に基いて前記復元クロックを生成する位相分割器と、
を有する負帰還ループによって、前記入力データと前記復元クロックの位相が一致するように制御し、
さらに前記CDR回路は、
前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力する信号出力回路と、
前記信号出力回路から出力された前記信号の所定期間内のパルス数をカウントして第1のカウント値を出力する第1のカウンタと、
前記ディジタルフィルタから出力された、平均化処理が施された前記位相比較結果のパルス数をカウントして第2のカウント値を出力する第2のカウンタと、
前記第1のカウント値と前記第2のカウント値とを与えられて比較し、前記信号がもたらす位相のずれを吸収する能力の有無を判定する信号処理回路と、
を有することを特徴とする半導体集積回路。 - 前記受信機はさらに、
前記シリアル−パラレル変換器から出力された前記復元データを与えられ、前記入力データと比較してその比較結果を出力するデータエラー検出器をさらに備えることを特徴とする請求項1記載の半導体集積回路。 - 前記信号処理回路は、前記データエラー検出器が出力した前記比較結果を与えられ、この比較結果と、前記第1のカウント値と前記第2のカウント値との差が所定範囲内にあるか否かを判定した結果とに基づいて判定を行うことを特徴とする請求項2記載の半導体集積回路。
- PLLから供給されたクロック信号に基づき、受信データを与えられて受信処理を行う受信機と、前記クロック信号に基づき、送信データを与えられて送信処理を行う送信機とを備え、前記送信機が出力したデータを試験用に前記受信機に与えるループバック機能を有し、
前記受信機がCDR回路として、
入力データと復元クロックとを与えられて位相を比較し、復元データと、シリアルな形態で位相比較結果を出力する位相比較器と、
前記位相比較器から前記位相比較結果を与えられ、シリアル/パラレル変換を行ってパラレルな形態で前記位相比較結果を出力するシリアル−パラレル変換回路と、
前記シリアル−パラレル変換回路から前記位相比較結果を与えられ、所定期間内において前記位相比較結果に平均化処理を行って出力するディジタルフィルタと、
前記ディジタルフィルタから前記位相比較結果を与えられ、前記復元クロックの位相を制御するための制御信号を出力する制御回路と、
前記クロック信号を与えられ、前記制御信号に基いて前記復元クロックを生成する位相分割器と、
を有する負帰還ループによって、前記入力データと前記復元クロックの位相が一致するように制御し、
さらに前記CDR回路が、
前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力する信号出力回路と、
前記信号出力回路から出力された前記信号の所定期間内のパルス数をカウントして第1のカウント値を出力する第1のカウンタと、
前記ディジタルフィルタから出力された、平均化処理が施された前記位相比較結果のパルス数をカウントして第2のカウント値を出力する第2のカウンタと、
前記第1のカウント値と前記第2のカウント値とを与えられて比較し、前記信号がもたらす位相のずれを吸収する能力の有無を判定する信号処理回路と、
を有する半導体集積回路を検査する際に、
前記CDR回路がロックした状態において、前記信号出力回路を用いて、前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力するステップと、
前記信号処理回路を用いて、前記信号がもたらす位相のずれを前記負帰還ループが吸収する能力の有無を判定するステップと、
を備えることを特徴とする半導体集積回路の検査方法。 - 前記受信機がさらに、前記シリアル−パラレル変換器から出力された前記復元データを与えられ、前記入力データと比較してその比較結果を出力するデータエラー検出器を備えており、
前記負帰還ループの能力を判定するステップでは、前記データエラー検出器が出力した前記比較結果を前記信号処理回路に与えて、この比較結果と、前記第1のカウント値と前記第2のカウント値との差が所定範囲内にあるか否かを判定した結果とに基づいて判定を行うことを特徴とする請求項4記載の半導体集積回路の検査方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004067206A JP3857696B2 (ja) | 2004-03-10 | 2004-03-10 | 半導体集積回路およびその検査方法 |
US10/901,165 US7349506B2 (en) | 2004-03-10 | 2004-07-29 | Semiconductor integrated circuit and method for testing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004067206A JP3857696B2 (ja) | 2004-03-10 | 2004-03-10 | 半導体集積回路およびその検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005257376A JP2005257376A (ja) | 2005-09-22 |
JP3857696B2 true JP3857696B2 (ja) | 2006-12-13 |
Family
ID=34918386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004067206A Expired - Fee Related JP3857696B2 (ja) | 2004-03-10 | 2004-03-10 | 半導体集積回路およびその検査方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7349506B2 (ja) |
JP (1) | JP3857696B2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7239849B2 (en) * | 2003-11-04 | 2007-07-03 | Altera Corporation | Adaptive communication methods and apparatus |
US7571360B1 (en) * | 2004-10-26 | 2009-08-04 | National Semiconductor Corporation | System and method for providing a clock and data recovery circuit with a fast bit error rate self test capability |
US7664204B1 (en) * | 2005-03-10 | 2010-02-16 | Marvell International Ltd. | Adaptive timing using clock recovery |
JP4955250B2 (ja) * | 2005-10-14 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそのテスト方法 |
US7379382B2 (en) | 2005-10-28 | 2008-05-27 | Micron Technology, Inc. | System and method for controlling timing of output signals |
JP2007184847A (ja) * | 2006-01-10 | 2007-07-19 | Nec Electronics Corp | クロックアンドデータリカバリ回路及びserdes回路 |
JP4893052B2 (ja) | 2006-03-24 | 2012-03-07 | 日本電気株式会社 | レシーバ回路及びレシーバ回路試験方法 |
US7571363B2 (en) * | 2006-05-18 | 2009-08-04 | Agilent Technologies, Inc. | Parametric measurement of high-speed I/O systems |
TWI332771B (en) * | 2006-09-04 | 2010-11-01 | Via Tech Inc | Receiver and test method therefor |
TWI342683B (en) * | 2007-02-06 | 2011-05-21 | Benq Corp | Method and apparatus for reducing electromagnetic interference |
US8504862B2 (en) | 2007-02-20 | 2013-08-06 | Fujitsu Semiconductor Limited | Device and method for preventing lost synchronization |
US20080310315A1 (en) * | 2007-06-18 | 2008-12-18 | Lecroy Corporation | Equalized trigger |
JP2009077188A (ja) * | 2007-09-21 | 2009-04-09 | Hitachi Ltd | 半導体装置 |
KR100894486B1 (ko) * | 2007-11-02 | 2009-04-22 | 주식회사 하이닉스반도체 | 디지털 필터, 클록 데이터 복구 회로 및 그 동작방법, 반도체 메모리 장치 및 그의 동작방법 |
JP5174493B2 (ja) * | 2008-03-06 | 2013-04-03 | 株式会社日立製作所 | 半導体集積回路装置及びアイ開口マージン評価方法 |
JP4562787B2 (ja) * | 2008-07-30 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | Pll回路 |
JP5300671B2 (ja) * | 2009-09-14 | 2013-09-25 | 株式会社東芝 | クロックリカバリ回路およびデータ再生回路 |
JP2011171808A (ja) * | 2010-02-16 | 2011-09-01 | Renesas Electronics Corp | 半導体装置、及びそのテスト方法 |
JP4666670B2 (ja) * | 2010-06-08 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 通信装置及びその折り返し試験方法 |
JP5492951B2 (ja) * | 2012-08-03 | 2014-05-14 | 株式会社日立製作所 | 半導体集積回路装置、及び、クロックデータ復元方法 |
US8610476B1 (en) * | 2012-09-14 | 2013-12-17 | Altera Corporation | Apparatus and methods for lock detection for semi-digital and fully-digital clock data recovery |
US9036729B2 (en) | 2013-02-19 | 2015-05-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Code forwarding and clock generation for transmitter repeaters |
US9276370B2 (en) * | 2013-08-28 | 2016-03-01 | Ofs Fitel, Llc | High-power liquid-cooled pump and signal combiner |
CN104977859B (zh) * | 2014-04-04 | 2018-10-26 | 伊顿公司 | 一种变频器并联控制***及其容错控制方法 |
US9826495B2 (en) * | 2014-12-30 | 2017-11-21 | Hughes Network Systems, Llc | Apparatus and method for testing synchronized transmission between systems operating at different clock rates |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5787114A (en) * | 1996-01-17 | 1998-07-28 | Lsi Logic Corporation | Loop-back test system and method |
US5859881A (en) * | 1996-06-07 | 1999-01-12 | International Business Machines Corporation | Adaptive filtering method and apparatus to compensate for a frequency difference between two clock sources |
US6076175A (en) * | 1997-03-31 | 2000-06-13 | Sun Microsystems, Inc. | Controlled phase noise generation method for enhanced testability of clock and data generator and recovery circuits |
US6650141B2 (en) * | 2001-12-14 | 2003-11-18 | Lattice Semiconductor Corporation | High speed interface for a programmable interconnect circuit |
US7388904B2 (en) * | 2003-06-03 | 2008-06-17 | Vativ Technologies, Inc. | Near-end, far-end and echo cancellers in a multi-channel transceiver system |
US7218670B1 (en) * | 2003-11-18 | 2007-05-15 | Xilinx, Inc. | Method of measuring the performance of a transceiver in a programmable logic device |
US7702030B2 (en) * | 2003-12-17 | 2010-04-20 | Mindspeed Technologies, Inc. | Module to module signaling with jitter modulation |
-
2004
- 2004-03-10 JP JP2004067206A patent/JP3857696B2/ja not_active Expired - Fee Related
- 2004-07-29 US US10/901,165 patent/US7349506B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7349506B2 (en) | 2008-03-25 |
US20050201500A1 (en) | 2005-09-15 |
JP2005257376A (ja) | 2005-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3857696B2 (ja) | 半導体集積回路およびその検査方法 | |
US9325487B1 (en) | Systems and methods for transferring a signal from a first clock domain to a second clock domain | |
US8453043B2 (en) | Built-in bit error rate test circuit | |
US9425781B2 (en) | Syncless unit interval variation tolerant PWM receiver circuit, system and method | |
JP2007519005A (ja) | ジッタを測定する方法および装置 | |
TWI467187B (zh) | 用於標準符合性抖動容限測試的晶載干擾 | |
JP5153766B2 (ja) | データ受信回路それを利用した試験装置 | |
US8514920B2 (en) | Methods and apparatus for pseudo asynchronous testing of receive path in serializer/deserializer devices | |
US8334716B1 (en) | Digital phase detection circuit and method | |
US7898322B1 (en) | Demodulator for a low power radio receiver | |
JP5516299B2 (ja) | 分周器およびそれを有するミキサ回路 | |
CN111211884B (zh) | 基于片上网络的高速数据采集***的时钟同步***及方法 | |
US20060133558A1 (en) | Mechanism to aid a phase interpolator in recovering a clock signal | |
JP2016063430A (ja) | 送受信回路、集積回路及び試験方法 | |
JP5291395B2 (ja) | 伝送システム、送信装置、受信装置、及び、伝送方法 | |
US20050084048A1 (en) | Clock and data recovery circuit | |
JP2008151719A (ja) | 半導体集積回路 | |
US20120307874A1 (en) | Cdr circuit, receiver, and transmitting-receiving system | |
JPH04178047A (ja) | スキュー補償方式 | |
US6680991B1 (en) | Detection of frequency differences between signals | |
JP6695200B2 (ja) | シリアルデータの受信回路、トランシーバ回路、電子機器、アイドル状態の検出方法 | |
JP6427967B2 (ja) | データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法 | |
JP4956989B2 (ja) | クロック同期方法およびクロック同期回路 | |
JP3037209B2 (ja) | 位相差検出回路 | |
TW201515395A (zh) | 時脈資料回復電路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060908 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060914 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |