KR100870383B1 - 낸드 플래시 메모리 소자의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 86
- 238000010438 heat treatment Methods 0.000 claims abstract description 33
- 210000004027 cell Anatomy 0.000 claims abstract description 32
- 238000005468 ion implantation Methods 0.000 claims abstract description 28
- 210000004692 intercellular junction Anatomy 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 150000002500 ions Chemical class 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판 상부에 게이트를 형성한 후 상기 셀 영역만 오픈시켜 이온 주입 공정을 실시하여 상기 반도체 기판 내에 셀 접합을 형성하는 단계, 상기 셀 접합에 주입된 이온이 활성화되도록 RTA방식으로 제1 열처리 공정을 실시하는 단계, 상기 저전압 영역만 오픈하여 제1 농도로 이온 주입 공정을 실시하는 단계, 상기 고전압 영역만 오픈시켜 이온 주입 공정을 실시한 후 상기 게이트 측면에 스페이서를 형성하는 단계, 및 상기 저전압 영역만 오픈시켜 상기 제1 농도보다 높은 제2 농도로 이온 주입 공정을 실시한 후 제2 열처리 공정을 실시하는 단계를 포함함함으로써, 셀 접합부 사이에 발생하는 펀치 스루(punch though)성 누설 전류를 방지할 수 있다.
펀치스루성 누설 전류, RTA, 셀 접합
Description
도 1은 소자 축소화에 따른 셀의 특성 변화를 게이트 전압(Vg)과 드레인 전류(Id)를 통해 나타낸 그래프이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 단면도이다.
도 3은 기존의 공정과 급속 열처리(RTA) 공정을 실시하였을 때의 채널 프로파일을 나타낸 그래프이다.
도 4는 기존의 공정과 급속 열처리(RTA) 공정을 실시하였을 때의 셀의 특성 변화를 게이트 전압(Vg)과 드레인 전류(Id)를 통해 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 플로팅 게이트용 도전막 106 : 유전체막
108 : 제2 폴리실리콘막 110 : 텅스텐막
112 : 게이트 114 : 포토레지스트 패턴
116 : 셀 접합 118 : 접합
120 : 스페이서
본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로 특히, 셀 접합부 사이에 발생하는 펀치 스루(punch though)성 누설 전류를 방지하기 위한 낸드 플래시 메모리 소자의 제조방법에 관한 것이다.
낸드 플래시 메모리 소자가 고집적화되어감에 따라 셀 사이즈가 점점 작아지고 있다. 특히, 100nm 이하의 게이트 길이를 갖는 셀의 경우는 작은 게이트 길이에 의해 펀치 스루성 누설 전류가 발생하여 셀의 정확성을 요하는 센싱 마진(sensing margin)을 저하시킨다.
도 1은 소자 축소화에 따른 셀의 특성 변화를 게이트 전압(Vg)과 드레인 전류(Id)를 통해 나타낸 그래프이다.
도 1을 참조하면, 곡선 A는 100nm 수준의 게이트 길이를 갖는 셀에 있어서, 게이트 전압에 대한 드레인 전류 변화량을 나타낸다. 곡선 A에 나타낸 바와 같이, 인가된 게이트 전압(Vg)에 대해 정상적인 드레인 전류(Id) 값이 나타남으로 펀치 스루성 전류가 발생하지 않음을 알 수 있다. 곡선 B는 소자의 축소화로 인해 줄어든 게이트 길이를 갖는 셀에 있어서, 인가된 게이트 전압(Vg)에 대해 발생하는 드 레인 전류(Id) 값이 정상치보다 높은 상태를 보이고 있다. 곡선 B를 통해 펀치 스루성 누설 전류가 발생하고 있음을 알 수 있다. 이러한 누설 전류는 셀의 센싱 마진을 감소시킬 뿐만 아니라, 메모리 개발 단계 중에 셀의 특성을 평가하는데 있어서 다양한 오류들을 유발시킨다.
따라서, 펀치 스루성 누설 전류를 감소시켜 셀 특성을 향상시키기 위해서는 효과적인 채널 길이를 확보하여야 한다. 채널 길이를 확보하기 위해 셀 접합을 형성하기 위한 이온 주입 공정시 도즈량(dose)을 감소시키는 방법을 사용하고 있으나, 이는 셀 자체 내에 흐르는 전류를 감소시키는 특성이 있다. 특히, 도즈량의 감소로 셀 접합의 저항이 증가하는 경우, 셀 자체 내에 흐르는 전류가 더욱더 감소하는 문제가 발생한다.
또한, 셀 접합 형성 공정에서 주입된 이온은 후속 공정인 어닐 공정을 통해 활성화되어 TED(Transient Enhanced Diffusion)를 발생시켜 채널 도핑 프로파일을 저하시킨다. 이때, 게이트 길이가 긴 셀의 경우, TED가 발생하더라도 어느 정도의 효과적인 채널 길이를 유지할 수 있으므로 보론 농도(concentration)가 크게 저하되지 않는데 반해, 게이트 길이가 짧은 셀의 경우, TED 발생으로 인하여 보론 농도가 저하된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 짧은 게이트 길이를 가지면서 셀 접합부 사이에 발생하는 펀치 스루(punch though)성 누설 전류를 방지하기 위한 낸드 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판 상부에 게이트를 형성한 후 상기 셀 영역만 오픈시켜 이온 주입 공정을 실시하여 상기 반도체 기판 내에 셀 접합을 형성하는 단계, 상기 셀 접합에 주입된 이온이 활성화되도록 RTA방식으로 제1 열처리 공정을 실시하는 단계, 상기 저전압 영역만 오픈하여 제1 농도로 이온 주입 공정을 실시하는 단계, 상기 고전압 영역만 오픈시켜 이온 주입 공정을 실시한 후 상기 게이트 측면에 스페이서를 형성하는 단계, 및 상기 저전압 영역만 오픈시켜 상기 제1 농도보다 높은 제2 농도로 이온 주입 공정을 실시한 후 제2 열처리 공정을 실시하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.
본 발명의 다른 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판 상부에 게이트를 형성한 후 상기 셀 영역만 오픈시켜 이온 주입 공정을 실시하여 상기 반도체 기판 내에 셀 접합을 형성하는 단계, 상기 저전압 영역만 오픈하여 상기 제1 농도로 이온 주입 공정을 실시한 후 상기 고전압 영역만 오픈시켜 이온 주입 공정을 실시하는 단계, 상기 게이트 측면에 스페이서를 형성한 후 상기 저전압 영역만 오픈시켜 상기 제1 농도보다 높은 제2 농도로 이온 주입 공정을 실시하는 단계, 및 상기 셀 영역, 상기 저전압 영역 및 상기 고전압 영역에 주입된 이온이 활성화될 수 있도록 RTA방식으로 열처리 공정을 실시하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다. 이하, 도면에서 주변 영역에는 저전압 영역(LV)과 고전압 영역(HV)이 포함되나, 저전압 영역(LV) 및 고전압 영역(HV) 중 어느 하나만 도시하였다.
도 2a를 참조하면, 셀 영역(C), 주변 영역(즉, 저전압 영역(LV) 및 고전압 영역(HV))이 정의된 반도체 기판(100) 내에 문턱 전압(Vt)을 조절하기 위해 Vt 이온 주입 공정을 실시한다. 이때, Vt 이온 주입 공정은 보론(B) 이온을 주입한다. 반도체 기판(100)의 소정 영역에 터널 산화막(102)을 형성한 후 전체 구조 상부에 플로팅 게이트용 도전막(104), 유전체막(106) 및 콘트롤 게이트용 도전막(108 및 110)을 형성한다. 바람직하게는 플로팅 게이트용 도전막(104)은 제1 폴리실리콘을, 유전체막(106)은 ONO(Oxide-Nitride-Oxide)를, 컨트롤 게이트용 도전막은 제2 폴리실리콘(108) 및 텅스텐막(110)이 적층된 게이트(112)를 이용한다.
도 2b를 참조하면, 셀 영역(C)이 오픈되도록 주변 영역(즉,저전압 영역(LV) 및 고전압 영역(HV))에 포토레지스트 패턴(114)을 형성한 후 게이트(112)를 마스크로 이온 주입 공정을 실시하여 반도체 기판(100) 내에 셀 접합(116)을 형성한다. 이때, 이온 주입은 인(P) 및 비소(As)를 혼합한 혼합 가스를 이용하여 실시한다. 포토레지스트 패턴(114)을 제거한 후 주입된 이온들을 활성화시키기 위해 급속 열처리(RTA : rapid temperature annealing) 공정을 실시한다. 이때, 급속 열처리(RTA) 공정은 800℃ 내지 1200℃의 온도에서 1초 내지 10분 동안 실시한다. 급속 열처리(RTA) 공정시 주입된 이온들이 반도체 기판(100) 내부로 확산되는 것을 조절하기 위해 램프-업(ramp-up) 방식을 이용하고, 램프-업 비는 10℃/sec 내지 150℃/sec로 한다.
도 2c를 참조하면, 주변 영역을 타겟으로 이온 주입 공정을 실시하여 반도체 기판(100) 내에 접합(118)을 형성한다. 접합(118)을 형성하는 공정을 상세히 하면, 먼저 주변 영역 중 저전압 영역(LV)만 오픈하여 저농도 이온 주입 공정을 실시한 후 주변 영역 중 고전압 영역(HV) 영역만 오픈하여 이온 주입 공정을 실시하여 반도체 기판(100) 내에 접합(118)을 형성한다. 전체 구조 상부에 절연막을 형성한 후 절연막을 식각하여 게이트(112) 측면에 스페이서(120)를 형성한다. 도면에 도시하진 않았으나, 저전압 영역(LV)만 오픈하여 게이트(112) 및 스페이서(120)를 마스크로 고농도 이온 주입 공정을 실시하여 반도체 기판(100) 내에 LDD 구조를 형성한다. 주입된 이온을 활성화시키기 위해 퍼니스(furnace) 타입의 열처리 공정을 실시한다.
만약, 급속 열처리(RTA) 공정을 퍼니스 타입의 열처리 공정 이후에 실시하면 이에 대한 효과가 없어지기 때문에 퍼니스 타입의 열처리 공정 이전에 실시해야 한다.
본 발명의 다른 실시 예는 본 발명의 일 실시 예와 동일한 공정 단계로 진행되나, 일 실시 예에서 실시되는 셀 접합(116)을 형성한 후의 공정인 급속 열처리(RTA) 공정을 실시하지 않는다. 셀 접합(116)을 형성한 후 급속 열처리(RTA) 공정을 실시하지 않는 대신 저전압 영역(LV)에 고농도 이온 주입 공정을 실시한 후 퍼니스 타입의 열처리 공정대신 급속 열처리(RTA) 공정을 실시한다. 이로 인하여 셀 영역(C)뿐만 아니라 저전압 영역(LV) 및 고전압 영역(HV)에도 동시에 접합 영역에 주입된 이온을 활성화시키는 것이 가능하다. 또한, 공정 단계가 증가하지 않으므로 TAT(Turn Around Time)가 길어지지 않는다.
도 3은 기존의 공정과 급속 열처리(RTA) 공정을 실시하였을 때의 채널 프로파일을 나타낸 그래프이다.
도 3을 참조하면, a는 기존의 공정을 적용하였을 경우, 접합 깊이에 대한 보론(B) 농도를 나타낸 것이고, b는 급속 열처리(RTA) 공정을 적용하였을 경우, 접합 깊이에 대한 보론(B) 농도를 나타낸 것이다. a 그래프와 b 그래프를 비교하면, 급속 열처리(RTA) 공정을 적용하였을 경우(b)가 기존의 공정을 적용하였을 경우(a)보다 TED가 발생하는 영역에서의 보론(B) 농도가 저하되는 것이 억제되고, 이로 인해, 펀치 스루성 누설 전류가 억제됨을 알 수 있다.
도 4는 기존의 공정과 급속 열처리(RTA) 공정을 실시하였을 때의 셀의 특성 변화를 게이트 전압(Vg)과 드레인 전류(Id)를 통해 나타낸 그래프이다.
도 4를 참조하면, c는 급속 열처리(RTA) 공정을 적용하였을 경우 인가된 게이트 전압(Vg)에 대한 드레인 전류(Id)를 나타낸 그래프이고, d는 기존의 공정을 적용하였을 경우 인가된 게이트 전압(Vg)에 대한 드레인 전류(Id)를 나타낸 그래프이다. c 그래프와 d 그래프를 비교하면, 셀의 자체 내에서 흐르는 전류는 기존의 공정과 급속 열처리(RTA) 공정의 경우 둘 다 동일 수준의 전류 값(e)으로 유지하나, TED에 의해 발생된 펀치 스루성 누설 전류는 급속 열처리(RTA) 공정을 적용하였을 경우가 기존 공정을 적용하였을 경우보다 더 감소하였음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 셀 접합을 형성한 후 급속 열처리(RTA) 공정을 실시함으로써, TED 발생 지역의 보론(B) 농도가 저하되는 것을 방지할 수 있다.
둘째, TED 발생 지역의 보론(B) 농도가 저하되는 것을 방지함으로써, 펀치 스루성 누설 전류를 억제할 수 있다.
Claims (6)
- 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판 상부에 게이트를 형성한 후 상기 셀 영역만 오픈시켜 이온 주입 공정을 실시하여 상기 반도체 기판 내에 셀 접합을 형성하는 단계;상기 셀 접합에 주입된 이온이 활성화되도록 RTA방식으로 제1 열처리 공정을 실시하는 단계;상기 저전압 영역만 오픈하여 제1 농도로 이온 주입 공정을 실시하는 단계;상기 고전압 영역만 오픈시켜 이온 주입 공정을 실시한 후 상기 게이트 측면에 스페이서를 형성하는 단계; 및상기 저전압 영역만 오픈시켜 상기 제1 농도보다 높은 제2 농도로 이온 주입 공정을 실시한 후 제2 열처리 공정을 실시하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.
- 셀 영역, 저전압 영역 및 고전압 영역이 정의된 반도체 기판 상부에 게이트를 형성한 후 상기 셀 영역만 오픈시켜 이온 주입 공정을 실시하여 상기 반도체 기판 내에 셀 접합을 형성하는 단계;상기 저전압 영역만 오픈하여 제1 농도로 이온 주입 공정을 실시한 후 상기 고전압 영역만 오픈시켜 이온 주입 공정을 실시하는 단계;상기 게이트 측면에 스페이서를 형성한 후 상기 저전압 영역만 오픈시켜 상기 제1 농도보다 높은 제2 농도로 이온 주입 공정을 실시하는 단계; 및상기 셀 영역, 상기 저전압 영역 및 상기 고전압 영역에 주입된 이온이 활성화될 수 있도록 RTA방식으로 열처리 공정을 실시하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 열처리 공정은 800℃ 내지 1200℃의 온도에서 1초 내지 10분 동안 실시하고, 상기 제2 열처리 공정은 퍼니스 타입의 열처리 공정으로 실시하는 낸드 플래시 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 열처리 공정은 800℃ 내지 1200℃의 온도에서 1초 내지 10분 동안 실시하는 낸드 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 열처리 공정은 램프-업 방식을 이용하고, 상기 램프-업 비는 10℃/sec 내지 150℃/sec인 낸드 플래시 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 열처리 공정은 램프-업 방식을 이용하고, 상기 램프-업 비는 10℃/sec 내지 150℃/sec인 낸드 플래시 메모리 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060048231A KR100870383B1 (ko) | 2006-05-29 | 2006-05-29 | 낸드 플래시 메모리 소자의 제조방법 |
| US11/618,709 US20070275531A1 (en) | 2006-05-29 | 2006-12-29 | Method of manufacturing flash memory device |
| JP2007005305A JP2007318073A (ja) | 2006-05-29 | 2007-01-15 | フラッシュメモリ素子の製造方法 |
| CNA2007100079598A CN101083230A (zh) | 2006-05-29 | 2007-02-01 | 快闪存储装置的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060048231A KR100870383B1 (ko) | 2006-05-29 | 2006-05-29 | 낸드 플래시 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070114528A KR20070114528A (ko) | 2007-12-04 |
| KR100870383B1 true KR100870383B1 (ko) | 2008-11-25 |
Family
ID=38750045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060048231A KR100870383B1 (ko) | 2006-05-29 | 2006-05-29 | 낸드 플래시 메모리 소자의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20070275531A1 (ko) |
| JP (1) | JP2007318073A (ko) |
| KR (1) | KR100870383B1 (ko) |
| CN (1) | CN101083230A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2006
- 2006-05-29 KR KR1020060048231A patent/KR100870383B1/ko not_active IP Right Cessation
- 2006-12-29 US US11/618,709 patent/US20070275531A1/en not_active Abandoned
-
2007
- 2007-01-15 JP JP2007005305A patent/JP2007318073A/ja active Pending
- 2007-02-01 CN CNA2007100079598A patent/CN101083230A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20070275531A1 (en) | 2007-11-29 |
| JP2007318073A (ja) | 2007-12-06 |
| KR20070114528A (ko) | 2007-12-04 |
| CN101083230A (zh) | 2007-12-05 |
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