KR100624963B1 - 고전압 소자의 제조방법 - Google Patents

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Abstract

본 발명은 고전압 소자의 제조방법에 관한 것으로, DDD(Double Doped Drain) 이온 주입 공정시 틸트(tilt)각을 주어 정션 프로파일(junction profile)을 완만하게 형성하여 전기장의 세기를 낮춤으로써 브레이크다운 전압(breakdown voltage) 마진을 확보하기 위한 기술이다.
DDD 이온 주입, 정션 프로파일, 브레이크다운 전압

Description

고전압 소자의 제조방법{Method for fabricating high voltage transistor}
도 1은 본 발명에 따른 고전압 소자의 제조방법을 나타낸 순서도
도 2 종래 기술과 본 발명에 따른 고전압 소자의 정션 프로파일 구조를 비교하기 위한 도면
도 3은 종래 기술과 본 발명에 따른 고전압 소자의 정션 브레이크다운전압 값 분포를 나타낸 그래프
본 발명은 고전압 소자의 제조방법에 관한 것으로, 특히 정션 프로파일(junction profile)을 완만하게 하여 전기장의 세기를 낮춤으로써 브레이크다운 전압(breakdown voltage) 마진을 확보하기 위한 고전압 소자의 제조방법에 관한 것이다.
낸드 플래쉬(NAND flash) 소자에서는 프로그램(program)/소거(erase)시 높은 바이어스 전압을 사용한다. 이러한 높은 비아어스 전압을 셀(cell)에 공급하기 위 해서는 워드라인(world line) 및 비트라인(bit line) 끝단에 고전압 트랜지스터(high voltage transistor)를 위치시켜 원활하게 고전압을 공급해 주어야 한다. 고전압 트랜지스터에서 셀로 전압 트랜스퍼(transfer)시 전압 강하가 일어날 경우 스피드 딜레이(speed delay)에 의한 프로그램/소거 페일(program/erase fail)이 유발될 수 있다
현재 양산중인 90nm 기술 낸드 플래쉬의 고전압 소자에서는 정션 프로파일(junction profile)이 다소 급격하여 정션 브레이크다운 전압이 EDR(Electrical Design Rule) 스펙을 만족하지 못하는 경우가 90% 정도 발생하고 있다(도 3에 A 참조).
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 전압 소자의 정션 프로파일(junction profile)을 완만하게 만들어 전기장의 세기를 낮춤으로써 브레이크다운 전압 마진을 확보할 수 있는 고전압 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 고전압 소자의 제조방법은 반도체 기판에 소자분리막 및 게이트를 형성하는 단계와, 틸트각을 갖고 DDD 이온을 주입하여 완만한 경사를 갖는 DDD 접합을 형성하는 단계와, 전면에 LDD 이온을 주입하는 단계와, 상기 게이트 양 측면에 스페이서를 형성하는 단계와, 상기 게이트 및 스페이서 양측 DDD 접합 내에 고농도 소오스 및 드레인 접합을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1은 본 발명에 따른 고전압 소자의 제조방법을 나타낸 순서도이다.
먼저, 소자분리 공정을 진행하여 소자분리막을 형성하고, 게이트 산화막과 게이트 전극을 적층 구성하여 게이트 형성하고(S101), 재산화(re-oxidation) 공정에 의하여 게이트의 측벽을 보강한다.
그런 다음, 고전압 NMOS 트랜지스터 형성 영역을 오픈하는 DDD 마스크를 형성하고 이를 마스크로 이용하여 DDD 이온 주입 공정을 실시하여 고전압 NMOS 트랜지스터 형성 영역에 형성된 게이트 양측 반도체 기판에 DDD 접합을 형성하되, 상기 DDD 이온 주입시 틸트(tilt) 이온 주입하여 DDD 접합이 완만한 프로파일(profile)을 갖고, 게이트와 DDD 접합간 오버랩이 강화될 수 있도록 한다(S102).
종래 기술에서는 DDD 이온 주입시 0° 틸트각을 가지고 공정을 진행하였으나, 본 발명에서는 3~7°의 틸트각을 주어 DDD 접합이 완만한 프로파일(profile)을 갖고, 게이트와 DDD 접합간 오버랩이 강화될 수 있도록 한다. 또한, 모든 방향에서 게이트와 DDD 접합간에 오버랩 강화 및 완만한 DDD 접합 프로파일이 형성이 가능하도록 게이트 주변을 따라서 틸트 방향을 바꾸어가면서 DDD 이온을 주입한다.
상기 DDD 이온 주입시 소오스 이온으로 P31 이온을 사용 가능하며, 이 경우 P31 이온의 농도는 5.0E11~1.05E12ions/㎤가 되게 하고, 이온 주입 에너지는 50~80KeV가 되도록 한다.
그런 다음, 블랭킷(blanket) 이온 주입 공정으로 P31 이온과 As75 이온을 차례로 주입하여 LDD 접합을 형성한다(S103).
이렇게 하여 형성되는 고전압 NMOS 트랜지스터의 접합은 1회의 DDD 이온 주입 공정 및 2회의 LDD이온 주입 공정을 포함하여 총 3회의 이온 주입 공정을 거치게 되는데, 이러한 접합 구조를 TDD(Triple Diffused Drain)라 한다.
이어서, 전체 구조물상에 절연막을 증착하고 에치백(etchback)하여 게이트 양측면에 스페이서를 형성한다(S104). 상기 에치백 공정의 타겟은 상기 게이트 산화막의 잔류 두께가 300Å 이상이 되도록 한다.
그리고 나서, 이후에 고농도 불순물 이온 주입에 따른 반도체 기판의 어택(attack)을 방지하기 위하여 전표면상에 버퍼 산화막(buffer oxide)을 형성한다. 상기 버퍼 산화막은 상기 고농도 불순물 이온 주입에 따른 어택(attack)을 고려하여 그 두께를 조정한다. 예를 들어, 상기 버퍼 산화막을 50~150Å의 두께로 형성한다.
그런 다음, 고농도 불순물 이온 주입 마스크를 이용하여 고농도 불순물 이온 을 주입하여 상기 게이트 및 스페이서 양측 반도체 기판에 고농도 소오스/드레인 접합을 형성한다(S105).
이어, 상기 고농도 불순물 이온 주입 마스크를 제거하고 크리닝 공정을 실시한다.
종래 기술에서는 상기 크리닝 공정시 300:1로 희석된 BOE(Buffer Oxide Etchant)를 사용하였으나, BOE를 이용한 크리닝 공정시 상기 버퍼 산화막의 손실이 발생되는 바, 본 발명에서는 SPM(H2SO4 + H2O2)과 APM(NH4OH + H2O2 + H2O)의 혼합액을 이용하여 크리닝 공정을 실시한다.
그런 다음, 전표면상에 이후 실시되는 콘택 식각 공정시 에치 스탑퍼(etch stopper) 역할을 하는 스탑퍼 산화막과 스탑퍼 질화막을 차례로 형성하고, 전면을 덮는 층간 절연막을 형성한다(S106).
그리고, 콘택 식각 공정으로 상기 층간 절연막, 스탑퍼 질화막 및 스탑퍼 산화막을 식각하여 상기 고농도 소오스/드레인 접합을 노출하는 콘택홀을 형성한다(S107).
이어, 콘택 저항 특성을 확보하기 위하여 플러그 마스크를 이용하여 저에너지 및 고농도의 조건으로 플러그 이온을 주입하여 상기 콘택홀 하부에 오믹 콘택(ohmic contact)을 형성한다(S108).
상기 플러그 이온으로는 P31 이온을 사용하며, 오믹 저항 확보를 위하여 이온주입 에너지는 5~20KeV, 틸트각은 0°, 도즈량은 5E14~2E15ions/㎤로 설정하고, 접합 브레이크다운 전압을 향상시킬 목적으로 얕은 깊이로 형성한다.
그런 다음, 주입된 플러그 이온의 활성화를 위하여 1000℃ 정도의 질소 가스(N2) 분위기에서 급속열처리(Rapid Thermal Anneal : RTA) 방식으로 어닐링 공정을 실시한다. 상기 어닐링의 온도 랩프업(ramp up) 비율은 200~250℃/sec가 되도록 하고, 어닐링 공정 시간은 30~60분이 되도록 한다.
그런 다음, 상기 콘택홀내에 플러그를 형성하고(S109), 상기 플러그를 포함한 전면에 보호막을 형성한다.
이로써, 본 발명의 실시예에 따른 고전압 소자 제조를 완료한다.
도 2 종래 기술과 본 발명에 따른 고전압 소자의 정션 프로파일 구조를 비교한 도면으로, 도 2(a)는 종래 기술에 따른 고전압 소자의 단면 프로파일이고, 도 2(b)는 본 발명에 따른 고전압 소자의 단면 프로파일을 나타낸다.
도면부호 10은 반도체 기판을, 11은 게이트 산화막을, 12는 게이트 전극을, 13은 소오스 및 드레인 접합을 각각 나타낸다.
도 2(a) 및 도 2(b)를 보면, DDD 이온 주입시 틸트 주입함에 따라서 본 발명에서는 종래 기술에 비하여 소오스 및 드레인 접합(13)이 완만한 프로파일을 가짐을 확인할 수 있다.
도 3은 종래 기술과 본 발명에 따른 고전압 소자의 정션 브레이크다운전압 값 분포를 나타낸 그래프로, A는 종래 기술을, B는 본 발명을 각각 나타낸다.
종래 기술을 적용하였을 경우, 정션 브레이크다운 전압이 EDR(Electrical Design Rule) 스펙을 만족하지 못하는 경우가 90% 정도로 매우 많다. 그러나, 본 발명을 적용하였을 경우에는 정션 브레이크다운 전압이 평균 2V 정도 개선되어 EDR 스펙을 모두 만족하게 됨을 확인할 수 있다.
상술한 바와 같이, 본 발명은 정션 프로파일(junction profile)을 완만하게 형성하여 전기장의 세기를 낮춤으로써 브레이크다운 전압(breakdown voltage) 마진을 확보할 수 있는 효과가 있다.

Claims (11)

  1. 반도체 기판에 소자분리막 및 게이트를 형성하는 단계;
    틸트각을 갖고 DDD 이온을 주입하여 완만한 경사를 갖는 DDD 접합을 형성하는 단계;
    전면에 LDD 이온을 주입하는 단계;
    상기 게이트 양측면에 스페이서를 형성하는 단계;
    상기 게이트 및 스페이서 양측 DDD 접합 내에 고농도 소오스 및 드레인 접합을 형성하는 단계를 포함하는 고전압 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 틸트각은 3~7°인 것을 특징으로 하는 고전압 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 스페이서를 형성한 이후에 전면에 버퍼 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 버퍼 산화막을 50~150Å의 두께로 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 고농도 소오스 및 드레인 접합을 형성한 이후에 크리닝 공정을 실시하는 단계;
    전표면상에 스탑퍼 산화막과 스탑퍼 질화막을 형성하는 단계;
    전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 상기 고농도 소오스 및 드레인 접합을 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀 하부의 반도체 기판에 오믹 콘택을 형성하는 단계; 및
    상기 콘택홀내에 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 크리닝 공정시 SPM(H2SO4와 H2O2의 혼합액)과 APM(NH4OH와 H2O2 및 H2O의 혼합액)의 혼합액을 사용하는 것을 특징으로 하는 고전압 소자의 제조방법.
  7. 제 5항에 있어서,
    상기 스탑퍼 산화막을 50~200Å의 두께로 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.
  8. 제 5항에 있어서,
    상기 오믹 콘택은 상기 콘택홀 하부에 플러그 이온을 주입하여 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 플러그 이온으로 P31 이온을 이용하고, 이온 주입 에너지는 5~20KeV, 틸트각은 0°, 이온주입량은 5E14~2E15ions/㎤가 되도록 하는 것을 특징으로 하는 고전압 소자의 제조방법.
  10. 제 8항에 있어서,
    상기 플러그 이온을 주입한 이후에 상기 플러그 이온의 활성화를 위하여 질소 가스 분위기에서 급속열처리하는 단계를 더 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
  11. 제 10항에 있어서,
    상기 급속열처리 공정의 온도는 1000℃, 열처리 시간은 30~60분으로 설정하고, 열처리 온도의 랩프업 비율은 200~250℃/sec가 되도록 하는 것을 특징으로 하는 고전압 소자의 제조방법.
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