KR100546939B1 - 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법에 관한 것으로, 소자 분리막을 형성하기 위한 트렌치를 형성한 후 고질량 이온 및 저질량 이온 주입에 의한 필드 스탑 이온 주입 공정을 실시하여 트렌치 하부에 이온 주입 영역을 형성함으로써 고온의 포스트 어닐 공정에서도 TED(Transient Enhanced Diffusion)를 억제하여 안정된 트랜지스터를 구현할 수 있는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법이 제시된다.
고전압 NMOS, 고질량 이온 주입, 저질량 이온 주입, TED
Description
도 1은 NAND형 플래쉬 메모리 소자의 고전압 NMOS 트랜지스터의 드레인 바이어스와 오버레이 마진과의 관계를 도시한 그래프.
도 2(a) 내지 도 2(d)는 본 발명에 따른 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 게이트 산화막
13 : 제 1 폴리실리콘막 14 : 질화막
15 : 트렌치 16 : 감광막
17 : 이온 주입 영역 18 : 소자 분리막
19 : 제 2 폴리실리콘막 20 : 텅스텐 실리사이드막
21 : 접합부
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 20V 이상의 고전압을 전달하기 위한 고전압 NMOS 트랜지스터 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 셀의 동작에 따라 20V 이상의 고전압을 필요로 하는데, 이러한 고전압을 전달하기 위해 고전압 NMOS 트랜지스터를 필요로하고 있다. 이를 위해 고전압 NMOS 트랜지스터는 충분한 항복 전압(breakdown voltage) 마진을 확보할 필요가 있다. 이에 따라 고전압 NMOS 트랜지스터는 소오스/드레인 접합부를 LDD(Lightly Doped Drain) 구조 또는 DDD(Double Doped Drain) 구조로 형성하고 있다. 그러나, DDD 구조의 접합부는 비교적 낮은 농도의 이온 주입 공정으로 형성되기 때문에 후속 포스트 어닐(post anneal) 공정에 의해 TED(Transient Enhanced Diffusion)가 발생될 수 있다. 이 때문에 변형된 DDD 접합부는 누설 전류(leakage current)에 취약하게 되고, 이로 인해 접합부와 웰 사이의 스트레스 페일(stress fail)을 유발하게 된다. 특히, NAND형 플래쉬 메모리 소자의 경우 반도체 기판을 P웰로 하여 고전압 NMOS 트랜지스터를 형성하고 있어 더욱 취약한 고전압 트랜지스터를 갖게 된다.
도 1은 현재 NAND형 플래쉬 메모리 소자의 고전압 NMOS 트랜지스터에서 20V 이상으로 인가되는 드레인 바이어스에 대한 항복 전압이 특정 공정의 오버레이 마 진에 의해 매우 민감하게 반응하고 있는 것을 확인하기 위한 실측 데이터를 나타낸 것이다. 도시된 바와 같이 이 데이터에서는 0.3㎛의 오버레이 마진과 27V의 드레인 바이어스를 기준으로 소자의 불량 여부를 판단한 것이다.
본 발명의 목적은 반도체 기판 내부로의 포스트 어닐과 이온 집중(concentration)에 의한 TED(Transient Enhanced Diffusion)을 억제할 수 있는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 소자 분리막을 형성하기 위한 트렌치를 형성한 후 트렌치 하부의 반도체 기판에 고질량 및 저질량 이온 주입에 의한 필드 스탑 이온 주입 공정을 실시함으로써 상기의 문제점을 해결할 수 있는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 고전압 트랜지스터의 제조 방법은 반도체 기판 상부에 게이트 산화막 및 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층 및 게이트 산화막의 소정 영역을 식각한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 제 1 및 제 2 이온 주입 공정을 실시하여 상기 트렌치 하부의 상기 반도체 기판에 이온 주입 영역을 형성하는 단계와, 상기 트렌치가 매립되도록 산화막을 형성하여 소자 분리막을 형성하는 단 계와, 전체 구조 상부에 제 2 도전층을 형성한 후 제 2 도전층, 제 1 도전층 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계와, 이온 주입 공정을 실시하여 상기 게이트 양측의 상기 반도체 기판상에 접합부를 형성하는 단계를 포함한다.
상기 반도체 기판은 웰 접합부 형성을 위한 이온 주입 공정이 실시되지 않고, 문턱 전압 조절 이온 주입 공정만 실시된다.
상기 문턱 전압 조절 이온 주입 공정은 10 내지 50KeV의 에너지와 1E10 내지 1E12ion/㎠의 농도로 실시한다.
상기 문턱 전압 조절 이온 주입 공정은 0°의 틸트로 실시한다.
상기 트렌치 하부의 상기 반도체 기판에 불활성 이온 주입 공정을 실시하는 단계를 더 포함한다.
상기 제 1 이온은 고질량 이온이다.
상기 제 1 이온 주입 공정은 인듐(In) 이온을 이용하여 40 내지 100KeV의 에너지와 1E12 내지 1E14 ion/㎠의 농도로 실시한다.
상기 제 1 이온 주입 공정은 15 내지 60°의 틸트로 실시한다.
상기 제 2 이온은 저질량 이온이다.
상기 제 2 이온 주입 공정은 붕소(B)를 이용하여 10 내지 30KeV의 에너지와 1E12 내지 1E14ion/㎠의 농도로 실시한다.
상기 제 2 이온 주입 공정은 0°의 틸트로 실시한다.
상기 접합부는 DDD 접합부를 포함한다.
상기 접합부는 인(P) 이온을 이용하여 30 내지 100KeV의 에너지와 1E12 내지 1E14 ions/㎠의 농도로 이온 주입 공정을 실시하여 형성한다.
상기 접합부는 0°의 틸트 이온 주입 공정에 의해 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 워드라인 방향의 고전압 트랜지스터의 단면도를 나타낸 것이며, 도 2(d)는 비트라인 방향의 고전압 트랜지스터의 단면도를 나타낸 것이다.
도 2(a)를 참조하면, 반도체 기판(11)에 셀 영역, 주변 회로 영역 및 소자 분리 영역을 확정한 후 주변 회로 영역에 고전압 NMOS 트랜지스터를 형성하기 위하여 고전압 NMOS 트랜지스터 영역을 확정한다. 고전압 NMOS 트랜지스터 영역의 반도체 기판(11)에 문턱 전압 이온 주입 공정만을 실시한다. 웰 접합부를 형성하기 위한 이온 주입 공정을 실시하지 않고 문턱 전압 조절 이온 주입 공정을 실시하는 이유는 웰 항복 전압을 향상시키기 위한 것이다. 여기서, 문턱 전압 조절 이온 주입 공정은 반도체 기판(11)의 P형 이온의 잔류 농도(retained concentration)를 낮게 하기 위해 가능한 낮은 문턱 전압을 얻을 수 있는 농도로 이온 주입 공정을 실시하는데, 예를들어 10∼50KeV의 에너지에서 1E10∼1E12 ion/㎠의 농도로 이온 주입을 실시한다. 또한, 전계 집중을 억제하고, 전계 집중을 위해 채널링이 발생하도록 0°의 틸트 이온주입을 실시한다. 그리고, 고전압 NMOS 트랜지스터 영역에 게이트 산화막(12) 및 제 1 폴리실리콘막(13)을 형성한 후 질화막(14)을 형성한다. 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 질화막(14)을 패터닝한다. 패터닝된 질화막(14)을 마스크로 제 1 폴리실리콘막(13) 및 게이트 산화막(12)의 소정 영역을 식각한 후 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(15)를 형성한다.
도 2(b)를 참조하면, 질화막(14)을 제거한 후 소자 분리 영역, 즉 트렌치(15)에 불활성 이온 주입 공정을 실시한다. 전체 구조 상부에 감광막(16)을 형성한 후 필드 스탑 이온 주입 마스크를 이용한 노광 및 현상 공정을 실시하여 트렌치(15)의 소정 영역이 노출되도록 감광막(16)을 패터닝한다. 그리고, 고질량 이온 및 저질량 이온을 이용하여 필드 스탑 이온 주입 공정을 실시한다. 고질량 이온 주입 공정에 의해 트렌치(15) 하부 이외의 반도체 기판(11)으로의 저질량 이온의 확산을 방지하고, 저질량 이온 주입에 의해 트렌치(15) 하부의 반도체 기판(11)에 이온 주입 영역(17)이 형성된다. 즉, 고질량 이온 주입 공정에 의해 트렌치(15) 하부의 반도체 기판(11)의 격자결함등이 발생되어 이후 저질량 이온 주입 공정시 저질량 이온이 트렌치(15) 하부의 반도체 기판(11)에만 주입되도록 함으로써 트렌치(15) 하부의 반도체 기판(11)에 이온 주입 영역(17)이 형성된다. 여기서, 고질량 이온 주입 공정은 인듐(In) 이온을 이용하여 40∼100KeV의 에너지와 1E12∼1E14 ion/㎠의 농도로 실시하는데, 고질량 이온과 반도체 기판(11)의 충돌을 극대화시키기 위해 15∼60°의 틸트(tilt) 이온 주입 공정을 실시한다. 또한, 저질량 이온 주입 공정은 붕소(B)를 이용하여 10∼30KeV의 에너지와 1E12∼1E14ion/㎠의 농도로 실시하는 데, 감광막(16)의 쉐도잉을 방지하기 위해 0°의 틸트 이온 주입 공정을 실시한다.
도 2(c)를 참조하면, 감광막(16)을 제거하고 트렌치(15)가 매립되도록 산화막을 형성한 후 연마하여 소자 분리막(18)을 형성한다. 그리고, 고전압 트랜지스터 영역 상부에 제 2 폴리실리콘막(19) 및 텅스텐 실리사이드막(20)을 형성한다. 이들은 셀 영엑에 스택 게이트를 형성하기 위한 유전체막, 제 2 폴리실리콘막 및 텅스텐 실리사이드막이 형성될 때 유전체막이 제거된 후 동시에 형성된다. 셀 영역에 스택 게이트가 형성될 때 고전압 트랜지스터 영역의 텅스텐 실리사이드막(20), 제 2 및 제 1 폴리실리콘막(19 및 13) 및 게이트 산화막(12)이 식각되어 게이트가 형성된다. 그리고, 이온 주입 공정을 실시하여 게이트 양측의 반도체 기판(11) 상에 접합부(21), 바람직하게는 DDD 접합부를 형성한다(도 2(d) 참조). 한편, 접합부(20)는 비교적 낮은 농도의 이온 주입 공정에 의해 항복 전압을 증가시키는데, 예를들어 인(P) 이온을 이용하여 30∼100KeV의 에너지와 1E12∼1E14 ions/㎠의 농도로 이온 주입 공정을 실시하고, 도펀트 채널링을 이용하여 잔류 농도(retained concentration)를 낮추기 위해 0°의 틸트 이온 주입 공정을 실시한다.
상술한 바와 같이 본 발명에 의하면, 소자 분리막을 형성하기 위한 트렌치를 형성한 후 고질량 이온 및 저질량 이온 주입에 의한 필드 스탑 이온 주입 공정을 실시하여 트렌치 하부에 이온 주입 영역을 형성함으로써 고온의 포스트 어닐 공정에서도 TED(Transient Enhanced Diffusion)를 억제하여 안정된 트랜지스터를 구현 할 수 있다. 또한, 트렌치가 형성된 반도체 기판에 이온 주입 공정을 실시함으로써 고에너지에 의한 이온 주입 데미지와 고질량 이온 주입 데미지를 최소화할 수 있어 누설 경로를 제거하여 안정된 트랜지스터를 구현할 수 있다. 그리고, 고질량 이온의 게터링 효과를 이용하여 반도체 기판내의 α 파티클과 같은 반도체 기판 내부의 누설 경로 생성을 억제할 수 있다. 한편, 고질량 이온과 저질량 이온을 동시에 주입함으로써 저질량 이온의 TED를 억제할 수 있다.
Claims (14)
- 반도체 기판 상부에 게이트 산화막 및 제 1 도전층을 형성하는 단계;상기 제 1 도전층 및 게이트 산화막의 소정 영역을 식각한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치에 제 1 및 제 2 이온 주입 공정을 실시하여 상기 트렌치 하부의 상기 반도체 기판에 이온 주입 영역을 형성하는 단계;상기 트렌치가 매립되도록 산화막을 형성하여 소자 분리막을 형성하는 단계;전체 구조 상부에 제 2 도전층을 형성한 후 제 2 도전층, 제 1 도전층 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계; 및이온 주입 공정을 실시하여 상기 게이트 양측의 상기 반도체 기판상에 접합부를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 반도체 기판은 웰 접합부 형성을 위한 이온 주입 공정이 실시되지 않고, 문턱 전압 조절 이온 주입 공정만 실시된 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 2 항에 있어서, 상기 문턱 전압 조절 이온 주입 공정은 10 내지 50KeV의 에너지와 1E10 내지 1E12ion/㎠의 농도로 실시하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 2 항에 있어서, 상기 문턱 전압 조절 이온 주입 공정은 0°의 틸트로 실시하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 트렌치 하부의 상기 반도체 기판에 불활성 이온 주입 공정을 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 이온은 고질량 이온인 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 이온 주입 공정은 인듐(In) 이온을 이용하여 40 내지 100KeV의 에너지와 1E12 내지 1E14 ion/㎠의 농도로 실시하는 플래쉬 메모 리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 이온 주입 공정은 15 내지 60°의 틸트로 실시하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 이온은 저질량 이온인 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 이온 주입 공정은 붕소(B)를 이용하여 10 내지 30KeV의 에너지와 1E12 내지 1E14ion/㎠의 농도로 실시하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 이온 주입 공정은 0°의 틸트로 실시하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 접합부는 DDD 접합부를 포함하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 접합부는 인(P) 이온을 이용하여 30 내지 100KeV의 에너지와 1E12 내지 1E14 ions/㎠의 농도로 이온 주입 공정을 실시하여 형성하는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 접합부는 0°의 틸트 이온 주입 공정에 의해 형성되는 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020040072499A KR100546939B1 (ko) | 2004-09-10 | 2004-09-10 | 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법 |
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-
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