KR100739945B1 - 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법 - Google Patents

반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법은 소자 분리 영역에 형성된 트렌치의 측벽 일부와 저면에 불활성 불순물을 주입함으로써, 소자 분리막의 하부와 반도체 기판의 계면부분에서 DDD 접합의 불순물이 확산되는 것을 억제하여 접합 프로파일(Junction profile)을 균일하게 함과 동시에, 소자 분리막 하부에서 펀치 발생을 억제하고, 추가 이온주입에 의한 전기적인 파라미터(Electrical parameter)의 변화를 억제하여, 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
또한, 저농도의 이온주입 공정을 통해 DDD(Double Doped Drain) 접합을 형성하는 과정에서 불순물을 수직으로 주입함으로써, 불순물의 채널링(Channeling) 특성을 향상시킬 수 있다.
고전압, 접합영역, 브레이크다운, 채널링, DDD

Description

반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법{Method of forming a junction for high voltage device in a semiconductor device}
도 1은 고전압이 인가되는 드레인에 대한 브레이크다운 전압을 정렬 마진에 따라 나타낸 특성 그래프이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 접합 영역 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 3은 도 2c의 레이아웃도이다.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 터널 산화막
203 : 제1 폴리실리콘층 204 : 패드 질화막
205 : 트렌치 206 : 포토레지스트 패턴
207 : 이온주입층 208 : 소자 분리막
209 : 유전체막 210 : 제2 폴리실리콘층
211 : 실리사이드층 212 : 워드 라인
213 : DDD 접합
본 발명은 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법에 관한 것으로, 특히 DDD(Double Doped Drain) 접합의 프로파일을 균일하게 하고 소자 분리막 하부에서의 펀치 발생을 억제할 수 있는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법에 관한 것이다.
최근 플래쉬 소자를 구현함에 있어서 NAND 플래쉬 소자의 경우, 고전압 생성이나 고전압에서의 동작을 위해 약 20V의 고전압에서도 정상적으로 동작 가능한 NMOS 트랜지스터를 형성하고 있다. 하지만, 브레이크다운 전압(Breakdown voltage)에 관하여 충분한 동작 마진을 확보할 필요가 있다.
이러한 이유로, NAND 플래쉬 소자의 경우 일반적인 DRAM이나 NOR 플래쉬 소자에서는 사용하지 않는 저농도 주입된 DDD 접합(low dose inplanted Double Doping Drain junction)을 이용한다.
그러나, DDD 접합을 형성하기 위하여 비교적 낮은 양(Dose)으로 이온주입을 실시함으로써, 후속으로 실시되는 어닐링 공정에 의해 불순물이 재확산되어 비정상적으로 분포될 수 있다. 또한, 이렇게 비정상적으로 불순물이 분포되어 형성된 DDD 접합은 누설 전류 특성이 저하되고, 접합 영역과 웰(Well) 사이의 스트레스 불량(Stress fail)을 유발하게 된다.
도 1은 고전압이 인가되는 드레인에 대한 브레이크다운 전압을 정렬 마진에 따라 나타낸 특성 그래프이다.
도 1을 참조하면, 현재 NAND 플래쉬 소자에서 20V 이상으로 인가되는 드레인 바이어스에 대한 브레이크다운 전압이 특정 공정의 마스크 중첩 마진에 의해 매우 민감하게 반응하고 있는 것을 확인할 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법은 소자 분리 영역에 형성된 트렌치의 측벽 일부와 저면에 불활성 불순물을 주입함으로써, 소자 분리막의 하부와 반도체 기판의 계면부분에서 DDD 접합의 불순물이 확산되는 것을 억제하여 접합 프로파일(Junction profile)을 균일하게 함과 동시에, 소자 분리막 하부에서 펀치 발생을 억제하고, 추가 이온주입에 의한 전기적인 파라미터(Electrical parameter)의 변화를 억제하여, 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
또한, 저농도의 이온주입 공정을 통해 DDD(Double Doped Drain) 접합을 형성하는 과정에서 불순물을 수직으로 주입함으로써, 불순물의 채널링(Channeling) 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법은 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치의 측벽 하부 및 저면에 불순물의 확산을 방지하기 위한 이온주입층을 형성하는 단계와, 트렌치에 소자 분리막을 형성하는 단계, 및 반도체 기판의 활성 영역에 고전압 동작을 위한 DDD 접합을 형성하는 단계를 포함한다.
상기에서, 이온주입층을 형성하기 위한 이온주입 공정 시 트렌치보다 좁은 폭의 패턴이 정의된 포토레지스트 패턴을 이온주입 마스크로 사용하는 것이 바람직하다.
이온주입층을 형성하기 위한 이온주입 공정 시 20KeV 내지 100KeV의 이온주입 에너지로 1E12 ions/cm2 내지 1E14 ions/cm2의 불순물을 주입할 수 있다. 이때, 트렌치 측벽의 경사각에 따라 이온주입 각도를 다르게 진행할 수 있으며, 트렌치 구조상 특정 부분에서 이온주입이 안되는 것을 방지하기 위하여 이온주입 공정을 다중 이온주입 방식으로 실시할 수도 있다. 여기서, 이온주입층은 불순물로 N2를 주입하여 형성할 수 있다.
한편, DDD 접합은 1E12 ions/cm2 내지 1E14 ions/cm2의 불순물을 30KeV 내지 100KeV의 에너지로 주입하여 형성할 수 있으며, 불순물의 채널링 특성을 향상시켜 표면의 불순물 농도를 낮추기 위하여 불순물을 수직으로 주입하는 것이 바람직하다. DDD 접합은 불순물로 P를 주입하여 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법을 설명하기 위한 소자의 단면도들이다. 도 3은 도 2c의 레이 아웃도이다.
도 2a를 참조하면, 반도체 기판(201)의 소정 영역에 셀이 형성될 영역과 같이 특정 영역을 표시하기 위한 마스크 키 패턴(도시되지 않음)을 형성한다. 이어서, 스크린 산화막(도시되지 않음)을 형성한 후, 고전압 NMOS 트랜지스터를 제조하기 위하여, 고전압 NMOS 트랜지스터 영역에 문턱전압 조절(Threshold adjust)을 위한 이온주입을 실시한다. 이때, 문턱전압 조절 이온주입 시 사용된 마스크와 동일한 마스크를 사용하여, 드레인과 같은 접합 영역으로 인가되는 고전압(예를 들면, 약 20V)의 펀치(Punch) 방지를 위한 이온주입 공정을 실시한다. 펀치 방지 이온주입 공정 시 1E12 ions/cm2 내지 1E13 ions/cm2의 불순물을 30KeV 내지 100KeV의 에너지로 주입하고, 문턱전압 조절 이온 주입 공정 시 1E12 ions/cm2 내지 1E13 ions/cm2의 불순물을 10KeV 내지 50KeV의 에너지로 주입한다. 펀치 방지 이온 주입 공정과 문턱전압 조절 이온 주입 공정 시 불순물은 수직으로 주입한다. 이후, 스크린 산화막을 제거한다.
한편, 웰 정션 브레이크다운 전압(Well junction breakdown voltage) 특성을 향상시키기 위하여 웰 정션을 형성하기 위한 이온주입 공정은 생략한다. 즉, 웰 정션을 형성하기 위한 이온주입 공정을 생략하고 p타입의 반도체 기판(201)의 농도만을 이용하여 고전압 NMOS 트랜지스터를 제조한다.
도 2b를 참조하면, 반도체 기판(201) 기판 상에 터널 산화막(202), 제1 폴리실리콘층(203) 및 패드 질화막(204)을 순차적으로 형성한다.
상기에서, 터널 산화막(202)은 초기에 퍼니스의 내부 온도를 600℃ 내지 750℃로 안정하게 유지한 상태에서 N2 가스로 정화하고, 750℃ 내지 800℃의 온도에서 습식 산화를 진행한 후, 900℃ 내지 910℃ 온도에서 N2 가스를 이용하여 20분 내지 30분간 어닐링을 실시하여 형성할 수 있다.
이후, 제1 폴리실리콘층(203)은 LP-CVD방식으로 SiH4 및 Si2H6 중 어느 하나와 PH3를 소오소로 이용하여 그래인 사이즈(Grain size)가 최소화된 도프트 폴리실 리콘층으로 형성한다. 이 때, 580℃ 내지 620℃ 사이의 온도범위에서 0.1Torr 내지 3Torr 의 낮은 압력에서 제1 폴리실리콘층(203)을 형성하는 것이 바람직하며, 불순물의 농도는 1.5E20 atoms/cc 내지 3.0E20 atoms/cc정도로 조절하고 250Å 내지 500Å의 두께로 형성한다.
패드 질화막(204)은 LP-CVD 방법으로 900Å 내지 2000Å 두께로 형성할 수 있다.
도 2c 및 도 3을 참조하면, 소자 분리 영역의 패드 질화막(도 2b의 204), 제1 폴리실리콘층(203) 및 터널 산화막(202)을 식각하여 제거한다. 이로써, 소자 분리 영역의 반도체 기판(201)이 노출된다. 이어서, 소자 분리 영역의 반도체 기판(201)을 식각하여 트렌치(205)를 형성한다.
이후, 패드 질화막(도 2b의 204)을 제거한다. 이때, 패드 질화막(도 2b의 204)은 후속 공정에서 소자 분리막을 형성한 후에 제거될 수도 있다.
도 2d를 참조하면, 트렌치(205)가 형성된 반도체 기판(201) 상에 소자 분리 영역이 보다 좁은 폭으로 정의된 포토레지스트 패턴(206)을 형성한다.
도 2e를 참조하면, 후속 공정에서 형성될 소자 분리막의 하부와 반도체 기판(201)의 계면부분에서 DDD 접합의 불순물이 확산되는 것을 억제하기 위하여, 포토레지스트 패턴(도 2d의 206)을 이온 주입 마스크로 사용하여 소자 분리 영역에 형성된 트렌치(205)의 측벽 일부와 저면에 불순물을 주입한다. 여기서, 포토레지스트 패턴(도 2d의 206)은 이온주입에 의해 DDD 접합이 형성될 영역에 손상이 발생되는 것을 방지하기 위하여 트렌치(205)의 폭보다 좁은 패턴으로 정의되기 때문에, 이온주입 공정에 의한 이온주입층(207)은 트렌치(205)의 측벽하부와 저면에만 형성된다. 즉, 이온주입층(207)은 후속 공정에서 형성될 DDD 접합의 하부에 형성된다.
이러한 이온 주입 공정 시 불순물로 N2를 주입할 수 있으며, 20KeV 내지 100KeV의 이온주입 에너지로 1E12 ions/cm2 내지 1E14 ions/cm2의 불순물을 주입할 수 있다. 한편, 트렌치(205) 측벽의 경사각에 따라 이온주입 각도를 다르게 진행하는 것이 바람직하며, 트렌치(205) 구조상 특정 부분에서 이온주입이 안되는 것을 방지하기 위하여 다중 이온주입(Multi implant) 방식으로 이온주입층(207)을 형성할 수도 있다.
이렇게 이온주입층(207)을 형성하면, DDD 접합을 형성하기 위하여 주입되는 불순물들의 추가 확산을 억제하여 접합 프로파일(Junction profile)을 균일하게 할 수 있으며, 소자 분리막 하부에서 펀치 발생을 억제하고, 추가 이온주입에 의한 전기적인 파라미터(Electrical parameter)의 변화를 억제할 수 있다.
이후, 포토레지스트 패턴(도 2d의 206)을 제거한다.
이어서, 트렌치(205)를 절연 물질로 매립하여 소자 분리막(208)을 형성한다.
도 2f를 참조하면, 제1 폴리실리콘층(203)을 포함한 전체 구조 상에 유전체막(209), 제2 폴리실리콘층(210) 및 실리사이드층(211)을 순차적으로 형성한 후, 콘트롤 게이트 마스크를 이용한 식각 공정으로 실리사이드층(211), 제2 폴리실리콘층(210) 및 유전체막(209)을 순차적으로 패터닝한다. 이어서, 자기 정렬 식각 공정으로 제1 폴리실리콘층(203)을 패터닝하여 워드 라인(212)을 형성한다.
상기에서, 유전체막(209)은 산화막/질화막/산화막의 적층 구조로 형성할 수 있다. 여기서, 하부 산화막 또는 상부 산화막은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O를 소오스로 하는 HTO(Hot Temperature Oxide)로 형성할 수 있다. 질화막은 반응기체로서 NH3와 DCS(SiH2Cl2)를 이용하여 1Torr 내지 3Torr의 낮은 압력과 650℃ 내지 800℃의 온도에서 LP-CVD 방법으로 형성할 수 있다.
도 2g를 참조하면, 게이트 라인(212) 가장자리의 반도체 기판(201)에 DDD 접합(213)을 형성한다. DDD 접합(213)은 브레이크다운 전압 마진(Breakdown voltage margin)을 증가시키기 위하여 1E12 ions/cm2 내지 1E14 ions/cm2의 낮은 양의 불순물을 주입하여 형성한다. 그리고, 불순물의 채널링(Chaneling) 특성을 향상시켜 표면의 불순물 농도를 낮추기 위하여 수직으로 이온주입을 실시하는 것이 바람직하다. 이때, 불순물로 P를 주입하며, 30KeV 내지 100KeV의 에너지로 주입할 수 있다. 불순물로 P를 주입하는 것은 불순물의 채널링 특성을 보다 더 향상시키기 위한 것이다.
이로써, 반도체 소자의 고전압 소자를 위한 DDD 접합이 형성된다.
상술한 바와 같이, 본 발명은 소자 분리 영역에 형성된 트렌치의 측벽 일부와 저면에 불활성 불순물을 주입함으로써, 후속 열공정을 실시하여도 DDD 접합의 프로파일(Junction profile)을 균일하게 유지할 수 있다. 그리고, 소자 분리막 하 부에서 펀치 발생을 억제하고, 추가 이온주입에 의한 전기적인 파라미터(Electrical parameter)의 변화를 억제하여, 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
또한, 불순물의 채널링(Channeling) 특성을 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치보다 좁은 폭의 패턴이 정의된 포토레지스트 패턴을 이온주입 마스크로 사용하는 이온주입 공정으로 상기 트렌치의 측벽 하부 및 저면에 불순물의 확산을 방지하기 위한 이온주입층을 형성하는 단계;
    상기 트렌치에 소자 분리막을 형성하는 단계;
    상기 반도체 기판의 활성 영역에 고전압 동작을 위한 DDD 접합을 형성하는 단계를 포함하는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 이온주입층을 형성하기 위한 이온주입 공정 시 20KeV 내지 100KeV의 이온주입 에너지로 1E12 ions/cm2 내지 1E14 ions/cm2의 불순물을 주입하는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법.
  4. 제 3 항에 있어서,
    상기 이온주입 공정 시 상기 트렌치 측벽의 경사각에 따라 이온주입 각도를 다르게 진행하는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법.
  5. 제 4 항에 있어서,
    상기 트렌치 구조상 특정 부분에서 이온주입이 안되는 것을 방지하기 위하여 상기 이온주입 공정을 다중 이온주입 방식으로 실시하는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법.
  6. 제 1 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 이온주입층은 불순물로 N2가 주입되어 형성되는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법.
  7. 제 1 항에 있어서,
    상기 DDD 접합은 1E12 ions/cm2 내지 1E14 ions/cm2의 불순물을 30KeV 내지 100KeV의 에너지로 주입하여 형성하는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법.
  8. 제 1 항에 있어서,
    상기 DDD 접합 형성 시 불순물의 채널링 특성을 향상시켜 표면의 불순물 농도를 낮추기 위하여 상기 불순물을 수직으로 주입하는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법.
  9. 제 1 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 DDD 접합 형성 시 불순물로 P가 주입되는 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법.
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