KR100861169B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 다중 노광 공정(Multi Exposure Technology; MET)에 의한 SPT(Spacer Patterning Technology)를 통해 스페이서의 두께를 조절하여 패턴의 CD(Critical Dimension)를 조절할 수 있는 기술을 개시한다.
MET(Multi Exposure Technology), SPT(Spacer Patterning Technology), 스페이서, 노광, 패턴

Description

반도체 소자의 형성 방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1e는 일반적인 반도체 소자 형성 방법을 나타낸 단면도들이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
12: 피식각층 14: 제 1 산화막
16: 제 1 스페이서 18: 제 2 산화막
20: 제 2 스페이서 21: 제 3 스페이서
22: 확장된 스페이서 24: 피식각층 패턴
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 다중 노광 공정(Multi Exposure Technology; MET)에 의한 SPT(Spacer Patterning Technology)를 통해 스페이서의 두께를 조절하여 패턴의 CD(Critical Dimension)를 조절할 수 있는 반도체 소자 형성 방법에 관한 것이다.
일반적으로, 반도체 제조 공정은 가공(fabrication), 전기적 다이 분류(electrical die sorting), 조립(assembly) 및 검사(test)로 구분된다.
가공 공정은 웨이퍼에 확산, 사진, 식각, 박막 공정 등을 여러 차례 반복 진행하면서 전기 회로들을 형성하여 웨이퍼 상태에서 전기적으로 완전하게 동작하는 반제품이 만들어지는 모든 과정을 말한다.
가공 공정의 마지막 단계인 보호층의 사진 식각 공정이 완료되면 전기적 다이 분류 공정을 진행한다.
전기적 다이 분류 공정은 웨이퍼 상에 만들어진 각 칩의 전기적 특성 검사를 통해 불량 칩을 선별하는 과정을 말한다.
한편, 반도체 소자가 고집적화됨에 따라 회로를 구성하는 패턴의 크기 및 간격(pitch)이 점점 감소하고 있다.
또한, 반도체 소자가 고집적화됨에 따라 가공 공정 중 사진 공정 기술은 마스크 설계를 정교하게 해줌으로써 마스크를 통해 나오는 빛의 양을 적절히 조절하고, 새로운 감광제의 개발, 고구경(high numerical aperture) 렌즈를 사용하는 스캐너(scanner)의 개발, 변형된 마스크를 개발하는 등의 노력에 의해 반도체 소자 제조 장치가 갖고 있는 기술적인 한계를 극복하고 있다.
하지만, 현재 사용되는 광원, 예를 들어 KrF, ArF 등을 사용하여 진행하는 노광 및 해상 능력의 한계로 인하여 원하는 패턴의 폭 및 간격을 형성하기 어려운 실정이다.
이에 미세한 패턴의 크기 및 간격을 갖는 감광막 패턴을 형성하기 위한 여러 가지 연구가 계속되고 있다.
그 중의 한 가지 방법은 두 번의 사진 공정을 수행하여 패턴을 형성하는 더블 패터닝(double patterning) 방법이 있고, 다른 방법으로는 스페이서를 이용하여 패턴을 형성하는 SPT(Spacer Patterning Technology)가 사용되고 있다.
도 1a 내지 도 1e는 SPT를 이용하여 패턴을 형성하는 일반적인 반도체 형성 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 피식각층(2) 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 감광막 패턴(4)을 형성한다.
도 1b 및 도 1c를 참조하면, 감광막 패턴(4) 측벽에 스페이서(6)를 형성하고, 감광막 패턴(4)을 제거한다.
도 1d 및 도 1e를 참조하면, 스페이서(6)를 식각 마스크로 사용하여 피식각층(2)을 식각하고 스페이서(6)를 제거하여 원하는 패턴(8)을 형성한다. 여기서, 피식각층(2)에 형성된 패턴(8)의 크기(critical dimension; CD)는 스페이서(6)의 두께에 의해 결정된다. 즉, 스페이서(6)의 두께에 따라서 패턴(8)의 CD(critical dimension)가 정해지기 때문에 스페이서(6)의 두께와 동일한 CD의 패턴(8)이 형성된다.
그러나 상기한 바와 같은 일반적인 SPT를 이용할 경우 스페이서(6) 두께를 다양하게 형성하여 다양한 크기로 패턴을 형성할 수 없는 문제점이 있다.
본 발명은 다중 노광 공정(Multi Exposure Technology; MET)에 의한 SPT(Spacer Patterning Technology)를 통해 스페이서의 두께를 조절하여 패턴의 CD(Critical Dimension)를 조절할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
피식각층 상부에 제 1 패턴을 형성하고, 상기 제 1 패턴 측벽에 제 1 스페이서를 형성하는 단계;
상기 제 1 패턴 상부에 제 2 패턴을 형성하고, 상기 제 2 패턴 측벽에 제 2 스페이서를 형성하는 동시에 상기 제 1 스페이서 측벽에 제 3 스페이서를 형성하는 단계;
상기 제 2 패턴을 제거하고, 상기 제 2 스페이서를 식각 마스크로 이용하여 상기 제 1 패턴을 식각하는 단계; 및
상기 제 2 스페이서 및 상기 제 1 스페이서와 상기 제 3 스페이서를 식각 마스크로 이용하여 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 패턴 상부에 제 2 패턴을 형성하고, 상기 제 2 패턴 측벽에 제 2 스페이서를 형성하는 동시에 상기 제 1 스페이서 측벽에 제 3 스페이서를 형성하는 단계 및 상기 제 2 패턴을 제거하고, 상기 제 2 스페이서를 식각 마스크로 이용하여 상기 제 1 패턴을 식각하는 단계를 반복하여 실시하고,
상기 제 1 패턴의 크기는 상기 제 2 패턴 및 상기 제 2 스페이서를 합한 크 기보다 크고,
상기 피식각층은 반도체 기판, 레티클 및 마스크 중 선택된 어느 하나이고,
상기 제 1 패턴 및 상기 제 2 패턴은 각각 감광막, 산화막, 질화막 및 금속막 중 선택된 어느 하나로 형성하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 소자 형성방법은
피식각층 상부에 제 1 패턴을 형성하고, 상기 제 1 패턴 측벽에 제 1 스페이서를 형성하는 단계;
상기 피식각층 상부에 제 2 패턴을 형성하고, 상기 제 2 패턴 측벽에 제 2 스페이서를 형성하는 동시에 상기 제 1 스페이서 측벽에 제 3 스페이서를 형성하는 단계; 및
상기 제 2 스페이서 및 상기 제 1 스페이서와 상기 제 3 스페이서를 식각 마스크로 이용하여 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 피식각층 상부에 제 2 패턴을 형성하고, 상기 제 2 패턴 측벽에 제 2 스페이서를 형성하는 동시에 상기 제 1 스페이서 측벽에 제 3 스페이서를 형성하는 단계를 반복하여 실시하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위 해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 다중 노광 공정(Multi Exposure Technology)에 의한 SPT(Spacer Patterning Technology)를 이용하여 스페이서의 두께를 조절하여 패턴의 크기를 조절할 수 있는 기술을 개시한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 2a를 참조하면, 피식각층(12) 상부에 산화막을 증착하고, 사진 및 식각 공정을 통해 제 1 산화막 패턴(14)을 형성하고, 제 1 산화막 패턴(14)의 측벽에 제 1 스페이서(16)를 형성한다. 여기서, 피식각층(12)은 필요에 따라 반도체 기판, 레티클, 마스크 등을 사용할 수 있다.
도 2b를 참조하면, 제 1 산화막 패턴(14) 및 제 1 스페이서(16)를 포함한 피식각층(2) 전면 상부에 산화막을 증착하고, 사진 및 식각 공정을 통해 제 2 산화막 패턴(18)을 형성한다. 여기서는 제 1 산화막 패턴(14) 상부에 제 2 산화막 패턴(18)을 형성하는 경우를 예를 들어 설명하였지만, 필요에 따라 제 1 산화막 패턴들(14) 사이에 형성하거나 서로 다른 크기의 패턴이 필요한 임의의 영역에 형성할 수 있다. 또한, 여기서는 산화막을 이용하여 제 1 산화막 패턴(14) 및 제 2 산화막 패턴(18)을 형성하는 경우를 예를 들어 설명하였지만, 필요에 따라 각각 질화막, 감광막, 금속막 등을 사용하여 형성할 수 있다.
이어서, 제 2 산화막 패턴(18) 측벽에 제 2 스페이서(20)를 형성하는 동시에 제 1 스페이서(16)의 측면에 제 3 스페이서(21)가 추가로 형성된다. 이때, 제 1 산화막 패턴(14)과 제 3 스페이서(21)가 형성하는 확장된 스페이서(22)의 두께는 이상적으로 제 1 스페이서(16)에 제 2 스페이서(20)의 두께를 더한 만큼으로 커져야 하지만, 실질적으로는 제 1 스페이서(16)의 기울기(slop) 때문에 제 2 스페이서(20)의 크기와 다른 크기를 갖는 제 3 스페이서(21)의 폭을 더한 만큼으로 커진다.
도 2c를 참조하면, 제 1 산화막 패턴(14) 및 제 2 산화막 패턴(18)을 제거한다. 이때, 제 1 산화막 패턴(14)은 제 2 스페이서(20)를 식각 마스크로 사용하여 이방성 식각되기 때문에, 제 2 스페이서(20) 하부의 제 3 산화막 패턴(15)은 제거되지 않고 남는다.
도 2d를 참조하면, 제 2 스페이서(20) 및 제 1 스페이서(16)와 제 3 스페이서(21)를 더한 확장된 스페이서(22)를 식각 마스크로 사용하여 피식각층(12)을 식각하여 원하는 피식각층 패턴(24)을 형성한다.
도 2e를 참조하면, 제 1 스페이서(16), 제 2 스페이서(20) 및 제 2 스페이서(20) 하부에 남아있는 제 3 산화막 패턴(15)을 제거한다.
상기한 실시예에서는 두 번의 노광 공정을 통하여 스페이서의 두께를 조절하는 경우를 예를 들어 설명하였지만, 더 큰 피식각층 패턴이 필요한 경우 두 번 이상의 다중 노광 공정(Multi Exposure Technology; MET)에 의한 SPT(Spacer Patterning Technology)를 이용하여 스페이서의 두께를 조절하여 원하는 크기를 갖는 피식각층 패턴을 형성할 수 있다.
상기한 바와 같이, 다중 노광 공정(Multi Exposure Technology; MET)에 의한 SPT(Spacer Patterning Technology)를 통해 스페이서의 두께를 조절하여 패턴의 CD(Critical Dimension)를 조절할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 피식각층 상부에 제 1 패턴을 형성하고, 상기 제 1 패턴 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 패턴 상부에 제 2 패턴을 형성하고, 상기 제 2 패턴 측벽에 제 2 스페이서를 형성하는 동시에 상기 제 1 스페이서 측벽에 제 3 스페이서를 형성하는 단계;
    상기 제 2 패턴을 제거하고, 상기 제 2 스페이서를 식각 마스크로 이용하여 상기 제 1 패턴을 식각하는 단계; 및
    상기 제 2 스페이서 및 상기 제 1 스페이서와 상기 제 3 스페이서를 식각 마스크로 이용하여 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 패턴 상부에 제 2 패턴을 형성하고, 상기 제 2 패턴 측벽에 제 2 스페이서를 형성하는 동시에 상기 제 1 스페이서 측벽에 제 3 스페이서를 형성하는 단계 및 상기 제 2 패턴을 제거하고, 상기 제 2 스페이서를 식각 마스크로 이용하여 상기 제 1 패턴을 식각하는 단계를 반복하여 실시하는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 패턴의 크기는 상기 제 2 패턴 및 상기 제 2 스페이서를 합한 크기보다 큰 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 피식각층은 반도체 기판, 레티클 및 마스크 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 패턴 및 상기 제 2 패턴은 각각 감광막, 산화막, 질화막 및 금속막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  6. 피식각층 상부에 제 1 패턴을 형성하고, 상기 제 1 패턴 측벽에 제 1 스페이서를 형성하는 단계;
    상기 피식각층 상부에 제 2 패턴을 형성하고, 상기 제 2 패턴 측벽에 제 2 스페이서를 형성하는 동시에 상기 제 1 스페이서 측벽에 제 3 스페이서를 형성하는 단계; 및
    상기 제 2 스페이서 및 상기 제 1 스페이서와 상기 제 3 스페이서를 식각 마스크로 이용하여 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  7. 제 6 항에 있어서,
    상기 피식각층 상부에 제 2 패턴을 형성하고, 상기 제 2 패턴 측벽에 제 2 스페이서를 형성하는 동시에 상기 제 1 스페이서 측벽에 제 3 스페이서를 형성하는 단계를 반복하여 실시하는 것을 특징으로 하는 반도체 소자 형성 방법.
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